JP2532073B2

JP2532073B2 - 残留電位補正方法

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Publication number: JP2532073B2
Application number: JP61289807A
Authority: JP
Inventors: 正英原田; 和弘木村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1986-12-05
Filing date: 1986-12-05
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: JPS63142370A

Description

【発明の詳細な説明】（技術分野）本発明は、画像形成装置の残留電位補正方法に関す
る。

（従来技術）電子写真式複写機の感光体は、所定のコピーサイクル
が繰り返えし実行されることにより、たとえば光照射な
どによって除電したのちにも、その疲労によって、電位
が残留することが知られている。この感光体の残留電位
は、コピー枚数（コピーサイクル数）の増加に伴って上
昇するため、その電位レベルが一定以上の値に達する
と、コピーの地肌汚れの原因となる。

（目的）本発明の目的は、画像形成装置における感光体残留電
位による地肌汚れを防止することができる残留電位補正
方法を提供することにある。

（構成）上記目的を達成するため、本発明は、感光体上に現像
装置を用いて入力画像に応じたトナー像を作成し、この
トナー像を転写紙上に転写する画像形成装置の残留電位
補正方法において、前記現像装置の現像バイアスを、前
記感光体の除電後の残留電位を現像し得る値に設定し
て、前記感光体上にその残留電位に応じた顕像パターン
を作成し、前記顕像パターンの濃度を光学的検出手段に
より検出して、この検出信号に基づいて現像バイアス補
正量を決定し、この現像バイアス補正量に応じて、入力
画像に応じたトナー像を転写紙上に形成する際に設定さ
れる前記現像装置の作像時現像バイアスを補正するとと
もに、次回の顕像パターン作成時の前記現像装置の現像
バイアス値を決定することを特徴とする。

以下、図示の一実施例に基づいて本発明を説明する。

この実施例は、複写機からなる画像形成装置に適用し
た例である。第１図において、感光体ドラムからなる感
光体１の周囲には、帯電チャージャからなる帯電器２、
イレーサ３、現像装置４、顕像パターン検知センサ５、
転写チャージャからなる転写器６、分離チャージャから
なる分離器７、クリーニング器８、光除電器９が、所定
の複写プロセスを実行するのに適した位置にそれぞれ配
置されている。これらは、周知のものであって、周知の
ように動作する。すなわち、感光体ドラム１は、モータ
により回転駆動されて帯電器２により均一に帯電された
後にイレーサ３により不要部分が除電され、図示しない
露光器により画像露光がなされて静電潜像が形成され
る。この静電潜像は、現像装置４により現像されてトナ
ー像となり、転写器６により図示しない給紙装置から給
送されてきた転写紙へトナー像が転写される。この転写
紙は、分離器７により感光体ドラム１から分離され、図
示しない定着装置によりトナー像が定着されてコピーと
して外部へ排出される。また、感光体ドラム１は、転写
紙分離後にクリーニング器８によりクリーニングされて
残留トナーが除去され、光除電器９により除電される。

顕像パターン検知センサ５は、複写プロセス制御ユニ
ット100に接続されている。

現像装置４は、高圧電源ユニット200のバイアス出力
端子OUTBに接続されている。

また、帯電器２、転写器６および分離器７の各電極
は、高圧電源ユニット200の各出力端子OUTC、OUTTおよ
びOUTDにそれぞれ接続されている。

この高圧電源ユニット200は、複写プロセス制御ユニ
ット100からの指示に応じて、帯電器２、現像装置４、
転写器６及び分離器７にそれぞれ所定のタイミングで電
力を供給するように動作する。

第2a図は、第１図に示す高圧電源ユニット200の構成
を示す。なお、商用交流電源（電圧100V）の出力を直流
24Vに変換する回路は省略してある。第2a図を参照して
説明する。この回路を制御するのが、マイクロコンピュ
ータCPUである。ここで使用しているのは、シングルチ
ップマイクロコンピュータ（8049）である。マイクロコ
ンピュータCPUの入力ポートP24,P25,P26,P27,P20,P21,P
22,P23およびT1には、それぞれ、フォトカップラPC1,PC
2,PC3,PC4,PC5,PC6,PC7,PC8およびPC9の出力端からの信
号がインバータN₁〜N₉（7404）を介して印加される。フ
ォトカップラPC1〜PC9の入力端子は、帯電電圧印加用ト
リガ端子（Ｃトリガ）、転写電圧印加用トリガ端子（Ｔ
トリガ）、現像バイアス電圧印加用トリガ端子（Ｂトリ
ガ）、分離電圧印加用トリガ端子（Ｄトリガ）、現像バ
イアス電圧設定用端子（b0,b1,b3），タイミングパルス
読取制御信号用端子およびタイミングパルス読取端子に
設定してあり、フォトカップムPC1〜PC8の入力端子はそ
れぞれ複写プロセス制御ユニット100の出力端子に接続
されており、フォトカップラPC9の入力端子にはタイミ
ングパルス発生器TPGの出力端子が接続されている。こ
のタイミングパルス発生器TPGは、感光体ドラム１とと
もに回転する、図示しないスリット付ディスクの回転を
光学的に検知して、感光体ドラム１の回転に同期したタ
イミングパルス信号を発生する。

マイクロコンピュータCPUの出力ポートP14,P15,P10,P
11および入力ポートT0には、アナログ／デジタル（以
下、A/Dと略す）変換器ADC（4052）が接続されている。
このA/D変換器ADCは、４つの信号入力端子A0,A1,A2およ
びA3を備えており、チャンネル選択入力端子C0およびC1
に印加される信号に応じて、４つの信号入力端子A0、A
1、A2、A3うちのいずれかの入力電圧を、クロック入力
端子CLKに印加される信号に同期して、８ビットのデジ
タルデータに変換し、その結果を出力端子DATAに１ビッ
トずつ順次に出力する。T1,T2,T3およびT4がパルストラ
ンスである。パルストランスT1,T2,T3およびT4の一次側
は、それぞれ一端が接地され、他端にはそれぞれスイッ
チングトランジスタQ1,Q2,Q3およびQ4を備えるドライバ
回路の出力端子が接続されている。各ドライバ回路の入
力端子すなわちトランジスタQ1,Q2およびQ3のエミッタ
端子には、直流24Vの電力が供給される。

また、各ドライバ回路の制御入力端子（トランジスタ
Q1、Q2、Q3、Q4のベース端子側）は、バッファB1、B2、
B3、B4（7407）を介して、マイクロコンピュータCPUの
出力ポートDB0,DB1,DB2およびDB3と接続されている。パ
ルストランスT4は一次側の巻線が２つ分割されており、
それに接続されたドライバ回路には、付勢する巻線を選
択するために、更に２つのスイッチング用トランジスタ
Q5およびQ6が備わっている。各トランジスタQ5およびQ6
の入力端子はバッファB5、B6を介してマイクロコンピュ
ータCPUの出力ポートDB4およびDB5に接続されている。

パルストランスT1,T2およびT3の二次側巻線ならびに
パルストランスT4の二次側巻線の一方には、ダイオード
とコンデンサを含む整流平滑回路REC1、REC2、REC3、RE
C4が備わっており、これらの整流平滑回路REC1、REC2、
REC3、REC4の出力側に出力端子OUTC、OUTT、OUTB、OUTD
が設けられて整流平滑回路REC1、REC2、REC3、REC4の出
力側に出力信号が帯電器２、現像装置４、転写器６及び
分離器７に印加される。整流平滑回路REC1、REC2、REC
3、REC4の出力側には、各電源の出力レベルを検出する
ために、可変抵抗VR1,VR2,VR3およびVR4が備わってい
る。５は、感光体ドラム１の表面の残留電位により形成
された顕像パターンの濃度を光学的に検出するための、
反射型フォトセンサを用いた顕像パターン検知センサか
らなる光学的検出手段であり、この出力端子には、演算
増幅器Z4および可変抵抗器VR5を含む信号増幅回路が接
続されている。

可変抵抗器VR1,VR2およびVR3の出力端子（摺動子）
は、それぞれA/D変換器ADCの各信号入力端子A0,A1およ
びA2に接続されており、可変抵抗器VR4からの出力およ
び演算増幅器Z4の出力は、それぞれアナログスイッチZ2
およびZ3を介して、A/D変換器ADCの信号入力端子A3に接
続されている。

アナログスイッチZ2およびZ3の制御入力端子（CONT）
は、マイクロコンピュータCPUの出力ポートP12およびP1
3に接続されている。なお、制御回路の電源Vcc（5V）
は、直流電圧レギュレータZ1が生成する。

第2b図および第2C図に第2a図に示すマイクロコンピュ
ータCPUの処理タイミングの概要を示し、第3a図および
第3b図にマイクロコンピュータCPUの概略動作を示し、
第4a図，第4b図，第4c図，第4e図，第4f図，第4g図，第
4h図，第4i図，第4j図，第4k図，第4l図，第4m図および
第4n図に各サブルーチン又は割込ルーチンの動作を示
す。なお、第2c図は第2b図の一部を拡大したものであ
る。

以下、各図を参照して動作を説明するが、その前にマ
イクロコンピュータCPUの各ポートに割付けた機能，動
作説明で使用するカウンタ・タイマの定義，および演算
レジスタの定義を、それぞれ次の第１表，第２表および
第３表に示す。

なお、図面および明細書に示す記号のうち（）を付
けたものは、レジスタ又は入出力ポートの内容であるこ
とを示し、これを付けないものは即値データであること
を示す。マイクロコンピュータCPUは第3a図、第3b図、
第4a図〜第4n図に示すような動作を以下のように行う。
すなわち、第3a図に示すように図示しない電源スイッチ
がオンすると、まず全ての出力ポートをオフレベルに初
期設定し、各電源系統（帯電器２、現像装置４、転写器
６及び分離器７に電力を供給する系統）の制御パルス幅
を保持する内部レジスタTC,TT,TBおよびTDに、それぞれ
の出力パルスデューティ（（TC/TP），（TT/TP），（TB
/TP）および（TD/TP）:TPはパルス周期）が30〜50％程
度となるような所定値をセットする。そして、タイマ割
込を許可し、タイマの値を予め定めた所定値に設定した
後、そのタイマをスタートする。なお、ここでいうタイ
マは、マイクロコンピュータCPUが内部に備えるプログ
ラム可能なハードウェアタイマであり、この実施例の動
作モードにおいては、カウント値が所定の設定値に達す
ると、内部割込を発生し、割込フラグTFを立てる。

内部割込を許可すると、タイマをスタートしてから所
定時間を経過した時にタイマ割込が発生する。タイマ割
込が発生すると、マイクロコンピュータCPUは現在の処
理を中断して、第4b図に示すタイマ処理ルーチンにエン
トリーする。このタイマ割込処理においては、一度タイ
マを停止させ、所定値Ｎをそれに再セット後タイマをス
タートさせ、次に、後述するACカウンタ（ACNT）の内容
を＋１する。このACカウンタの内容が所定値Ｉに達した
ら、それを０にクリアする。タイマ割込ではタイマを再
セットして戻るので、タイマ割込は常時一定の周期（第
2c図に示すTp）毎に発生する。

マイクロコンピュータCPUは、上述のようにタイマを
スタートさせた後に複写プロセス制御ユニット100から
の入力信号の状態を読み取る。この読み取りでは、第4a
図に示すように複写プロセス制御ユニット100から入力
ポートP20〜P27に入力される入力信号を読み取って入力
バッファINBUFFに格納する。次に、複写プロセス制御ユ
ニット100からの各電源系統をオンにする指示（帯電器
２、現像装置４、転写器６及び分離器７をオンにするＣ
トリガ、Ｔトリガ、Ｂトリガ、Ｄトリガ）が全てオフで
あるか否かを判断し、全てのトリガがオフとはなってい
ない場合にはタイマ割込によってセットされるタイマフ
ラグTFを監視して、タイマ割込１回について１つのルー
プ処理を実行するように動作する。また、ループ処理が
不要な場合、すなわち各々の電源をオンにする指示（ト
リガ）が全てオフの場合（例えば複写機の電源オン直
後）には、タイミングパルス発生器TPGからのタイミン
グパルスの周期をチェックして感光体ドラム１の線速度
を測定し、その結果に応じて各電源系統出力の制御目標
値（電圧又は電流）を設定する。

これは、同一の電源ユニットをドラム線速の異なる複
数種の複写機に対応させるための処理である。線速測定
は、第4c図に示すドラム線速測定サブルーチンで処理す
る。第4c図および第4d図を参照すると、まずタイミング
パルスが高レベルＨから低レベルＬに変化する立下がり
のタイミングを見つけ、そこからタイマをスタートし
て、次にタイミングパルスがＨからＬに変化した時にタ
イマを停止させてその内容を読み、その結果に定数γ
（タイマのクロックパルス周期）を乗算して得た値の逆
数に定数ｋを掛けた値（ｖ）を求める。この値（ｖ）が
ドラム線速である。この例ではγ＝43.6μsec、ｋ＝1mm
であり、（ｖ）＝229（mm/sec）になる。

ドラム線速（ｖ）が求まると、第4e図に示す電流・電
圧設定値演算処理を行なう。この処理では、帯電器2,転
写器６および分離器７のそれぞれの電圧又は電流設定値
（SC），（ST），および（SD）を求める。これらの設定
値は、各電極の充電量をドラム線速に関係なく所定値と
するような値である。例えば設定値（SC）の場合、ドラ
ムの線速に関係する定数αｃをドラム線速（ｖ）に乗
じ、線速に関係しない定数βｃをそれに加算した値を設
定値にする。定数αｃおよびβｃは、帯電器２の帯電特
性に応じて定まる。他の設定値（ST）および（SD）の場
合も同様である。αt,βｔおよびαd,βｄが、それぞれ
転写器６および分離器７の特性によって定まる定数であ
り、ST＝αｔ×ｖ＋βｔ、SD＝αｄ×ｖ＋βｄとする。

いずれかのトリガがオンになると、ループ処理を行な
う。まずタイマフラグTFをチェックし、これが１になる
と、次に進む。トリガされたドライバ出力をオンする。
トリガ入力CTRIG,TTRIG,BTRIGおよびDTRIGがオンなら、
それぞれ、ドライバB1〜B4の出力CDRIVE,TDRIVE,BDRIVE
およびDDRIVEを（DDRIVEがオンなら、ACNEGAもオン）オ
ンする。つまり、全てのトリガがオンなら第2c図に示す
ように、割込タイミングに同期して各駆動出力レベルを
低レベルＬにセットする。

次に、各駆動出力の電圧又は電流を制御するパルス幅
の制御を行なう。これは、第4f図に示すパルス幅カウン
タチェック＆トリガ入力チェック処理で行なう。この処
理を１回行なう毎にパルス幅カウンタ（PCNT）の内容に
＋１し、全てのドライバ出力がオフレベルＨになるとこ
のパルス幅制御から抜けて次に進む。

第4f図を参照する。パルス幅カウンタ（PCNT）は初期
値が０であり、所定周期で順次カウントアップする。パ
ルス幅カウンタ（PCNT）の内容と各出力系統のパルス幅
レジスタ（TC），（TT），（TB）および（TD）の内容を
順次比較し、パルス幅カウンタ（PCNT）の値が各パルス
幅レジスタの値に達するか又はトリガ入力がオフレベル
（Ｈ）になったら、その系統のドライバ出力（CDRIV
E），（TDRIVE），（BDRIVE）又は（DDRIVE）にオフレ
ベル（Ｈ）をセットする。つまり、第2c図に示すように
タイマ割込みの発生に同期して低レベルＬになり、それ
ぞれのパルス幅レジスタの値に応じた時間経過後に高レ
ベルＨになりこれをタイマ割込み周期TPの周期で繰り返
すパルス信号が、それぞれの電源系統出力（CDRIVE），
（TDRIVE），（BDRIVE）および（CDRIVE）に得られる。

全てのドライバ出力がオフになると、ファンクション
カウンタ（FCNT）の内容をチェックしてそれに応じた処
理を実行する。ファンクションカウンタ（FCNT）は、初
期値は０であり、ループ処理を行なって後述するステー
トカウンタが０〜９まで変化する（10回のループ処理を
行なう）毎に＋１され、４になると０にクリアされる。
ファンクションカウンタ（FCNT）の内容が0,1,2,3およ
び４なら、それぞれA/D変換機ADCの入力信号として、Ｃ
電源出力からのフィードバック信号,T電流出力からのフ
ィードバック信号,B電源出力からのフィードバック信
号,D電源出力からのフィードバック信号，および残留電
位信号（可変抵抗VR1、VR2、VR3、VR4、演算増幅器Z4の
各出力信号）を選択する。

次に、ステートカウンタ（SCNT）の内容をチェックし
てそれに応じた処理に進む。ステートカウンタ（SCNT）
は、初期値が０であり、ループ処理を行なう毎に＋１さ
れ、９になると０にクリアされる。ステートカウンタ
（SCNT）が０の場合、出力ポートP14からA/D変換器ADC
のチップセレクト端子CSへの出力信号をＬにセットして
A/D変換器ADCのA/D変換を許容し、第4g図に示すスター
トビットチェックを行なう。

まず、A/D変換器ADCのクロック端子CLKに高レベルＨ
を印加し、データ端子DATAが低レベルＬになったらクロ
ック端子CLKに低レベルＬを印加し、データ端子DATAが
低レベルなら、スタートビットを検出したと判定する。
このA/D変換器ADCは、スタートビットを出力した後、ク
ロック端子CLKのレベルが高レベルから低レベルに変化
するのに同期して、入力アナログ信号のレベルを１ビッ
トずつデジタル信号に変換し、そのビットデータをデー
タ端子DATAにセットする。

ステートビットチェックを行ってからステートカウン
タ（SCNT）を１つカウントアップさせる。ステートカウ
ンタ（SCNT）の値が１〜８の間のときには、各ループ処
理毎にそれぞれ１回、第4h図に示す１ビットA/D変換処
理を行なってステートカウンタ（SCNT）を１つカウント
アップさせる。まず、A/D変換器ADCのクロック端子CLK
に高レベルＨをセットし、キャリーフラグ（CV）を０に
クリアし、クロック端子CLKに低レベルＬを印加する。
このタイミングでA/D変換器ADCから１ビットのデジタル
データがデータ端子DATAに出力されるので、その端子の
レベルをチェックする。高レベルＨならキャリーフラグ
（CV）の内容を反転（補数をとる）し、低レベルＬなら
そのままとし、このキャリーフラグ（CV）を含めて、ア
キュムレータ（Ａ）の内容をビットシフトする。８回こ
れを繰り返すと、すなわちスタートビットを検出してか
ら８回のループ処理を行なうと、８ビット全てのA/D変
換が完了し、アキュムレータ（Ａ）にその８ビットデー
タが残る。

A/D変換が終了すると、ステートカウンタ（SCNT）の
値が９になる。ステートカウンタが９なら、A/D変換を
禁止（A/D変換器ADCの端子CSにＨを印加）し、アキュム
レータ（Ａ）に残った８ビットデータを所定のメモリ領
域にストアする。ファンクションカウンタ（FCNT）の内
容に応じて、次の処理を選択する。ファンクションカウ
ンタ（FCNT）の値が0,1,2,3および４の場合、それぞ
れ、Ｃ電流比例演算、Ｔ電流比例演算、Ｂ電圧比例演
算、Ｄ電圧比例演算およびバイアス電圧配列演算と感光
体電位補正演算を行なう。

第4i図および第4m図を参照して、Ｃ電流比例演算を説
明する。設定値レジスタ（Ｓ）にＣ電源出力電流の設定
値SCをロードし、ギャップレジスタ（Ｇ）に参照値GCを
ロードし、比例ゲインレジスタ（Ｋ）に比例ゲイン（K
C）をロードし、サブルーチン〈PWM〉に進む。〈PWM〉
では、設定値レジスタ（Ｓ）の内容から検出値レジスタ
（Ｖ）（A/D変換されたフィードバックデータを保持す
る）の内容を減算し、この結果を偏差レジスタ（Ｅ）に
格納する。

偏差レジスタ（Ｅ）の内容の絶対値をギャップレジス
タ（Ｇ）の内容と比較し、設定値と検出値との偏差がギ
ャップレジスタ（Ｇ）の内容より大きい場合には、偏差
レジスタ（Ｅ）の内容に比例ゲインレジスタ（Ｋ）を乗
じてその結果をパルス幅カウンタ操作量レジスタ（TE）
に格納し、パルス幅カウンタ設定値レジスタ（TM）の内
容にパルス幅カウンタ操作量レジスタ（TE）の値を加算
する。なお、設定値と検出値との偏差がギャップレジス
タ（Ｇ）の内容以下の場合には、制御の行きすぎによる
ハンチングの発生を防止するため、レジスタ（TM）の内
容は変更しない。

サブルーチン〈PWM〉を抜けたら、パルス幅カウンタ
設定値レジスタ（TM）の内容を、Ｃ電源（帯電器２に電
力を供給する電源）のパルス幅レジスタ（TC）に格納す
る。Ｔ電流比例演算では、第4j図に示すように設定値レ
ジスタ（Ｓ）にＴ電源出力電流の設定値STをロードし、
ギャップレジスタ（Ｇ）に参照値GTをロードし、比例ゲ
インレジスタ（Ｋ）に比例ゲイン（KT）をロードし、サ
ブルーチン〈PWM〉を上述のように実行する。サブルー
チン〈PWM〉を抜けたら、パルス幅カウンタ設定レジス
タ（TM）の内容をＴ電源（転写器６に電力を供給する電
源）のパルス幅レジスタTTに格納する。

また、Ｂ電圧比例演算では、第4k図に示すように設定
値レジスタ（Ｓ）にＴ電源出力電流の設定値SBをロード
し、ギャップレジスタ（Ｇ）に参照値GBをロードし、比
例ゲインレジスタ（Ｋ）に比例ゲイン（KB）をロード
し、サブルーチン〈PWM〉を上述のように実行する。サ
ブルーチン〈PWM〉を抜けたら、パルス幅カウンタ設定
値レジスタ（TM）の内容をＢ電源（現像装置４に現像バ
イアス電圧を印加する電源）のパルス幅レジスタTBに格
納する。

また、Ｄ電圧比例演算では、第4l図に示すように設定
値レジスタ（Ｓ）にＤ電源出力電流の設定値SDをロード
し、ギャップレジスタ（Ｇ）に参照値GDをロードし、比
例ゲインレジスタ（Ｋ）に比例ゲイン（KD）をロード
し、サブルーチン〈PWM〉を上述のように実行する。サ
ブルーチン〈PWM〉を抜けたら、パルス幅カウンタ設定
値レジスタ（TM）の内容をＤ電源（分離器７に電力を供
給する電源）のパルス幅レジスタTDに格納する。

但し、ここで注意を要するのは、地汚れのない現像を
するためには、設定値STおよびSDが予め定めた固定値で
あるのに対して、設定値SCおよび（SB）を変化させる必
要があることである。すなわち、たとえば、Ｂ電源出力
（バイアス電圧）は、複写プロセス制御ユニット100か
らのバイアスコントロールデータ（第2a図に示すb0,b1
およびb2である３ビットデータ）および感光体ドラム１
の残留電位に応じて変更する必要がある。現像バイアス
電圧（Ｂ電源出力）は、一般に、第５図に示すように、
感光体の残留電位（VR）に比例して増加させる必要が
（現像特性を一定に保つため）があり、また例えば操作
パネルから濃度調整を行なう場合には、その電圧値を１
ノッチ分の所定値だけステップ状に増加又は減少させる
必要がある。

つまり、バイアス電圧の出力電圧OUTB（設定値）は、
感光体ドラム１の残留電位を顕像パターン検知センサ５
で検知した検知レベルに基づく電圧補正量を（Vp）、感
光体の特性で定まる定数をＤ、電圧調整量を（Ｂ）とす
れば、次式のように設定される。

OUTB＝（Vp）×Ｄ＋（Ｂ）［Ｖ］残留電位補正演算では、第4n図に示すように、まず入
力ポートP20〜P27の状態を保持する入力バッファ（INBU
FF）の内容をアキュムレータ（Ａ）に移し、それと07H
（16進）との論理積をとることにより下位３ビットすな
わちバイアスコントロールデータを抽出し、これをバイ
アス電圧データテーブルの先頭アドレスTABLEに加算し
てテーブル参照アドレスを生成し、そのアドレスのテー
ブルデータを読んでそれをレジスタ（Ｂ）に格納し、顕
像パターン検知センサ５から画像タイミングで読み込ん
だ残留電位データをレジスタ（Ｖ）にに格納し、（Ｖ）
×Ｄ＋（Ｂ）を演算して結果を設定値レジスタ（SB）に
格納する。なお、バイアス電圧データテーブルは、アド
レスTABLEから始まる８バイトの連続するメモリ領域で
あり、それぞれのアドレスに、電圧の調整量（Ｂ）に対
応する８ビットデータが小さいものから順に格納されて
いる。

Ｃ電流比例演算、Ｔ電流比例演算、Ｂ電圧比例演算、
Ｄ電圧比例演算をそれぞれ実行した後にはファンクショ
ンカウンタを１つカウントアップさせてステートカウン
タをクリアし、残留電位補正演算を実行した後にはファ
ンクションカウンタ及びステートカウンタをクリアす
る。次に、ACカウンタ（ACNT）の内容をチェックし、こ
れが０ならACドライバB5、B6出力を反転する。すなわ
ち、出力ポートDB5からACドライバB6への出力信号（ACP
OSI）がＬで出力ポートDB4からACドライバB5への出力信
号（ACNEGA）がＨであれば（ACPOSI）をＨにセットして
（ACNEGA）をＬにセットする。ACカウンタの値が０以外
なら、ACドライバ出力の状態は変更しない。第4b図に示
すように、タイマ割込みにおいてはACカウンタ（ACNT）
の内容を＋１するとともにその内容をＩ（この例では1
2）になったらACカウンタを０にクリアするので、ACカ
ウンタは12回のタイマ割込みに１回の割合いで０にな
る。したがって、ACドライバ出力はタイマタイマ割込み
の12周期に１回の割合いで反転する。つまり、トランス
T4の一次巻線側の印加電力の極性がタイマ割込みの12周
期に１回の割合いで変化するから、その12周期毎にＤ電
源出力の極性が変化し、これがＤ電源から出力される交
流電圧の周波数に対応する。

この例では、マイクロコンピュータCPUの発振源とし
て1MHzの水晶発振子XTを使用しており、これを発振する
基本クロックパルスを分周して、内部タイマには43.6μ
secのクロックパルスを計数させている。またこの内部
タイマは計数値が256になると割込みを発生してフラグT
Fを立てるが、ここではタイマに256（Ｎ）をプリセット
しているので、87.2μsec毎にタイマフラグTFがセット
される。

従って本ループ処理は87.2μsecにつき１回の割合で
実行するので、トランスT1,T2,T3およびT4の一次側巻線
を付勢するパルス電力のオン／オフ周期が87.2μsecに
なる。第3a図および第3b図に示すマイクロコンピュータ
CPUの動作についてみると、１つの電源系統のフィード
バック信号をサンプリングするA/D変換処理は、スター
トビットのチェックを含めてそれぞれ９周期、すなわち
784.8μsecに１回行なわれ、その後の１周期で１つの電
源系統の設定値演算処理が行なわれる。

この例では４つの電源系統があり、更に感光体残留電
位のサンプリングとバイアス電圧の補正処理を行なうの
で上記処理を５回繰り返すことになり、50処理周期すな
わち4.36msecで全体の処理を１回行なうことになる。つ
まり、負荷に変化が生じた場合等には、最大でも4.36ms
ec経過後には、それを補正するための処理を行なうこと
ができる。Ｄ電源の交流周期は、タイマ割込みの24周期
に相当するので、この例では略2.01msecになる。

なお、本実施例では１つのマイクロコンピュータを用
いて複数の電源系統を時分割制御しているが、従来より
一般に行なわれているように、鋸歯状波発生器，アナロ
グ比較器，基準電圧発生器等を用いてアナログ方式でパ
ルス幅制御を行なってもよい。しかし、実施例のように
すれば、１つの制御装置で多数の電源を制御できるので
回路構成が簡単になり、しかもデジタル制御であるため
ノイズの影響を受けにくくなり、調整作業が簡単にな
る。

なお、本実施例においては、一形式の多色複写機の場
合について説明したが、例えば記録紙（電荷担持体）を
移動させるファクシミリ等においては、記録紙の移動に
応じたタイミングパルスを発生してそれを測定した結果
に応じて電圧および電流を設定すればよい。

一方、感光体残留電位を検知するための顕像パターン
は、次のようにして形成される。

感光体ドラム１を帯電器２により帯電してイレーサ３
により感光体ドラム１の全面をイレース（除電）した
後、またはコピーサイクル終了時における光除電器９に
よる光除電後の感光体（感光体ドラム１）の電位は、本
来０ボルト付近となるが、感光体の経時変化に伴なう劣
化により、全面イレースもしくは光除電後も、たとえば
第６図（ａ），（ｂ）に示すように、感光体表面電位が
０ボルトにならず、残留電位が検出される。

しかも、この感光体残留電位は、先に述べたように、
コピーサイクル（複写枚数）の増加に比例して増大し、
コピーの地肌汚れ発生の原因となる。

しかしながら、この感光体残留電位を利用し、たとえ
ば第７図（ａ）に示すように、この感光体の非画像領域
に対して、現像バイアス電圧を、その画像形成時よりも
低い電圧（好ましくは0V）に変化させることにより、上
記非画像領域に対して、上記感光体残留電位に応じた量
のトナーを付着させることができる（第７図（ｂ））。

したがって、この感光体残留電位により付着したトナ
ー像（図示斜線部分）を顕像パターンとし、この顕像パ
ターンを、たとえば第８図に示すような顕像パターン検
知センサ５で検知することによって、その出力電圧レベ
ルに基づいて感光体残留電位を知ることができる。

そこで、たとえば、第2a図に示したように、顕像パタ
ーン検知センサ５の顕像パターンに対する出力レベル
（VSR）を、その基準レベル（VSG）、（たとえば第８図
に示すように感光体の顕像パターンの形成しない部分の
出力レベル）と比較して、第９図に示すように現像バイ
アス電圧を、出力レベル（VSR）と基準レベル（VSG）と
の比に基づいて、ステップ状に増加させることにより、
感光体の画像形成領域における地肌汚れの発生を防止す
ることができる。

ところで、先に述べたように、上記顕像パターンを一
定の現像バイアス電圧（たとえば第６図に示す感光体初
期時の電圧）で、毎回形成するようにすると、感光体残
留電位の上昇に伴って、この顕像パターンを形成する電
位が上昇し、トナー消費量のロスやトナー濃度の飽和な
どの不具合が生じる。すなわち、感光体残留電位は、通
常の場合、1000枚〜10000枚のコピー単位で逐次上昇
し、顕像パターン検知センサ５の出力信号は感光体残留
電位による顕像パターンの濃度を検知するときの検知レ
ベルがその直前（前回）の顕像パターン濃度検知時より
極端に負になることがないにも拘らず、一定の現像バイ
アス電圧で感光体残留電位を現像装置４により現像して
顕像パターンを形成すると、この顕像パターンの形成に
より現像装置４で消費されるトナーの量が感光体残留電
位の増加とともに増加し、トナー消費量のロスが増加す
るばかりでなく、感光体残留電位が一定値以上になると
顕像パターンの濃度が飽和量に達して顕像パターン検知
センサ５で顕像パターンの濃度を正確に検知できなくな
るという不具合が生ずる。

そこで、上記顕像パターンを形成する際に、その直前
の感光体残留電位による顕像パターンに対する顕像パタ
ーン検知センサ５の出力信号レベルに基づいて現像装置
４の現像バイアス電圧を補正し、つまり、第９図に示す
ように感光体初期に現像装置４の現像バイアス電圧を20
0ボルトとしていた場合、現像装置４の現像バイアス電
圧を感光体残留電位による顕像パターンに対する顕像パ
ターン検知センサ５の出力信号レベル（VSR/VSG）に基
づいて240ボルト、280ボルト、320ボルト、360ボルトと
いうように補正しながら感光体残留電位により顕像パタ
ーンを形成する。これにより感光体の残留電位の上昇分
を実質的に相殺させることができるので、この補正した
現像バイアス電圧によって形成された顕像パターンの濃
度は、その初期時の顕像パターンの濃度と略同程度とな
り、顕像パターン形成に伴なうトナー消費量のロスや、
トナー濃度の飽和を防止することができる。ただし、こ
の場合、現像バイアス電圧は、たとえば所定コピー枚数
毎の顕像パターンに対する顕像パターン検知センサ５の
出力信号レベル（VSR/VSG）に基づいて、ステップ状に
順次加算されていくように制御される（第９図）。

次に、複写機プロセス制御ユニット100及びマイクロ
コンピュータCPUによる顕像パターンの形成および現像
バイアス電圧の制御動作の一例を第10図に基づいて説明
する。

複写プロセス制御ユニット200及びマイクロコンピュ
ータCPUは、次のように動作する。まず、上述した複写
動作を感光体ドラム１上の画像域で行う画像タイミング
であるか否かを判断し、画像タイミングでなければ、感
光体にトナーを付着させないために、感光体残留電位よ
りも高い現像バイアス電圧を、バイアス出力用メモリー
（OUTBメモリー）にセットする。

次に、コピー枚数（感光体ドラム１のコピーサイクル
数の累計値）が、所定コピー枚数に達しているか否かを
判断する。ここで、感光体残留電位は、通常1000枚〜10
000枚のコピーでバイアス電圧の１ノッチ分しか上昇し
ないので、この感光体残留電位の上昇分を見込んで現像
バイアスを補正するタイミングを予め実験的に求め、こ
のときのコピー枚数（上記上昇率におけるタイミングで
は500枚〜1000枚）を、上記の所定コピー枚数とする。
このときのコピー枚数（複写動作毎にコピー枚数メモリ
ーの値を＋１することでカウントしたコピー枚数）が所
定コピー枚数に達していなければ、バイアス出力用メモ
リー（OUTBメモリー）の内容が出力ポートDB2にセット
されて感光体残留電位よりも高い現像バイアス電圧が現
像装置４の現像スリーブに印加される。したがって、画
像タイミングでないときには、感光体ドラム１は現像装
置４による現像動作でトナーが付着しない。

コピー枚数が所定コピー枚数以上の場合には、現像バ
イアス電圧（上述したように現像バイアス電圧の補正量
VP×Ｄ）をバイアス出力用メモリー（OUTBメモリー）に
セットする。このため、画像タイミングでないときにお
ける感光体ドラム１の残留電位が現像装置４により現像
されて顕像パターンとなり、この顕像パターンの濃度が
顕像パターン検知センサ５により検知される。

次いで、この顕像パターンを、顕像パターン検知セン
サ５で読み取り（第８図）、顕像パターン検知センサ５
の出力値VP₁から現像バイアス電圧の新たな補正量VP₁×
Ｄを演算し、この補正量VP₁×Ｄをそれまでの現像バイ
アス電圧の補正量VP₀×Ｄに置き換えることにより現像
バイアス電圧の補正量VP₀×Ｄを新たな補正量VP₁×Ｄに
補正する。この新たな補正量Vp₁×Ｄは、その直後か
ら、補正量Vp₀×Ｄとして扱われるように設定される。

次いで、コピー枚数メモリーをリセットし、上述の複
写動作を行なう画像タイミングとなると、オペレーシタ
により操作されたノッチ選択のデータに基づいて、電圧
調整量Ｂを選択してこれに補正量Vp₀×Ｄを加算してバ
イアス出力用メモリー（OUTBメモリー）にセットするこ
とで現像バイアス電圧を設定し、この現像バイアス電圧
を出力ポートPB2にセットして現像装置４の現像スリー
ブに印加する。

ところで、上記実施例では感光体残留電位の上昇に伴
なう地汚れ発生を防止するために、現像装置の現像バイ
アス電圧を補正する例を示したが、帯電器の帯電グリッ
ド電圧、もしくは露光器の露光電圧のいずれか、あるい
はそれらを組み合わせて補正することで感光体ドラム１
の帯電量、露光量のいずれか、あるいはこれらの組合せ
を補正するようにしてもよい。ここで、帯電グリッド電
圧、現像バイアス電圧、および露光電圧は、たとえば第
９図に示すように、感光体残留電位の上昇率、すなわ
ち、顕像パターン検知センサ５の顕像パターン検知時の
検知レベル（VSR）と、感光体の非現像域検知時の検知
レベル（VSG）との比に応じてステップ状に上昇させて
補正される。

（効果）以上のように本発明によれば、感光体上に現像装置を
用いて入力画像に応じたトナー像を作成し、このトナー
像を転写紙上に転写する画像形成装置の残留電位補正方
法において、前記現像装置の現像バイアスを、前記感光
体の除電後の残留電位を現像し得る値に設定して、前記
感光体上にその残留電位に応じた顕像パターンを作成
し、前記顕像パターンの濃度を光学的検出手段により検
出して、この検出信号に基づいて現像バイアス補正量を
決定し、この現像バイアス補正量に応じて、入力画像に
応じたトナー像を転写紙上に形成する際に設定される前
記現像装置の作像時現像バイアスを補正するとともに、
次回の顕像パターン作成時の前記現像装置の現像バイア
ス値を決定するので、画像形成装置における感光体残留
電位による地肌汚れを防止することができ、顕像パター
ンの濃度を検出レベルが飽和しない範囲に確保すること
ができて顕像パターンの濃度の検出精度を高めることが
できる。すなわち、現像バイアス補正量に応じて、次回
の顕像パターン作成時の現像装置の現像バイアス値を決
定することにより、感光体に付着するトナーの量は前回
検出した感光体残留電位に対する今回検出する感光体残
留電位の上昇分に応じた量になり、トナー濃度検出値の
飽和を防ぐことができて正確な感光体残留電位の検出が
可能になる。

【図面の簡単な説明】

第１図は本発明を適用した複写機の例における感光体ド
ラム周辺と電源装置との接続を示すブロック図、第2a図
は第１図に示す高圧電源ユニットの回路構成を示す電気
回路図、第2b図は第2a図に示す装置の動作タイミングを
示すタイミングチャート、第2c図は第2b図の一部を拡大
して示すタイミングチャート、第3a図および第3b図は第
2a図に示すマイクロコンピュータの概略動作を示すフロ
ーチャート、第4a図，第4c図，第4e図，第4f図，第4g
図，第4h図，第4i図，第4j図，第4k図，第4l図，第4m図
および第4n図はそれぞれ第3a図又は第3b図に示す処理の
詳細を示すフローチャート、第4b図はタイマ割込み処理
を示すフローチャート、第4d図はタイミングパルスを示
す波形図、第５図は感光体残留電位とバイアス電圧との
関係を示す図、第６図は感光体表面電位と経時変化との
関係を示す図、第７図（ａ），（ｂ）は現像バイアスお
よび残留電位とトナー付着量との関係を示す図、第８図
は上記顕像パターン検知センサの概略図、第９図は感光
体残留電位の上昇率と帯電グリッド電圧，現像バイアス
電圧，露光電圧との関係を示す図、第10図は上記現像バ
イアス電圧の制御動作を示すフローチャートである。１……感光体ドラム、２……帯電器、３……イレーサ、
４……現像器、５……顕像パターン検出器、６……転写
器、７……分離器、100……複写プロセスユニット、200
……高圧電源ユニット。

フロントページの続き (56)参考文献特開昭58−221856（ＪＰ，Ａ) 特開昭59−55465（ＪＰ，Ａ) 特開昭59−133564（ＪＰ，Ａ) 特開昭57−200054（ＪＰ，Ａ) 特開昭63−167386（ＪＰ，Ａ) 特開昭63−142368（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】感光体上に現像装置を用いて入力画像に応
じたトナー像を作成し、このトナー像を転写紙上に転写
する画像形成装置の残留電位補正方法において、前記現
像装置の現像バイアスを、前記感光体の除電後の残留電
位を現像し得る値に設定して、前記感光体上にその残留
電位に応じた顕像パターンを作成し、前記顕像パターン
の濃度を光学的検出手段により検出して、この検出信号
に基づいて現像バイアス補正量を決定し、この現像バイ
アス補正量に応じて、入力画像に応じたトナー像を転写
紙上に形成する際に設定される前記現像装置の作像時現
像バイアスを補正するとともに、次回の顕像パターン作
成時の前記現像装置の現像バイアス値を決定することを
特徴とする残留電位補正方法。