JPH08204583A - ディジタル信号の処理方法および処理装置 - Google Patents
ディジタル信号の処理方法および処理装置Info
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- JPH08204583A JPH08204583A JP7007710A JP771095A JPH08204583A JP H08204583 A JPH08204583 A JP H08204583A JP 7007710 A JP7007710 A JP 7007710A JP 771095 A JP771095 A JP 771095A JP H08204583 A JPH08204583 A JP H08204583A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H04L1/0056—Systems characterized by the type of code used
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- Theoretical Computer Science (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 本発明は、横方向及び縦方向に誤り訂正符号
を有し、横方向に制御ビット部分を含むディジタル信号
の処理回路において消費電力を低減することを目的とす
る。 【構成】 本発明は、横方向及び縦方向に誤り訂正符号
を有し、横方向に制御ビット部分を含むディジタル信号
を処理する際に、制御ビット部分を参照して、その状態
に応じて前記ディジタル信号の誤り訂正処理を制御す
る。
を有し、横方向に制御ビット部分を含むディジタル信号
の処理回路において消費電力を低減することを目的とす
る。 【構成】 本発明は、横方向及び縦方向に誤り訂正符号
を有し、横方向に制御ビット部分を含むディジタル信号
を処理する際に、制御ビット部分を参照して、その状態
に応じて前記ディジタル信号の誤り訂正処理を制御す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＭ多重放送受信機に
おけるディジタル信号の処理方法に関し、特に移動体受
信において使用される処理方法に関するものである。
おけるディジタル信号の処理方法に関し、特に移動体受
信において使用される処理方法に関するものである。
【０００２】
【従来の技術】ＦＭ多重放送は音声信号にディジタル信
号のデータを重畳して、各種文字情報や図形を送信す
る。図１にディジタル信号のフレーム構成を示す。１フ
レームは２７２ブロックからなり、各ブロックの先頭に
は１６ビットのＢＩＣ（Block Identification Code）
が付加される。ＢＩＣはフレーム同期及びブロック同期
の再生に使用される。２７２ブロックのうち１９０ブロ
ックはデータを伝送するパケットであり、残りの８２ブ
ロックは縦方向のパリティを伝送するパリティパケット
である。データ伝送パケットにおいては、ＢＩＣに続い
て１７６ビットのデータパケット、１４ビットのＣＲＣ
（Cyclic Redundancy Code）および８２ビットのパリテ
ィコードが設けられる。
号のデータを重畳して、各種文字情報や図形を送信す
る。図１にディジタル信号のフレーム構成を示す。１フ
レームは２７２ブロックからなり、各ブロックの先頭に
は１６ビットのＢＩＣ（Block Identification Code）
が付加される。ＢＩＣはフレーム同期及びブロック同期
の再生に使用される。２７２ブロックのうち１９０ブロ
ックはデータを伝送するパケットであり、残りの８２ブ
ロックは縦方向のパリティを伝送するパリティパケット
である。データ伝送パケットにおいては、ＢＩＣに続い
て１７６ビットのデータパケット、１４ビットのＣＲＣ
（Cyclic Redundancy Code）および８２ビットのパリテ
ィコードが設けられる。
【０００３】このようなディジタル信号が多重されたＦ
Ｍ多重信号は、図２に示すようなＦＭ多重信号受信機の
アンテナ１によって受信され、フロントエンド２に与え
られる。フロントエンド２では制御部３によって制御さ
れるＰＬＬ回路および局部発振回路を含むブロック４か
らの局部発振周波数信号によって、ＦＭ多重信号がＩＦ
信号に変換される。変換されたＩＦ信号は、その後ＩＦ
増幅および検波回路５で検波され、検波信号がマルチプ
レクサ６およびＬＭＳＫ（Level-controlled Minimun S
hift Keying）復調回路７に与えられる。
Ｍ多重信号は、図２に示すようなＦＭ多重信号受信機の
アンテナ１によって受信され、フロントエンド２に与え
られる。フロントエンド２では制御部３によって制御さ
れるＰＬＬ回路および局部発振回路を含むブロック４か
らの局部発振周波数信号によって、ＦＭ多重信号がＩＦ
信号に変換される。変換されたＩＦ信号は、その後ＩＦ
増幅および検波回路５で検波され、検波信号がマルチプ
レクサ６およびＬＭＳＫ（Level-controlled Minimun S
hift Keying）復調回路７に与えられる。
【０００４】マルチプレクサ６では検波信号に基づいて
音声信号が生成され、ＬＭＳＫ復調回路では、図１に示
すフレーム構成のディジタル信号が復調される。復調さ
れたディジタル信号は、制御部３からの制御信号によっ
て同期再生・誤り訂正回路８で、ＢＩＣに従って同期再
生されると共にパリティコードに従って誤り訂正され、
これらの処理を経たディジタル信号が制御部３に与えら
れる。制御部３に与えられたディジタル信号は、ＲＯＭ
９に格納された所定のプログラムに従って処理され、こ
れによって文字情報が表示器１０に表示される。
音声信号が生成され、ＬＭＳＫ復調回路では、図１に示
すフレーム構成のディジタル信号が復調される。復調さ
れたディジタル信号は、制御部３からの制御信号によっ
て同期再生・誤り訂正回路８で、ＢＩＣに従って同期再
生されると共にパリティコードに従って誤り訂正され、
これらの処理を経たディジタル信号が制御部３に与えら
れる。制御部３に与えられたディジタル信号は、ＲＯＭ
９に格納された所定のプログラムに従って処理され、こ
れによって文字情報が表示器１０に表示される。
【０００５】次にＬＭＳＫ復調回路７で復調されたディ
ジタル信号の誤り訂正処理について説明する。図３はＬ
ＭＳＫ復調回路７以降の要部を示すブロック図である。
１１は復調されたディジタル信号が入力される同期再生
部であり、ＢＩＣを検出することによりブロック及びフ
レームの先頭を検出し、同期を確立する。１２はＲＡＭ
コントローラであり、同期再生部１１からディジタル信
号が入力され、ＢＩＣに基づいてフレームバッファＲＡ
Ｍ１３の書き込み及び読み出しを制御する。１４は誤り
訂正器であり、フレームバッファＲＡＭ１３から読み出
されたディジタル信号をパリティコードに従い誤り訂正
処理を行う。１５はＣＲＣ回路であり、誤り訂正後のデ
ィジタル信号をＣＲＣに従い誤り検出する。これら同期
再生部１１、ＲＡＭコントローラ１２、フレームバッフ
ァ１３、誤り訂正器１４及びＣＲＣ回路１５から同期再
生・誤り訂正回路８が構成される。
ジタル信号の誤り訂正処理について説明する。図３はＬ
ＭＳＫ復調回路７以降の要部を示すブロック図である。
１１は復調されたディジタル信号が入力される同期再生
部であり、ＢＩＣを検出することによりブロック及びフ
レームの先頭を検出し、同期を確立する。１２はＲＡＭ
コントローラであり、同期再生部１１からディジタル信
号が入力され、ＢＩＣに基づいてフレームバッファＲＡ
Ｍ１３の書き込み及び読み出しを制御する。１４は誤り
訂正器であり、フレームバッファＲＡＭ１３から読み出
されたディジタル信号をパリティコードに従い誤り訂正
処理を行う。１５はＣＲＣ回路であり、誤り訂正後のデ
ィジタル信号をＣＲＣに従い誤り検出する。これら同期
再生部１１、ＲＡＭコントローラ１２、フレームバッフ
ァ１３、誤り訂正器１４及びＣＲＣ回路１５から同期再
生・誤り訂正回路８が構成される。
【０００６】１６は転送制御部であり、フレームバッフ
ァＲＡＭ１３からのディジタル信号をデータバッファ１
７に転送するのを制御する。データバッファ１７に転送
されたディジタル信号はマイコン１８にてデータ処理さ
れ、表示器１０に文字情報を表示するのに使用される。
これら転送制御部１６、データバッファ１７及びマイコ
ン１８から制御部３が構成される。
ァＲＡＭ１３からのディジタル信号をデータバッファ１
７に転送するのを制御する。データバッファ１７に転送
されたディジタル信号はマイコン１８にてデータ処理さ
れ、表示器１０に文字情報を表示するのに使用される。
これら転送制御部１６、データバッファ１７及びマイコ
ン１８から制御部３が構成される。
【０００７】このように構成されたブロックにおける誤
り訂正動作について図４及び図５のフローチャートに従
って説明する。
り訂正動作について図４及び図５のフローチャートに従
って説明する。
【０００８】ＬＭＳＫ復調回路７にて復調されたディジ
タル信号は、同期再生部１１にてＢＩＣに基づいてブロ
ックの先頭が検出される（Ｓ１）。ＲＡＭコントローラ
１２は同期が確立した後、フレームバッファＲＡＭ１３
にディジタル信号を１ブロックずつ書き込み（Ｓ２）、
１フレーム分の２７２ブロックについて、以下の１回目
の横方向の誤り訂正処理（Ｓ３〜Ｓ８）を行う。
タル信号は、同期再生部１１にてＢＩＣに基づいてブロ
ックの先頭が検出される（Ｓ１）。ＲＡＭコントローラ
１２は同期が確立した後、フレームバッファＲＡＭ１３
にディジタル信号を１ブロックずつ書き込み（Ｓ２）、
１フレーム分の２７２ブロックについて、以下の１回目
の横方向の誤り訂正処理（Ｓ３〜Ｓ８）を行う。
【０００９】横方向の誤り訂正処理において、ＲＡＭコ
ントローラ１２はディジタル信号をフレームバッファＲ
ＡＭ１３から１ブロック分読み出して誤り訂正器に出力
する（Ｓ４）。誤り訂正器１４ではパリティコードに従
って誤り訂正を行う。訂正が正常に行われれば、ＣＲＣ
回路１５にて誤り検出を行い、ここで誤りが検出されな
ければ、フレームバッファＲＡＭ１３の読み出しアドレ
ス位置と同じアドレス位置に再書き込みを行う（Ｓ６〜
Ｓ８）。また、Ｓ５の誤り訂正処理において訂正が異常
であるとき、またはＳ７のＣＲＣ誤り検出処理において
誤りが検出された場合は、フレームバッファＲＡＭ１３
への再書き込みは行われない。
ントローラ１２はディジタル信号をフレームバッファＲ
ＡＭ１３から１ブロック分読み出して誤り訂正器に出力
する（Ｓ４）。誤り訂正器１４ではパリティコードに従
って誤り訂正を行う。訂正が正常に行われれば、ＣＲＣ
回路１５にて誤り検出を行い、ここで誤りが検出されな
ければ、フレームバッファＲＡＭ１３の読み出しアドレ
ス位置と同じアドレス位置に再書き込みを行う（Ｓ６〜
Ｓ８）。また、Ｓ５の誤り訂正処理において訂正が異常
であるとき、またはＳ７のＣＲＣ誤り検出処理において
誤りが検出された場合は、フレームバッファＲＡＭ１３
への再書き込みは行われない。
【００１０】１フレーム分の１回目の横方向の誤り訂正
処理が終了した後、縦方向の誤り訂正処理を行う（Ｓ９
〜Ｓ１２）。先ず、１回目の横方向の誤り訂正が施され
たフレームバッファＲＡＭ１３に格納されたディジタル
信号をフレームの先頭から１フレーム分２７２ビットを
縦方向に読み出して誤り訂正器に出力する（Ｓ９）。誤
り訂正器にてパリティコードに従って誤り訂正を施して
フレームバッファＲＡＭに再書き込みを行う（Ｓ１０、
Ｓ１１）。以後、ブロックの２ビット目以降について１
フレーム分の全てのディジタル信号についてＳ９からＳ
１１の処理を実行し、縦方向の誤り訂正処理を終了す
る。
処理が終了した後、縦方向の誤り訂正処理を行う（Ｓ９
〜Ｓ１２）。先ず、１回目の横方向の誤り訂正が施され
たフレームバッファＲＡＭ１３に格納されたディジタル
信号をフレームの先頭から１フレーム分２７２ビットを
縦方向に読み出して誤り訂正器に出力する（Ｓ９）。誤
り訂正器にてパリティコードに従って誤り訂正を施して
フレームバッファＲＡＭに再書き込みを行う（Ｓ１０、
Ｓ１１）。以後、ブロックの２ビット目以降について１
フレーム分の全てのディジタル信号についてＳ９からＳ
１１の処理を実行し、縦方向の誤り訂正処理を終了す
る。
【００１１】次に２回目の横方向の誤り訂正処理（Ｓ１
３〜Ｓ１８）に移る。２回目の横方向の誤り訂正処理
は、上述の横方向の誤り訂正処理と同様に２７２ブロッ
クについて横方向に誤り訂正を行う。この処理が終了す
れば、データブロックである１９０ブロックがデータバ
ッファに転送される（Ｓ１９）。以後、次のフレームに
ついて上記誤り訂正処理を行う。
３〜Ｓ１８）に移る。２回目の横方向の誤り訂正処理
は、上述の横方向の誤り訂正処理と同様に２７２ブロッ
クについて横方向に誤り訂正を行う。この処理が終了す
れば、データブロックである１９０ブロックがデータバ
ッファに転送される（Ｓ１９）。以後、次のフレームに
ついて上記誤り訂正処理を行う。
【００１２】
【発明が解決しようとする課題】ところで、データパケ
ットは図６に示すように３２ビット（または１６ビッ
ト）のプリフィックスと１４４ビット（または１６０ビ
ット）のデータブロックからなり、プリフィックスはサ
ービス識別（４ビット）、復号識別（１ビット）、情報
終了（１ビット）、更新（２ビット）、データグループ
番号（１４ビットまたは４ビット）及びデータパケット
番号（１０ビットまたは４ビット）からなる。この内、
復号識別ビットは受信ディジタル信号の誤り訂正処理を
制御する為の制御ビットであり、誤り訂正処理が横方向
のみの復号でデータを出力する場合は「１」とし、横方
向及び縦方向の復号後に出力する場合は「０」とされ
る。
ットは図６に示すように３２ビット（または１６ビッ
ト）のプリフィックスと１４４ビット（または１６０ビ
ット）のデータブロックからなり、プリフィックスはサ
ービス識別（４ビット）、復号識別（１ビット）、情報
終了（１ビット）、更新（２ビット）、データグループ
番号（１４ビットまたは４ビット）及びデータパケット
番号（１０ビットまたは４ビット）からなる。この内、
復号識別ビットは受信ディジタル信号の誤り訂正処理を
制御する為の制御ビットであり、誤り訂正処理が横方向
のみの復号でデータを出力する場合は「１」とし、横方
向及び縦方向の復号後に出力する場合は「０」とされ
る。
【００１３】移動体受信においては、ノイズや反射波に
より大きなデータ誤りが発生するため、この符号識別ビ
ットが「１」の場合であっても上記の如き横方向及び縦
方向の誤り訂正処理を行っている。そこで、本発明にお
いては、縦方向の誤り訂正またはその後の横方向の誤り
訂正の際に符号識別ビットを利用して、ディジタル信号
のバッファＲＡＭへの入出力を制御することにより、バ
ッファＲＡＭへのアクセス回数を減らし、消費電力を低
減することを目的とする。
より大きなデータ誤りが発生するため、この符号識別ビ
ットが「１」の場合であっても上記の如き横方向及び縦
方向の誤り訂正処理を行っている。そこで、本発明にお
いては、縦方向の誤り訂正またはその後の横方向の誤り
訂正の際に符号識別ビットを利用して、ディジタル信号
のバッファＲＡＭへの入出力を制御することにより、バ
ッファＲＡＭへのアクセス回数を減らし、消費電力を低
減することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、横方向及び縦
方向に誤り訂正符号を有し、横方向に制御ビット部分を
含むディジタル信号の処理方法において、前記制御ビッ
ト部分を参照して、その状態に応じて前記ディジタル信
号の誤り訂正処理を制御することを特徴とする。
方向に誤り訂正符号を有し、横方向に制御ビット部分を
含むディジタル信号の処理方法において、前記制御ビッ
ト部分を参照して、その状態に応じて前記ディジタル信
号の誤り訂正処理を制御することを特徴とする。
【００１５】即ち、縦方向の誤り訂正後のディジタル信
号に含まれるビットについて、そのビットに対して横方
向にある制御ビット部分を参照して、その状態に応じて
該当ビットの誤り訂正前の状態を採用するか、誤り訂正
後の状態を採用するかを決定する。
号に含まれるビットについて、そのビットに対して横方
向にある制御ビット部分を参照して、その状態に応じて
該当ビットの誤り訂正前の状態を採用するか、誤り訂正
後の状態を採用するかを決定する。
【００１６】また、縦方向の誤り訂正後に、前記制御ビ
ット部分を参照して、その状態に応じて横方向の誤り訂
正を行うか否かを決定する。
ット部分を参照して、その状態に応じて横方向の誤り訂
正を行うか否かを決定する。
【００１７】上記処理方法を実現する本発明のディジタ
ル信号の処理装置は、横方向及び縦方向に誤り訂正符号
を有し、横方向に制御ビット部分を含むディジタル信号
が入力されるバッファと、バッファに対するディジタル
信号の入出力を制御するコントローラと、バッファに格
納されたディジタル信号が入力され、誤り訂正を行った
後、バッファに訂正後のディジタル信号を出力する誤り
訂正器と、制御ビット部分の状態を検出し、検出結果を
前記コントローラに出力する検出器とを備える。
ル信号の処理装置は、横方向及び縦方向に誤り訂正符号
を有し、横方向に制御ビット部分を含むディジタル信号
が入力されるバッファと、バッファに対するディジタル
信号の入出力を制御するコントローラと、バッファに格
納されたディジタル信号が入力され、誤り訂正を行った
後、バッファに訂正後のディジタル信号を出力する誤り
訂正器と、制御ビット部分の状態を検出し、検出結果を
前記コントローラに出力する検出器とを備える。
【００１８】
【作用】縦方向の誤り訂正後の縦方向のディジタル信号
を出力する際に、そのビットに対して横方法にある制御
ビット部分の状態に応じて出力を禁止し、また、縦方向
の誤り訂正が行われたディジタル信号に対して、制御ビ
ット部分の状態に応じて横方向の誤り訂正を禁止するの
で、誤り訂正後のディジタル信号の出力頻度が減少す
る。
を出力する際に、そのビットに対して横方法にある制御
ビット部分の状態に応じて出力を禁止し、また、縦方向
の誤り訂正が行われたディジタル信号に対して、制御ビ
ット部分の状態に応じて横方向の誤り訂正を禁止するの
で、誤り訂正後のディジタル信号の出力頻度が減少す
る。
【００１９】即ち、誤り訂正器にて縦方向に誤り訂正さ
れたディジタル信号は、制御ビットを検出する検出器に
おける検出結果に応じてコントローラによってバッファ
に対する出力が制御され、縦方向の誤り訂正後にバッフ
ァに格納されたディジタル信号は、制御ビットを検出す
る検出器における検出結果に応じて、コントローラによ
ってバッファから誤り訂正器に出力するのを制御され
る。
れたディジタル信号は、制御ビットを検出する検出器に
おける検出結果に応じてコントローラによってバッファ
に対する出力が制御され、縦方向の誤り訂正後にバッフ
ァに格納されたディジタル信号は、制御ビットを検出す
る検出器における検出結果に応じて、コントローラによ
ってバッファから誤り訂正器に出力するのを制御され
る。
【００２０】
【実施例】本発明の実施例を以下に図面に従い説明す
る。
る。
【００２１】図７は本発明におけるディジタル信号の誤
り訂正処理ブロックを示す図であり、図３の従来例と同
一部分には同一符号を付してその説明を省略する。図３
の従来例と異なる点はフレームバッファＲＡＭ１３に格
納されたディジタル信号の各ブロックの復号識別ビット
を検出し、検出結果をＲＡＭコントローラ１２に出力す
る復号識別ビット検出器２０を設けたことである。
り訂正処理ブロックを示す図であり、図３の従来例と同
一部分には同一符号を付してその説明を省略する。図３
の従来例と異なる点はフレームバッファＲＡＭ１３に格
納されたディジタル信号の各ブロックの復号識別ビット
を検出し、検出結果をＲＡＭコントローラ１２に出力す
る復号識別ビット検出器２０を設けたことである。
【００２２】次に、本発明のディジタル信号処理の動作
を説明する。本発明のディジタル信号処理方法において
は、同期確立から１回目の横方向の誤り訂正処理まで
は、図４及び図５のフローチャートで説明した従来の動
作と同様であり、縦方向の誤り訂正処理（ＡからＢまで
の処理）または２回目の横方向の誤り訂正処理（Ｂから
Ｃまでの処理）が異なる。
を説明する。本発明のディジタル信号処理方法において
は、同期確立から１回目の横方向の誤り訂正処理まで
は、図４及び図５のフローチャートで説明した従来の動
作と同様であり、縦方向の誤り訂正処理（ＡからＢまで
の処理）または２回目の横方向の誤り訂正処理（Ｂから
Ｃまでの処理）が異なる。
【００２３】以下に本発明の縦方向の誤り訂正処理およ
び２回目の横方向の誤り訂正処理方法について説明す
る。
び２回目の横方向の誤り訂正処理方法について説明す
る。
【００２４】図８は本発明の縦方向の誤り訂正処理方法
を示すフローチャートである。１回目の横方向の誤り訂
正処理が施された後、フレームバッファＲＡＭ１３から
フレームの先頭よりディジタル信号を縦方向に読み出し
て誤り訂正器１４に出力する（Ｓ２０）。誤り訂正器１
４においてパリティコードに従い誤り訂正を行う（Ｓ２
１）。そして、復号識別検出器２０にて同じブロック内
の復号識別ビットを参照し（Ｓ２２）、当該ビットが
「０」のブロックのビットについてはフレームバッファ
ＲＡＭ１３に再書き込みし（Ｓ２３）、当該ビットが
「１」のブロックのビットについてはフレームバッファ
ＲＡＭ１３への再書き込みを行わない。２７２ビット分
このような縦方向の誤り訂正処理が為されるとこのフロ
ーチャトにおける処理を終了する。
を示すフローチャートである。１回目の横方向の誤り訂
正処理が施された後、フレームバッファＲＡＭ１３から
フレームの先頭よりディジタル信号を縦方向に読み出し
て誤り訂正器１４に出力する（Ｓ２０）。誤り訂正器１
４においてパリティコードに従い誤り訂正を行う（Ｓ２
１）。そして、復号識別検出器２０にて同じブロック内
の復号識別ビットを参照し（Ｓ２２）、当該ビットが
「０」のブロックのビットについてはフレームバッファ
ＲＡＭ１３に再書き込みし（Ｓ２３）、当該ビットが
「１」のブロックのビットについてはフレームバッファ
ＲＡＭ１３への再書き込みを行わない。２７２ビット分
このような縦方向の誤り訂正処理が為されるとこのフロ
ーチャトにおける処理を終了する。
【００２５】図９は本発明の２回目の横方向の誤り訂正
処理方法を示すフローチャトである。縦方向の誤り訂正
処理が行われた後、フレームの最初のブロックの復号識
別ビットを検出し（Ｓ２６）、復号識別ビットが「０」
であれば、フレームバッファＲＡＭ１３から誤り訂正器
１４へ当該ブロックのディジタル信号を読み込み誤り訂
正を行い（Ｓ２８）、Ｓ２９の処理に移る。復号識別ビ
ットが「１」であれば、次のブロックのディジタル信号
に同様の処理を行う。
処理方法を示すフローチャトである。縦方向の誤り訂正
処理が行われた後、フレームの最初のブロックの復号識
別ビットを検出し（Ｓ２６）、復号識別ビットが「０」
であれば、フレームバッファＲＡＭ１３から誤り訂正器
１４へ当該ブロックのディジタル信号を読み込み誤り訂
正を行い（Ｓ２８）、Ｓ２９の処理に移る。復号識別ビ
ットが「１」であれば、次のブロックのディジタル信号
に同様の処理を行う。
【００２６】Ｓ２８において誤り訂正が正常に行われれ
ば、ＣＲＣ回路１５にて誤り検出を行い、誤り訂正が異
常であれば、次のブロックのディジタル信号に処理を移
る。ＣＲＣによる誤り検出において、誤りが検出されな
ければ、フレームバッファＲＡＭ１３に再書き込みを行
い（Ｓ３１）、誤りが検出されれば次のブロックのディ
ジタル信号に処理を移る。１フレーム分２７２ブロック
の全てについてこのような横方向の誤り訂正処理が行わ
れると、データパケットのディジタル信号はデータバッ
ファ１７に転送される。
ば、ＣＲＣ回路１５にて誤り検出を行い、誤り訂正が異
常であれば、次のブロックのディジタル信号に処理を移
る。ＣＲＣによる誤り検出において、誤りが検出されな
ければ、フレームバッファＲＡＭ１３に再書き込みを行
い（Ｓ３１）、誤りが検出されれば次のブロックのディ
ジタル信号に処理を移る。１フレーム分２７２ブロック
の全てについてこのような横方向の誤り訂正処理が行わ
れると、データパケットのディジタル信号はデータバッ
ファ１７に転送される。
【００２７】以上のように、縦方向の誤り訂正処理また
は２回目の誤り訂正処理の際に、各ブロックに含まれる
復号識別ビットを参照して、当該ビットが「１」のとき
にはフレームバッファＲＡＭ１３への再書き込みを行わ
ないので、フレームバッファＲＡＭ１３へのアクセス回
数が減少され、これによって消費電流を低減できる。
は２回目の誤り訂正処理の際に、各ブロックに含まれる
復号識別ビットを参照して、当該ビットが「１」のとき
にはフレームバッファＲＡＭ１３への再書き込みを行わ
ないので、フレームバッファＲＡＭ１３へのアクセス回
数が減少され、これによって消費電流を低減できる。
【００２８】尚、本発明の縦方向の誤り訂正処理および
２回目の横方向の誤り訂正処理は、一方のみ及び両方を
実施することができる。
２回目の横方向の誤り訂正処理は、一方のみ及び両方を
実施することができる。
【００２９】
【発明の効果】以上に説明したように本発明によれば、
制御ビット部分が１回の横方向の訂正のみを示す状態と
なっているブロックが多く含まれるディジタル信号を受
信する場合に、誤り訂正後のディジタル信号の出力頻度
が減り、バッファに対するアクセス回数が減少するの
で、この動作に伴う消費電流を低減できる。
制御ビット部分が１回の横方向の訂正のみを示す状態と
なっているブロックが多く含まれるディジタル信号を受
信する場合に、誤り訂正後のディジタル信号の出力頻度
が減り、バッファに対するアクセス回数が減少するの
で、この動作に伴う消費電流を低減できる。
【図１】ＦＭ多重放送のディジタル信号のフレーム構成
を示す図。
を示す図。
【図２】ＦＭ多重放送受信機を示すブロック図。
【図３】従来のＦＭ多重放送受信機の要部を示すブロッ
ク図。
ク図。
【図４】従来のディジタル信号の処理方法を示すフロー
チャート。
チャート。
【図５】従来のディジタル信号の処理方法を示すフロー
チャート。
チャート。
【図６】ＦＭ多重放送のディジタル信号のデータパケッ
トの構成を示す図
トの構成を示す図
【図７】本発明のディジタル信号の処理装置の要部を示
すブロック図。
すブロック図。
【図８】本発明のディジタル信号の処理方法を示すフロ
ーチャート。
ーチャート。
【図９】本発明のディジタル信号の処理方法を示すフロ
ーチャート。
ーチャート。
１２ ＲＡＭコントローラ １４ 誤り訂正器 １５ ＣＲＣ回路 １３ フレームバッファ ２０ 復号識別検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増本 隆彦 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 須加 宗宏 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 石村 静 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 小沢 利行 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (5)
- 【請求項１】 横方向及び縦方向に誤り訂正符号を有
し、横方向に制御ビット部分を含むディジタル信号の処
理方法において、前記制御ビット部分を参照して、その
状態に応じて前記ディジタル信号の誤り訂正処理を制御
することを特徴とするディジタル信号の処理方法。 - 【請求項２】 横方向及び縦方向に誤り訂正符号を有
し、横方向に制御ビット部分を含むディジタル信号の処
理方法において、縦方向の誤り訂正後の縦方向のディジ
タル信号に含まれるビットについて、そのビットに対し
て横方向にある前記制御ビット部分を参照して、その状
態に応じて該当ビットの誤り訂正前の状態を採用する
か、誤り訂正後の状態を採用するかを決定することを特
徴とするディジタル信号の処理方法。 - 【請求項３】 横方向及び縦方向に誤り訂正符号を有
し、横方向に制御ビット部分を含むディジタル信号の処
理方法において、縦方向の誤り訂正後、前記制御ビット
部分を参照して、その状態に応じて横方向の誤り訂正を
行うか否かを決定することを特徴とするディジタル信号
の処理方法。 - 【請求項４】 横方向及び縦方向に誤り訂正符号を有
し、横方向に制御ビット部分を含むディジタル信号の処
理方法において、 縦方向の誤り訂正を行うステップと、 縦方向の誤り訂正後の縦方向のディジタル信号に含まれ
るビットについて、そのビットに対して横方向にある前
記制御ビット部分を参照して、その状態に応じて該当ビ
ットの誤り訂正前の状態を採用するか、誤り訂正後の状
態を採用するかを決定するステップと、 前記制御ビット部分を参照して、その状態に応じて横方
向の誤り訂正を行うか否かを決定するステップとからな
ることを特徴とするディジタル信号の処理方法。 - 【請求項５】 横方向及び縦方向に誤り訂正符号を有
し、横方向に制御ビット部分を含むディジタル信号が入
力されるバッファと、 前記バッファに対する前記ディジタル信号の入出力を制
御するコントローラと、 前記バッファに格納されたディジタル信号が入力され、
誤り訂正を行った後、前記バッファに訂正後のディジタ
ル信号を出力する誤り訂正器と、 前記制御ビット部分の状態を検出し、検出結果を前記コ
ントローラに出力する検出器と、 を備えることを特徴とするディジタル信号の処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007710A JPH08204583A (ja) | 1995-01-20 | 1995-01-20 | ディジタル信号の処理方法および処理装置 |
| US08/588,639 US5757825A (en) | 1995-01-20 | 1996-01-19 | Digital signal processing for controlling error correction based on the state of the control bit |
| KR1019960001115A KR100240622B1 (ko) | 1995-01-20 | 1996-01-19 | 디지탈 신호의 처리 방법 및 처리 장치 |
| CNB961043652A CN1146115C (zh) | 1995-01-20 | 1996-01-19 | 数字信号处理方法及其装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007710A JPH08204583A (ja) | 1995-01-20 | 1995-01-20 | ディジタル信号の処理方法および処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204583A true JPH08204583A (ja) | 1996-08-09 |
Family
ID=11673304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7007710A Pending JPH08204583A (ja) | 1995-01-20 | 1995-01-20 | ディジタル信号の処理方法および処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5757825A (ja) |
| JP (1) | JPH08204583A (ja) |
| KR (1) | KR100240622B1 (ja) |
| CN (1) | CN1146115C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2017539165A (ja) * | 2014-12-15 | 2017-12-28 | クアルコム，インコーポレイテッド | バースト性干渉の軽減 |
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-
1995
- 1995-01-20 JP JP7007710A patent/JPH08204583A/ja active Pending
-
1996
- 1996-01-19 CN CNB961043652A patent/CN1146115C/zh not_active Expired - Fee Related
- 1996-01-19 US US08/588,639 patent/US5757825A/en not_active Expired - Fee Related
- 1996-01-19 KR KR1019960001115A patent/KR100240622B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR100240622B1 (ko) | 2000-01-15 |
| CN1137708A (zh) | 1996-12-11 |
| CN1146115C (zh) | 2004-04-14 |
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