JPH08204542A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH08204542A JPH08204542A JP7012552A JP1255295A JPH08204542A JP H08204542 A JPH08204542 A JP H08204542A JP 7012552 A JP7012552 A JP 7012552A JP 1255295 A JP1255295 A JP 1255295A JP H08204542 A JPH08204542 A JP H08204542A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- type field
- resistor
- depletion type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 ＤＣＦＬの温度マージンを十分に確保でき、
電源電圧をＭＥＳＦＥＴのショットキ障壁高さ以下に設
定しても雑音余裕度を減らすことなく、また動作速度の
低下もない低消費電力化が可能な論理回路を提供する。 【構成】 デプレーション型ＦＥＴ１のドレイン電極が
電源端子２１に接続され、ゲートおよびソース電極が出
力端子１１に接続され、エンハンスメント型ＦＥＴ２の
ドレイン電極が前記出力端子１１に接続され、ゲート電
極が入力端子１０に接続され、ソース電極が電源端子２
２に接続されたＤＣＦＬ回路に、可変抵抗Ｒ１とデプレ
ーション型ＦＥＴ３が直列に接続された回路群が、前記
のデプレーション型ＦＥＴ１と並列に接続され、その可
変抵抗Ｒ１の第一の端子は電源端子２１に接続され、Ｆ
ＥＴ３のドレイン電極が、可変抵抗Ｒ１の第二の端子に
接続され、ゲートおよびソース電極が出力端子１１に接
続された構成となっている。
電源電圧をＭＥＳＦＥＴのショットキ障壁高さ以下に設
定しても雑音余裕度を減らすことなく、また動作速度の
低下もない低消費電力化が可能な論理回路を提供する。 【構成】 デプレーション型ＦＥＴ１のドレイン電極が
電源端子２１に接続され、ゲートおよびソース電極が出
力端子１１に接続され、エンハンスメント型ＦＥＴ２の
ドレイン電極が前記出力端子１１に接続され、ゲート電
極が入力端子１０に接続され、ソース電極が電源端子２
２に接続されたＤＣＦＬ回路に、可変抵抗Ｒ１とデプレ
ーション型ＦＥＴ３が直列に接続された回路群が、前記
のデプレーション型ＦＥＴ１と並列に接続され、その可
変抵抗Ｒ１の第一の端子は電源端子２１に接続され、Ｆ
ＥＴ３のドレイン電極が、可変抵抗Ｒ１の第二の端子に
接続され、ゲートおよびソース電極が出力端子１１に接
続された構成となっている。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ論
理回路に関し、特に温度補償機能を有する電界効果トラ
ンジスタ論理回路に関するものである。
理回路に関し、特に温度補償機能を有する電界効果トラ
ンジスタ論理回路に関するものである。
【０００２】
【従来の技術】ＧａＡｓ半導体はＳｉに比べ電子の移動
度が高いという特長から、超高速ＬＳＩの研究開発が盛
んに行われている。特に、素子数が少なく集積化に向い
ているＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥ
Ｔ Ｌｏｇｉｃ）回路は低電圧源電圧でも高速動作が可
能であるという特徴があり、この回路を基本とした低電
圧消費電力ＬＳＩの開発が行われている。以下、エンハ
ンスメント型或いはデプレーション型電界効果トランジ
スタをＦＥＴと表記して説明する。
度が高いという特長から、超高速ＬＳＩの研究開発が盛
んに行われている。特に、素子数が少なく集積化に向い
ているＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥ
Ｔ Ｌｏｇｉｃ）回路は低電圧源電圧でも高速動作が可
能であるという特徴があり、この回路を基本とした低電
圧消費電力ＬＳＩの開発が行われている。以下、エンハ
ンスメント型或いはデプレーション型電界効果トランジ
スタをＦＥＴと表記して説明する。
【０００３】ＧａＡｓＤＣＦＬ回路は図４に示すよう
に、負荷として用いられるデプレーション型ＦＥＴ１の
ドレイン電極が電源端子２１に接続され、ゲート電極と
ソース電極が出力端子１１に接続され、エンハンスメン
ト型ＦＥＴ２のドレイン電極が出力端子１１に接続さ
れ、ゲート電極は入力端子１０に接続され、ソース電極
が電源端子２２に接続された構成を有している。
に、負荷として用いられるデプレーション型ＦＥＴ１の
ドレイン電極が電源端子２１に接続され、ゲート電極と
ソース電極が出力端子１１に接続され、エンハンスメン
ト型ＦＥＴ２のドレイン電極が出力端子１１に接続さ
れ、ゲート電極は入力端子１０に接続され、ソース電極
が電源端子２２に接続された構成を有している。
【０００４】図４に示すＧａＡｓＤＣＦＬ回路におい
て、入力端子１０に高い電圧が印加された場合には、Ｆ
ＥＴ２に電流が流れ、出力端子１１の電位は低くなる。
一方、入力端子１０に低い電圧が印加された場合にはＦ
ＥＴ２に電流が流れず出力端子１１の電位は高くなる。
て、入力端子１０に高い電圧が印加された場合には、Ｆ
ＥＴ２に電流が流れ、出力端子１１の電位は低くなる。
一方、入力端子１０に低い電圧が印加された場合にはＦ
ＥＴ２に電流が流れず出力端子１１の電位は高くなる。
【０００５】
【発明が解決しようとする課題】図４に示したＤＣＦＬ
回路は論理振幅が小さいために、温度変化を考慮した雑
音余裕度を確保することが困難であるという欠点があ
り、電源電圧をＭＥＳＦＥＴのショットキ障壁高さ以下
にした場合には、論理振幅はさらに減少し、雑音余裕度
を確保するためには使用温度範囲を狭めざるを得ない欠
点があった。
回路は論理振幅が小さいために、温度変化を考慮した雑
音余裕度を確保することが困難であるという欠点があ
り、電源電圧をＭＥＳＦＥＴのショットキ障壁高さ以下
にした場合には、論理振幅はさらに減少し、雑音余裕度
を確保するためには使用温度範囲を狭めざるを得ない欠
点があった。
【０００６】また、最近では基板に電圧をかけ、バック
ゲート効果を利用して、ＦＥＴの特性を制御することで
温度変化の影響を低減しようとする試みも行われてい
る。しかし、ＧａＡｓＤＣＦＬ回路において基板電圧を
印加する場合に、基板電圧の電極となるＰ型半導体層を
デプレーション型ＦＥＴとエンハンスメント型ＦＥＴで
分離して基板電圧を印加することは技術上困難である。
デプレーション型ＦＥＴとエンハンスメント型ＦＥＴに
同じ基板電圧が印加された場合には、閾値の変化する割
合が異なるため、Ｅ／Ｄの電流比が変わってしまい、回
路の遅延時間が大きくなり、動作速度が遅くなるという
欠点があった。
ゲート効果を利用して、ＦＥＴの特性を制御することで
温度変化の影響を低減しようとする試みも行われてい
る。しかし、ＧａＡｓＤＣＦＬ回路において基板電圧を
印加する場合に、基板電圧の電極となるＰ型半導体層を
デプレーション型ＦＥＴとエンハンスメント型ＦＥＴで
分離して基板電圧を印加することは技術上困難である。
デプレーション型ＦＥＴとエンハンスメント型ＦＥＴに
同じ基板電圧が印加された場合には、閾値の変化する割
合が異なるため、Ｅ／Ｄの電流比が変わってしまい、回
路の遅延時間が大きくなり、動作速度が遅くなるという
欠点があった。
【０００７】本発明の目的は、ＤＣＦＬ回路の温度マー
ジンを十分に確保でき、電源電圧をＭＥＳＦＥＴのショ
ットキ障壁高さ以下に設定しても雑音余裕度を減らすこ
となく、また動作速度の低下もない低消費電力化が可能
な論理回路を提供することにある。
ジンを十分に確保でき、電源電圧をＭＥＳＦＥＴのショ
ットキ障壁高さ以下に設定しても雑音余裕度を減らすこ
となく、また動作速度の低下もない低消費電力化が可能
な論理回路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る論理回路は、デプレーション型電界効
果トランジスタとエンハンスメント型電界効果トランジ
スタとを組合せた論理回路であって、デプレーション型
電界効果トランジスタは、ドレイン電極が第一の電源端
子に接続され、ゲート電極が出力端子に接続され、ソー
ス電極が抵抗値が変化する抵抗体の第一の端子に接続さ
れており、エンハンスメント型電界効果トランジスタ
は、ドレイン電極が前記出力端子となる前記抵抗体の第
二の端子に接続され、ゲート電極が入力端子に接続さ
れ、ソース電極が第二の電源端子に接続されており、環
境温度が変化したときに前記抵抗体の抵抗値を変化さ
せ、前記デプレーション型電界効果トランジスタの電流
変化を補うようにしたものである。
め、本発明に係る論理回路は、デプレーション型電界効
果トランジスタとエンハンスメント型電界効果トランジ
スタとを組合せた論理回路であって、デプレーション型
電界効果トランジスタは、ドレイン電極が第一の電源端
子に接続され、ゲート電極が出力端子に接続され、ソー
ス電極が抵抗値が変化する抵抗体の第一の端子に接続さ
れており、エンハンスメント型電界効果トランジスタ
は、ドレイン電極が前記出力端子となる前記抵抗体の第
二の端子に接続され、ゲート電極が入力端子に接続さ
れ、ソース電極が第二の電源端子に接続されており、環
境温度が変化したときに前記抵抗体の抵抗値を変化さ
せ、前記デプレーション型電界効果トランジスタの電流
変化を補うようにしたものである。
【０００９】また本発明に係る論理回路は、ＤＣＦＬ回
路と、抵抗体と、第二のデプレーション型電界効果トラ
ンジスタとを組合せた論理回路であって、ＤＣＦＬ回路
は、第一のデプレーション型電界効果トランジスタとエ
ンハンスメント型電界効果トランジスタとの組合せから
なり、前記第一のデプレーション型電界効果トランジス
タは、ドレイン電極が第一の電源端子に接続され、ゲー
トおよびソース電極が出力端子に接続されており、エン
ハンスメント型電界効果トランジスタは、ドレイン電極
が前記出力端子に接続され、ゲート電極が入力端子に接
続され、ソース電極が第二の電源端子に接続されてお
り、抵抗体と第二のデプレーション型電界効果トランジ
スタとは、直列接続され、かつ前記第一のデプレーショ
ン型電界効果トランジスタに並列接続されており、前記
抵抗体は、抵抗値が変化するものであり、第一の端子が
第一の電源端子に接続され、第二の端子が第一の接点に
接続されており、前記第二のデプレーション型電界効果
トランジスタは、ドレイン電極が前記第一の接点に接続
され、ゲートおよびソース電極が出力端子に接続されて
おり、環境温度が変化したときに前記抵抗体の抵抗値を
変化させ、前記第二のデプレーション型電界効果トラン
ジスタに流れる電流を制御することによって、前記第一
のデプレーション型電界効果トランジスタの電流変化を
補うようにしたものである。
路と、抵抗体と、第二のデプレーション型電界効果トラ
ンジスタとを組合せた論理回路であって、ＤＣＦＬ回路
は、第一のデプレーション型電界効果トランジスタとエ
ンハンスメント型電界効果トランジスタとの組合せから
なり、前記第一のデプレーション型電界効果トランジス
タは、ドレイン電極が第一の電源端子に接続され、ゲー
トおよびソース電極が出力端子に接続されており、エン
ハンスメント型電界効果トランジスタは、ドレイン電極
が前記出力端子に接続され、ゲート電極が入力端子に接
続され、ソース電極が第二の電源端子に接続されてお
り、抵抗体と第二のデプレーション型電界効果トランジ
スタとは、直列接続され、かつ前記第一のデプレーショ
ン型電界効果トランジスタに並列接続されており、前記
抵抗体は、抵抗値が変化するものであり、第一の端子が
第一の電源端子に接続され、第二の端子が第一の接点に
接続されており、前記第二のデプレーション型電界効果
トランジスタは、ドレイン電極が前記第一の接点に接続
され、ゲートおよびソース電極が出力端子に接続されて
おり、環境温度が変化したときに前記抵抗体の抵抗値を
変化させ、前記第二のデプレーション型電界効果トラン
ジスタに流れる電流を制御することによって、前記第一
のデプレーション型電界効果トランジスタの電流変化を
補うようにしたものである。
【００１０】また本発明に係る論理回路は、ＤＣＦＬ回
路と、第一の抵抗体と、第二のデプレーション型電界効
果トランジスタと、第二の抵抗体と、第三のデプレーシ
ョン型電界効果トランジスタとを組合せた論理回路であ
って、ＤＣＦＬ回路は、第一のデプレーション型電界効
果トランジスタとエンハンスメント型電界効果トランジ
スタとの組合せからなり、前記第一のデプレーション型
電界効果トランジスタは、ドレイン電極が第一の電源端
子に接続され、ゲートおよびソース電極が出力端子に接
続されており、前記エンハンスメント型電界効果トラン
ジスタは、ドレイン電極が前記出力端子に接続されてお
り、ゲート電極が入力端子に接続され、ソース電極が第
二の電源端子に接続されており、第一の抵抗体と第二の
デプレーション型電界効果トランジスタは、直列接続さ
れ、かつ前記第一のデプレーション型電界効果トランジ
スタと並列接続されており、前記第一の抵抗体は、抵抗
値が変化するものであり、第一の端子が第一の電源端子
に接続され、第二の端子が第一の接点に接続されてお
り、前記第二のデプレーション型電界効果トランジスタ
は、ドレイン電極が前記第一の接点に接続され、ゲ−ト
およびソ−ス電極が出力端子に接続されており、第二の
抵抗体と第三のデプレーション型電界効果トランジスタ
は、直列接続され、かつ前記第二のデプレーション型電
界効果トランジスタと並列接続されており、前記第二の
抵抗体は、抵抗値が変化するものであり、第一の端子が
前記第一の接点に接続され、第二の端子が第二の接点に
接続されており、前記第三のデプレーション型電界効果
トランジスタは、ドレイン電極が前記第二の接点に接続
され、ゲートおよびソース電極が出力端子に接続されて
おり、環境温度が変化したときに前記第一および第二の
抵抗体の抵抗値を変化させ、前記第二および第三のデプ
レーション型電界効果トランジスタに流れる電流を制御
することによって、前記第一のデプレーション型電界効
果トランジスタの電流変化を補うようにしたものであ
る。
路と、第一の抵抗体と、第二のデプレーション型電界効
果トランジスタと、第二の抵抗体と、第三のデプレーシ
ョン型電界効果トランジスタとを組合せた論理回路であ
って、ＤＣＦＬ回路は、第一のデプレーション型電界効
果トランジスタとエンハンスメント型電界効果トランジ
スタとの組合せからなり、前記第一のデプレーション型
電界効果トランジスタは、ドレイン電極が第一の電源端
子に接続され、ゲートおよびソース電極が出力端子に接
続されており、前記エンハンスメント型電界効果トラン
ジスタは、ドレイン電極が前記出力端子に接続されてお
り、ゲート電極が入力端子に接続され、ソース電極が第
二の電源端子に接続されており、第一の抵抗体と第二の
デプレーション型電界効果トランジスタは、直列接続さ
れ、かつ前記第一のデプレーション型電界効果トランジ
スタと並列接続されており、前記第一の抵抗体は、抵抗
値が変化するものであり、第一の端子が第一の電源端子
に接続され、第二の端子が第一の接点に接続されてお
り、前記第二のデプレーション型電界効果トランジスタ
は、ドレイン電極が前記第一の接点に接続され、ゲ−ト
およびソ−ス電極が出力端子に接続されており、第二の
抵抗体と第三のデプレーション型電界効果トランジスタ
は、直列接続され、かつ前記第二のデプレーション型電
界効果トランジスタと並列接続されており、前記第二の
抵抗体は、抵抗値が変化するものであり、第一の端子が
前記第一の接点に接続され、第二の端子が第二の接点に
接続されており、前記第三のデプレーション型電界効果
トランジスタは、ドレイン電極が前記第二の接点に接続
され、ゲートおよびソース電極が出力端子に接続されて
おり、環境温度が変化したときに前記第一および第二の
抵抗体の抵抗値を変化させ、前記第二および第三のデプ
レーション型電界効果トランジスタに流れる電流を制御
することによって、前記第一のデプレーション型電界効
果トランジスタの電流変化を補うようにしたものであ
る。
【００１１】また、前記直列接続した第一の抵抗体およ
び第二のデプレーション型電界効果トランジスタ，第二
の抵抗体および第三のデプレーション型電界効果トラン
ジスタの組に後続する抵抗体およびデプレーション型電
界効果トランジスタの組を複数有するものである。
び第二のデプレーション型電界効果トランジスタ，第二
の抵抗体および第三のデプレーション型電界効果トラン
ジスタの組に後続する抵抗体およびデプレーション型電
界効果トランジスタの組を複数有するものである。
【００１２】また、前記抵抗体は、環境温度の変化に応
じて抵抗値が変化するものである。
じて抵抗値が変化するものである。
【００１３】また、前記抵抗体は、制御電圧によって抵
抗値が変化するものである。
抗値が変化するものである。
【００１４】
【作用】本発明による論理回路においては、環境温度の
変化によるＤＣＦＬ回路の負荷としてのデプレ−ション
型ＦＥＴ（以下、負荷ＤＦＥＴという）の電流変化は、
負荷ＤＦＥＴに直列に接続され、温度変化に対し能動的
にもしくは外部の制御によって抵抗率が変化する抵抗体
によって制御し、ＤＣＦＬ回路の論理閾値の変化を抑制
することが可能となる。
変化によるＤＣＦＬ回路の負荷としてのデプレ−ション
型ＦＥＴ（以下、負荷ＤＦＥＴという）の電流変化は、
負荷ＤＦＥＴに直列に接続され、温度変化に対し能動的
にもしくは外部の制御によって抵抗率が変化する抵抗体
によって制御し、ＤＣＦＬ回路の論理閾値の変化を抑制
することが可能となる。
【００１５】また、本発明による論理回路では、環境温
度の変化によるＤＣＦＬ回路の負荷ＤＦＥＴの電流変化
は、その負荷ＤＦＥＴに並列接続された制御用のデプレ
−ション型ＦＥＴ（以下、制御用ＤＦＥＴという）に流
れる電流を温度によって抵抗率が変化し、制御用ＤＦＥ
Ｔに直列に接続された抵抗体とによって制御し、ＤＣＦ
Ｌ回路の論理閾値の変化を抑制し、さらには、基板電圧
を印加することで温度変化の補償をした際に発生する回
路の遅延時間の増大を抑制することが可能となる。
度の変化によるＤＣＦＬ回路の負荷ＤＦＥＴの電流変化
は、その負荷ＤＦＥＴに並列接続された制御用のデプレ
−ション型ＦＥＴ（以下、制御用ＤＦＥＴという）に流
れる電流を温度によって抵抗率が変化し、制御用ＤＦＥ
Ｔに直列に接続された抵抗体とによって制御し、ＤＣＦ
Ｌ回路の論理閾値の変化を抑制し、さらには、基板電圧
を印加することで温度変化の補償をした際に発生する回
路の遅延時間の増大を抑制することが可能となる。
【００１６】
【実施例】以下に本発明の実施例を図により説明する。
【００１７】（実施例１）図１は本発明の実施例１を示
す回路図である。図において、デプレーション型ＦＥＴ
１のドレイン電極は電源端子２１に接続され、そのゲー
ト電極は出力端子に接続され、ソース電極は、抵抗値が
変化する抵抗体としての可変抵抗Ｒ１の第一の端子に接
続され、可変抵抗Ｒ１の第二の端子およびエンハンスメ
ント型ＦＥＴ２のドレイン電極は出力端子１１に接続さ
れ、エンハンスメント型ＦＥＴ２のゲート電極は入力端
子１０に接続され、そのソース電極は電源端子２２に接
続された構成になっている。
す回路図である。図において、デプレーション型ＦＥＴ
１のドレイン電極は電源端子２１に接続され、そのゲー
ト電極は出力端子に接続され、ソース電極は、抵抗値が
変化する抵抗体としての可変抵抗Ｒ１の第一の端子に接
続され、可変抵抗Ｒ１の第二の端子およびエンハンスメ
ント型ＦＥＴ２のドレイン電極は出力端子１１に接続さ
れ、エンハンスメント型ＦＥＴ２のゲート電極は入力端
子１０に接続され、そのソース電極は電源端子２２に接
続された構成になっている。
【００１８】本実施例において、環境温度が低い場合に
可変抵抗Ｒ１の抵抗値を低くし、温度が上昇しＦＥＴ１
が流す電流が増えると、可変抵抗Ｒ１の抵抗値を上げて
電流量を調節する。このようにしてＤＣＦＬ回路の論理
閾値が温度変化に対して変化しないよう補償する。
可変抵抗Ｒ１の抵抗値を低くし、温度が上昇しＦＥＴ１
が流す電流が増えると、可変抵抗Ｒ１の抵抗値を上げて
電流量を調節する。このようにしてＤＣＦＬ回路の論理
閾値が温度変化に対して変化しないよう補償する。
【００１９】また、本実施例において基板電圧を印加し
て温度変化の補償をする場合で、ＦＥＴ１とＦＥＴ２の
基板電圧に対する閾値の変化量が異なる場合において
も、可変抵抗の抵抗値を選ぶことでデプレーション型Ｆ
ＥＴ１の流す電流を制御し、ＤＣＦＬ回路の論理閾値が
温度変化に対して変化しないよう補償することができ
る。
て温度変化の補償をする場合で、ＦＥＴ１とＦＥＴ２の
基板電圧に対する閾値の変化量が異なる場合において
も、可変抵抗の抵抗値を選ぶことでデプレーション型Ｆ
ＥＴ１の流す電流を制御し、ＤＣＦＬ回路の論理閾値が
温度変化に対して変化しないよう補償することができ
る。
【００２０】尚、本実施例では抵抗体として可変抵抗Ｒ
１を用いたが、可変抵抗Ｒ１に代えて抵抗体として、半
導体などのように温度変化に応じて抵抗値の変わる材料
を用いることで、外部からの温度検知，制御などを必要
とせずに、上記のような補償動作を実現できる。また本
実施例の抵抗体として、制御電圧によって抵抗値を変え
ることが可能な素子を用いてもよい。
１を用いたが、可変抵抗Ｒ１に代えて抵抗体として、半
導体などのように温度変化に応じて抵抗値の変わる材料
を用いることで、外部からの温度検知，制御などを必要
とせずに、上記のような補償動作を実現できる。また本
実施例の抵抗体として、制御電圧によって抵抗値を変え
ることが可能な素子を用いてもよい。
【００２１】（実施例２）図２は、本発明の実施例２を
示す回路図である。図において、ＤＣＦＬ回路はデプレ
ーション型ＦＥＴ１とエンハンスメント型ＦＥＴ２との
組合せからなっている。デプレーション型ＦＥＴ１のド
レイン電極は電源端子２１に接続され、そのゲートおよ
びソース電極は出力端子１１に接続され、エンハンスメ
ント型ＦＥＴ２のドレイン電極は前記出力端子１１に接
続され、そのゲート電極は入力端子１０に接続され、ソ
ース電極は電源端子２２に接続されている。
示す回路図である。図において、ＤＣＦＬ回路はデプレ
ーション型ＦＥＴ１とエンハンスメント型ＦＥＴ２との
組合せからなっている。デプレーション型ＦＥＴ１のド
レイン電極は電源端子２１に接続され、そのゲートおよ
びソース電極は出力端子１１に接続され、エンハンスメ
ント型ＦＥＴ２のドレイン電極は前記出力端子１１に接
続され、そのゲート電極は入力端子１０に接続され、ソ
ース電極は電源端子２２に接続されている。
【００２２】さらに抵抗体としての可変抵抗Ｒ１とデプ
レーション型ＦＥＴ３とは直列接続され、かつ前記デプ
レーション型ＦＥＴ１と並列に接続され、その可変抵抗
Ｒ１の第一の端子は電源端子２１に接続され、またデプ
レーション型ＦＥＴ３のドレイン電極は、可変抵抗Ｒ１
の第二の端子に接続され、ゲートおよびソース電極が出
力端子１１に接続された構成となっている。
レーション型ＦＥＴ３とは直列接続され、かつ前記デプ
レーション型ＦＥＴ１と並列に接続され、その可変抵抗
Ｒ１の第一の端子は電源端子２１に接続され、またデプ
レーション型ＦＥＴ３のドレイン電極は、可変抵抗Ｒ１
の第二の端子に接続され、ゲートおよびソース電極が出
力端子１１に接続された構成となっている。
【００２３】本実施例において、環境温度が低い場合に
可変抵抗Ｒ１の抵抗値を低くし、温度が上昇しＦＥＴ１
が流す電流が増えると可変抵抗Ｒ１の抵抗値を上げ、Ｆ
ＥＴ３の流す電流を抑えることで全体の電流量を調節す
る。このようにしてＤＣＦＬ回路の論理閾値が温度変化
に対して変化しないよう補償する。
可変抵抗Ｒ１の抵抗値を低くし、温度が上昇しＦＥＴ１
が流す電流が増えると可変抵抗Ｒ１の抵抗値を上げ、Ｆ
ＥＴ３の流す電流を抑えることで全体の電流量を調節す
る。このようにしてＤＣＦＬ回路の論理閾値が温度変化
に対して変化しないよう補償する。
【００２４】また、本実施例において基板電圧を印加し
て温度変化の補償をする場合で、ＦＥＴ１とＦＥＴ２の
基板電圧に対する閾値の変化量が異なる場合において
も、可変抵抗の抵抗値を選ぶことでデプレーション型Ｆ
ＥＴ１の流す電流を制御しＤＣＦＬ回路の論理閾値が温
度変化に対して変化しないよう補償するばかりでなく、
電流が減りすぎて遅延時間が大きくなり動作速度が遅く
なることを抑制することができる。
て温度変化の補償をする場合で、ＦＥＴ１とＦＥＴ２の
基板電圧に対する閾値の変化量が異なる場合において
も、可変抵抗の抵抗値を選ぶことでデプレーション型Ｆ
ＥＴ１の流す電流を制御しＤＣＦＬ回路の論理閾値が温
度変化に対して変化しないよう補償するばかりでなく、
電流が減りすぎて遅延時間が大きくなり動作速度が遅く
なることを抑制することができる。
【００２５】本実施例の抵抗体としてＦＥＴなどを用い
れば制御電圧によって抵抗値を変えることが可能であ
り、また半導体などのように温度変化に応じて抵抗値の
変わる材料を用いることで、外部からの温度検知，制御
などを必要とせずに、上記のような補償動作を実現でき
る。
れば制御電圧によって抵抗値を変えることが可能であ
り、また半導体などのように温度変化に応じて抵抗値の
変わる材料を用いることで、外部からの温度検知，制御
などを必要とせずに、上記のような補償動作を実現でき
る。
【００２６】（実施例３）図３は、本発明の実施例３を
示す回路図である。図においてＤＣＦＬ回路はデプレー
ション型ＦＥＴ１とエンハンスメント型ＦＥＴ２との組
合せからなっている。デプレーション型ＦＥＴ１のドレ
イン電極は電源端子２１に接続され、ゲートおよびソー
ス電極は出力端子１１に接続され、エンハンスメント型
ＦＥＴ２のドレイン電極は前記出力端子１１に接続さ
れ、ゲート電極が入力端子１０に接続され、ソース電極
が電源端子２２に接続されている。
示す回路図である。図においてＤＣＦＬ回路はデプレー
ション型ＦＥＴ１とエンハンスメント型ＦＥＴ２との組
合せからなっている。デプレーション型ＦＥＴ１のドレ
イン電極は電源端子２１に接続され、ゲートおよびソー
ス電極は出力端子１１に接続され、エンハンスメント型
ＦＥＴ２のドレイン電極は前記出力端子１１に接続さ
れ、ゲート電極が入力端子１０に接続され、ソース電極
が電源端子２２に接続されている。
【００２７】さらに抵抗体としての可変抵抗Ｒ１とデプ
レーション型ＦＥＴ３は直列接続され、かつ前記デプレ
ーション型ＦＥＴ１と並列に接続され、その可変抵抗Ｒ
１の第一の端子は電源端子２１に接続され、またデプレ
ーション型ＦＥＴ３のドレイン電極は可変抵抗Ｒ１の第
二の端子に接続され、ゲートおよびソース電極が出力端
子１１に接続されている。
レーション型ＦＥＴ３は直列接続され、かつ前記デプレ
ーション型ＦＥＴ１と並列に接続され、その可変抵抗Ｒ
１の第一の端子は電源端子２１に接続され、またデプレ
ーション型ＦＥＴ３のドレイン電極は可変抵抗Ｒ１の第
二の端子に接続され、ゲートおよびソース電極が出力端
子１１に接続されている。
【００２８】さらに抵抗体としての可変抵抗Ｒ２とデプ
レーション型ＦＥＴ４とは直列接続され、かつ前記デプ
レーション型ＦＥＴ３と並列に接続され、その可変抵抗
Ｒ２の第一の端子はＦＥＴ３のドレイン電極に接続さ
れ、ＦＥＴ４のドレイン電極は、可変抵抗Ｒ２の第二の
端子に接続され、ゲートおよびソース電極は出力端子１
１に接続された構成となっている。
レーション型ＦＥＴ４とは直列接続され、かつ前記デプ
レーション型ＦＥＴ３と並列に接続され、その可変抵抗
Ｒ２の第一の端子はＦＥＴ３のドレイン電極に接続さ
れ、ＦＥＴ４のドレイン電極は、可変抵抗Ｒ２の第二の
端子に接続され、ゲートおよびソース電極は出力端子１
１に接続された構成となっている。
【００２９】本実施例において、環境温度が低い場合に
可変抵抗Ｒ１およびＲ２の抵抗値を低くし、温度が上昇
しＦＥＴ１が流す電流が増えると可変抵抗Ｒ１およびＲ
２の抵抗値を上げ、ＦＥＴ３およびＦＥＴ４の流す電流
を抑えることで全体の電流量を調節する。このようにし
てＤＣＦＬ回路の論理閾値が温度変化に対して変化しな
いよう補償する。可変抵抗とデプレーション型ＦＥＴと
の組を２組用いることで、電流の変化量の範囲をより大
きくでき、より広い範囲までの温度補償が可能となる。
可変抵抗Ｒ１およびＲ２の抵抗値を低くし、温度が上昇
しＦＥＴ１が流す電流が増えると可変抵抗Ｒ１およびＲ
２の抵抗値を上げ、ＦＥＴ３およびＦＥＴ４の流す電流
を抑えることで全体の電流量を調節する。このようにし
てＤＣＦＬ回路の論理閾値が温度変化に対して変化しな
いよう補償する。可変抵抗とデプレーション型ＦＥＴと
の組を２組用いることで、電流の変化量の範囲をより大
きくでき、より広い範囲までの温度補償が可能となる。
【００３０】また、本実施例において基板電圧を印加し
て温度変化の補償をする場合で、ＦＥＴ１とＦＥＴ２の
基板電圧に対する閾値の変化量が異なる場合において
も、可変抵抗の抵抗値を選ぶことでデプレーション型Ｆ
ＥＴ１の流す電流を制御しＤＣＦＬ回路の論理閾値が温
度変化に対して変化しないよう補償するばかりでなく、
電流が減りすぎて遅延時間が大きくなり動作速度が遅く
なることを抑制することができる。
て温度変化の補償をする場合で、ＦＥＴ１とＦＥＴ２の
基板電圧に対する閾値の変化量が異なる場合において
も、可変抵抗の抵抗値を選ぶことでデプレーション型Ｆ
ＥＴ１の流す電流を制御しＤＣＦＬ回路の論理閾値が温
度変化に対して変化しないよう補償するばかりでなく、
電流が減りすぎて遅延時間が大きくなり動作速度が遅く
なることを抑制することができる。
【００３１】本実施例の抵抗体としてＦＥＴなどを用い
れば制御電圧によって抵抗値を変えることが可能であ
り、また半導体などのように温度変化に応じて抵抗値の
変わる材料を用いることで、外部からの温度検知，制御
などを必要とせずに、上記のような補償動作を実現でき
る。
れば制御電圧によって抵抗値を変えることが可能であ
り、また半導体などのように温度変化に応じて抵抗値の
変わる材料を用いることで、外部からの温度検知，制御
などを必要とせずに、上記のような補償動作を実現でき
る。
【００３２】また本実施例では、温度補償機能を得るた
めに抵抗体（可変抵抗）Ｒ１およびデプレーション型Ｆ
ＥＴ３，抵抗体（可変抵抗）Ｒ２およびデプレーション
型ＦＥＴ４の組を２組備えた場合について説明したが、
これらに後続する抵抗体およびデプレーション型ＦＥＴ
の組を複数組有し、温度補償機能を得るようにしてもよ
い。この場合、後続する抵抗体およびデプレーション型
ＦＥＴの接続は、抵抗体Ｒ１，Ｒ２，デプレーション型
ＦＥＴ３，４と同じように接続する。
めに抵抗体（可変抵抗）Ｒ１およびデプレーション型Ｆ
ＥＴ３，抵抗体（可変抵抗）Ｒ２およびデプレーション
型ＦＥＴ４の組を２組備えた場合について説明したが、
これらに後続する抵抗体およびデプレーション型ＦＥＴ
の組を複数組有し、温度補償機能を得るようにしてもよ
い。この場合、後続する抵抗体およびデプレーション型
ＦＥＴの接続は、抵抗体Ｒ１，Ｒ２，デプレーション型
ＦＥＴ３，４と同じように接続する。
【００３３】
【発明の効果】以上説明したように本発明によれば、デ
プレーション型とエンハンスメント型電界効果トランジ
スタ間に抵抗体を設け、環境温度が低い場合に抵抗体の
抵抗値を低くし、温度が上昇しＦＥＴ１が流す電流が増
えると抵抗体の抵抗値を上げて電流量を調節することに
より、ＤＣＦＬ回路の論理閾値が温度変化に対して変化
しないよう補償することができる。また基板電圧を印加
して温度変化の補償をする場合で、電界効果トランジス
タの基板電圧に対する閾値の変化量が異なる場合におい
ても抵抗体の抵抗値を選ぶことでデプレーション型電界
効果トランジスタの流す電流を制御しＤＣＦＬ回路の論
理閾値が温度変化に対して変化しないよう補償すること
ができる。
プレーション型とエンハンスメント型電界効果トランジ
スタ間に抵抗体を設け、環境温度が低い場合に抵抗体の
抵抗値を低くし、温度が上昇しＦＥＴ１が流す電流が増
えると抵抗体の抵抗値を上げて電流量を調節することに
より、ＤＣＦＬ回路の論理閾値が温度変化に対して変化
しないよう補償することができる。また基板電圧を印加
して温度変化の補償をする場合で、電界効果トランジス
タの基板電圧に対する閾値の変化量が異なる場合におい
ても抵抗体の抵抗値を選ぶことでデプレーション型電界
効果トランジスタの流す電流を制御しＤＣＦＬ回路の論
理閾値が温度変化に対して変化しないよう補償すること
ができる。
【００３４】さらにＤＣＦＬ回路の第一のデプレーショ
ン型電界効果トランジスタに、直列接続の抵抗体と第二
のデプレーション型電界効果トランジスタの組を並列接
続し、環境温度が低い場合に抵抗体の抵抗値を低くし、
温度が上昇しＤＣＦＬ回路のデプレーション型電界効果
トランジスタが流す電流が増えると抵抗体の抵抗値を上
げ、第二のデプレーション型電界効果トランジスタの流
す電流を抑えることで全体の電流量を調節することによ
り、ＤＣＦＬ回路の論理閾値が温度変化に対して変化し
ないよう補償することができる。また、基板電圧を印加
して温度変化の補償をする場合で、ＤＣＦＬ回路の電界
効果トランジスタの基板電圧に対する閾値の変化量が異
なる場合においても、可変抵抗の抵抗値を選ぶことで第
一のデプレーション型電界効果トランジスタの流す電流
を制御しＤＣＦＬ回路の論理閾値が温度変化に対して変
化しないよう補償するばかりでなく、電流が減りすぎて
遅延時間が大きくなり動作速度が遅くなることを抑制す
ることができる。
ン型電界効果トランジスタに、直列接続の抵抗体と第二
のデプレーション型電界効果トランジスタの組を並列接
続し、環境温度が低い場合に抵抗体の抵抗値を低くし、
温度が上昇しＤＣＦＬ回路のデプレーション型電界効果
トランジスタが流す電流が増えると抵抗体の抵抗値を上
げ、第二のデプレーション型電界効果トランジスタの流
す電流を抑えることで全体の電流量を調節することによ
り、ＤＣＦＬ回路の論理閾値が温度変化に対して変化し
ないよう補償することができる。また、基板電圧を印加
して温度変化の補償をする場合で、ＤＣＦＬ回路の電界
効果トランジスタの基板電圧に対する閾値の変化量が異
なる場合においても、可変抵抗の抵抗値を選ぶことで第
一のデプレーション型電界効果トランジスタの流す電流
を制御しＤＣＦＬ回路の論理閾値が温度変化に対して変
化しないよう補償するばかりでなく、電流が減りすぎて
遅延時間が大きくなり動作速度が遅くなることを抑制す
ることができる。
【００３５】さらにＤＣＦＬ回路の第一のデプレーショ
ン型電界効果トランジスタに並列接続する抵抗体および
デプレーション型電界効果トランジスタの組を複数組有
し、環境温度が低い場合に、複数の抵抗体の抵抗値を低
くし、温度が上昇しＤＣＦＬ回路の電界効果トランジス
タの流す電流が増えると抵抗体の抵抗値を上げ、温度補
償用の電界効果トランジスタの流す電流を抑えることで
全体の電流量を調節することにより、ＤＣＦＬ回路の論
理閾値が温度変化に対して変化しないよう補償すること
ができる。また、可変抵抗とデプレーション型電界効果
トランジスタの組を複数用いることで、電流の変化量の
範囲をより大きくでき、より広い範囲までの温度補償を
行うことができる。
ン型電界効果トランジスタに並列接続する抵抗体および
デプレーション型電界効果トランジスタの組を複数組有
し、環境温度が低い場合に、複数の抵抗体の抵抗値を低
くし、温度が上昇しＤＣＦＬ回路の電界効果トランジス
タの流す電流が増えると抵抗体の抵抗値を上げ、温度補
償用の電界効果トランジスタの流す電流を抑えることで
全体の電流量を調節することにより、ＤＣＦＬ回路の論
理閾値が温度変化に対して変化しないよう補償すること
ができる。また、可変抵抗とデプレーション型電界効果
トランジスタの組を複数用いることで、電流の変化量の
範囲をより大きくでき、より広い範囲までの温度補償を
行うことができる。
【００３６】また、基板電圧を印加して温度変化の補償
をする場合で、ＤＣＦＬ回路の電界効果トランジスタの
基板電圧に対する閾値の変化量が異なる場合において
も、可変抵抗の抵抗値を選ぶことでＤＣＦＬ回路のデプ
レーション型電界効果トランジスタの流す電流を制御し
ＤＣＦＬ回路の論理閾値が温度変化に対して変化しない
よう補償するばかりでなく、電流が減りすぎて遅延時間
が大きくなり動作速度が遅くなることを抑制することが
できる。
をする場合で、ＤＣＦＬ回路の電界効果トランジスタの
基板電圧に対する閾値の変化量が異なる場合において
も、可変抵抗の抵抗値を選ぶことでＤＣＦＬ回路のデプ
レーション型電界効果トランジスタの流す電流を制御し
ＤＣＦＬ回路の論理閾値が温度変化に対して変化しない
よう補償するばかりでなく、電流が減りすぎて遅延時間
が大きくなり動作速度が遅くなることを抑制することが
できる。
【００３７】さらに抵抗体としてＦＥＴなどを用いれば
制御電圧によって抵抗値を変えることが可能であり、ま
た半導体などのように温度変化に応じて抵抗値の変わる
材料を用いることで、外部からの温度検知，制御などを
必要とせずに、温度補償動作を実現できる。
制御電圧によって抵抗値を変えることが可能であり、ま
た半導体などのように温度変化に応じて抵抗値の変わる
材料を用いることで、外部からの温度検知，制御などを
必要とせずに、温度補償動作を実現できる。
【図１】本発明の実施例１を示す回路図である。
【図２】本発明の実施例２を示す回路図である。
【図３】本発明の実施例３を示す回路図である。
【図４】従来例を説明するための回路図である。
１，３，４ デプレーション型ＦＥＴ ２ エンハンスメント型ＦＥＴ Ｒ１，Ｒ２ 可変抵抗 １０ 入力端子 １１ 出力端子 ２１，２２ 電源端子
Claims (6)
- 【請求項１】 デプレーション型電界効果トランジスタ
とエンハンスメント型電界効果トランジスタとを組合せ
た論理回路であって、 デプレーション型電界効果トランジスタは、ドレイン電
極が第一の電源端子に接続され、ゲート電極が出力端子
に接続され、ソース電極が抵抗値が変化する抵抗体の第
一の端子に接続されており、 エンハンスメント型電界効果トランジスタは、ドレイン
電極が前記出力端子となる前記抵抗体の第二の端子に接
続され、ゲート電極が入力端子に接続され、ソース電極
が第二の電源端子に接続されており、 環境温度が変化したときに前記抵抗体の抵抗値を変化さ
せ、前記デプレーション型電界効果トランジスタの電流
変化を補うようにしたことを特徴とする論理回路。 - 【請求項２】 ＤＣＦＬ回路と、抵抗体と、第二のデプ
レーション型電界効果トランジスタとを組合せた論理回
路であって、 ＤＣＦＬ回路は、第一のデプレーション型電界効果トラ
ンジスタとエンハンスメント型電界効果トランジスタと
の組合せからなり、 前記第一のデプレーション型電界効果トランジスタは、
ドレイン電極が第一の電源端子に接続され、ゲートおよ
びソース電極が出力端子に接続されており、 エンハンスメント型電界効果トランジスタは、ドレイン
電極が前記出力端子に接続され、ゲート電極が入力端子
に接続され、ソース電極が第二の電源端子に接続されて
おり、 抵抗体と第二のデプレーション型電界効果トランジスタ
とは、直列接続され、かつ前記第一のデプレーション型
電界効果トランジスタに並列接続されており、 前記抵抗体は、抵抗値が変化するものであり、第一の端
子が第一の電源端子に接続され、第二の端子が第一の接
点に接続されており、 前記第二のデプレーション型電界効果トランジスタは、
ドレイン電極が前記第一の接点に接続され、ゲートおよ
びソース電極が出力端子に接続されており、 環境温度が変化したときに前記抵抗体の抵抗値を変化さ
せ、前記第二のデプレーション型電界効果トランジスタ
に流れる電流を制御することによって、前記第一のデプ
レーション型電界効果トランジスタの電流変化を補うよ
うにしたことを特徴とする論理回路。 - 【請求項３】 ＤＣＦＬ回路と、第一の抵抗体と、第二
のデプレーション型電界効果トランジスタと、第二の抵
抗体と、第三のデプレーション型電界効果トランジスタ
とを組合せた論理回路であって、 ＤＣＦＬ回路は、第一のデプレーション型電界効果トラ
ンジスタとエンハンスメント型電界効果トランジスタと
の組合せからなり、 前記第一のデプレーション型電界効果トランジスタは、
ドレイン電極が第一の電源端子に接続され、ゲートおよ
びソース電極が出力端子に接続されており、 前記エンハンスメント型電界効果トランジスタは、ドレ
イン電極が前記出力端子に接続されており、ゲート電極
が入力端子に接続され、ソース電極が第二の電源端子に
接続されており、 第一の抵抗体と第二のデプレーション型電界効果トラン
ジスタは、直列接続され、かつ前記第一のデプレーショ
ン型電界効果トランジスタと並列接続されており、 前記第一の抵抗体は、抵抗値が変化するものであり、第
一の端子が第一の電源端子に接続され、第二の端子が第
一の接点に接続されており、 前記第二のデプレーション型電界効果トランジスタは、
ドレイン電極が前記第一の接点に接続され、ゲ−トおよ
びソ−ス電極が出力端子に接続されており、 第二の抵抗体と第三のデプレーション型電界効果トラン
ジスタは、直列接続され、かつ前記第二のデプレーショ
ン型電界効果トランジスタと並列接続されており、 前記第二の抵抗体は、抵抗値が変化するものであり、第
一の端子が前記第一の接点に接続され、第二の端子が第
二の接点に接続されており、 前記第三のデプレーション型電界効果トランジスタは、
ドレイン電極が前記第二の接点に接続され、ゲートおよ
びソース電極が出力端子に接続されており、 環境温度が変化したときに前記第一および第二の抵抗体
の抵抗値を変化させ、前記第二および第三のデプレーシ
ョン型電界効果トランジスタに流れる電流を制御するこ
とによって、前記第一のデプレーション型電界効果トラ
ンジスタの電流変化を補うようにしたことを特徴とする
論理回路。 - 【請求項４】 前記直列接続した第一の抵抗体および第
二のデプレーション型電界効果トランジスタ，第二の抵
抗体および第三のデプレーション型電界効果トランジス
タの組に後続する抵抗体およびデプレーション型電界効
果トランジスタの組を複数有することを特徴とする請求
項３に記載の論理回路。 - 【請求項５】 前記抵抗体は、温度変化に応じて抵抗値
が変化するものであることを特徴とする請求項１，２，
３又は４に記載の論理回路。 - 【請求項６】 前記抵抗体は、制御電圧によって抵抗値
が変化するものであることを特徴とする請求項１，２，
３又は４に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012552A JP2715951B2 (ja) | 1995-01-30 | 1995-01-30 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012552A JP2715951B2 (ja) | 1995-01-30 | 1995-01-30 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204542A true JPH08204542A (ja) | 1996-08-09 |
| JP2715951B2 JP2715951B2 (ja) | 1998-02-18 |
Family
ID=11808508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7012552A Expired - Lifetime JP2715951B2 (ja) | 1995-01-30 | 1995-01-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715951B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201416B1 (en) | 1998-03-25 | 2001-03-13 | Nec Corporation | Field effect transistor logic circuit with reduced power consumption |
| CN107153442A (zh) * | 2016-03-02 | 2017-09-12 | 上海南麟电子股份有限公司 | 一种带阻抗调节的耗尽管基准电路 |
| CN111682866A (zh) * | 2020-06-24 | 2020-09-18 | 天津中科海高微波技术有限公司 | 新型输出电流可调的GaAs开关驱动电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204853A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | 論理回路 |
| JPH08181602A (ja) * | 1994-12-21 | 1996-07-12 | Nec Corp | 論理回路 |
-
1995
- 1995-01-30 JP JP7012552A patent/JP2715951B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204853A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | 論理回路 |
| JPH08181602A (ja) * | 1994-12-21 | 1996-07-12 | Nec Corp | 論理回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201416B1 (en) | 1998-03-25 | 2001-03-13 | Nec Corporation | Field effect transistor logic circuit with reduced power consumption |
| CN107153442A (zh) * | 2016-03-02 | 2017-09-12 | 上海南麟电子股份有限公司 | 一种带阻抗调节的耗尽管基准电路 |
| CN111682866A (zh) * | 2020-06-24 | 2020-09-18 | 天津中科海高微波技术有限公司 | 新型输出电流可调的GaAs开关驱动电路 |
| CN111682866B (zh) * | 2020-06-24 | 2024-02-09 | 天津中科海高微波技术有限公司 | 输出电流可调的GaAs开关驱动电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2715951B2 (ja) | 1998-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5594371A (en) | Low voltage SOI (Silicon On Insulator) logic circuit | |
| US7282959B2 (en) | CMOS circuit including double-insulated-gate field-effect transistors | |
| US5825695A (en) | Semiconductor device for reference voltage | |
| JPH0119297B2 (ja) | ||
| JPH05267603A (ja) | 集積回路 | |
| JPH06204838A (ja) | 基準電圧発生器及び基準電圧の発生方法 | |
| US3427445A (en) | Full adder using field effect transistor of the insulated gate type | |
| US5973544A (en) | Intermediate potential generation circuit | |
| US4071784A (en) | MOS input buffer with hysteresis | |
| US5376846A (en) | Temperature compensation circuit and method of operation | |
| GB1595143A (en) | Fet inverter circuits | |
| US4097844A (en) | Output circuit for a digital correlator | |
| US6630717B2 (en) | CMOS semiconductor circuit with reverse bias applied for reduced power consumption | |
| JP2715951B2 (ja) | 論理回路 | |
| JP2872058B2 (ja) | 出力バッファ回路 | |
| JPS6051023A (ja) | 論理レベル変換回路 | |
| US4933648A (en) | Current mirror employing controlled bypass circuit | |
| US6072306A (en) | Variation-compensated bias current generator | |
| JPH02234508A (ja) | 集積トランジスタ回路 | |
| JPH11163709A (ja) | 出力インピーダンス調整回路 | |
| JPH057617Y2 (ja) | ||
| JP3493956B2 (ja) | 論理回路 | |
| JPS6341451B2 (ja) | ||
| JPH10322193A (ja) | 論理ゲート回路 | |
| JP3018794B2 (ja) | 出力回路 |