JPH08204526A - Gate drive circuit for switching element - Google Patents

Gate drive circuit for switching element

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JPH08204526A
JPH08204526A JP780195A JP780195A JPH08204526A JP H08204526 A JPH08204526 A JP H08204526A JP 780195 A JP780195 A JP 780195A JP 780195 A JP780195 A JP 780195A JP H08204526 A JPH08204526 A JP H08204526A
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JP
Japan
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switching element
gate
voltage
drive circuit
resistor
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JP780195A
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Japanese (ja)
Inventor
Kazutaka Okizaki
和孝 沖崎
Nobuyuki Yasuda
信幸 安田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

PURPOSE: To obtain high noise immunity in a steady-state by providing a 1st drive circuit providing a gate voltage to a gate electrode of a switching element via a resistor and a 2nd drive circuit providing a gate voltage to the gate electrode via a delay means to the switching element so as to suppress a surge voltage in a transient state. CONSTITUTION: When a gate voltage 5 transits to an On state, an auxiliary switching element 3a is conductive, the voltage of a positive gate voltage source 6p is impressed to the gate electrode of a switching element 1 via a resistor 2a. On the other hand, when the voltage 5 is switched from on OFF state to the On state, an auxiliary switching element 3c is conductive with the delay of a time constant specific to a 1st delay means 7a and the voltage from the positive gate voltage source 6p is impressed to the gate electrode of the element 1 via a resistor 2b. Thus, a surge voltage is suppressed in the transient state when the element 1 is nonconductive and a high noise immunity is obtained even in a steady state of ON and OFF states.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、直流電力を交流電力に
又は交流電力を直流電力に或いは直流電力を直流電力に
変換する電力変換装置等を構成するスイッチング素子を
オンオフ制御するスイッチング素子のゲート駆動回路に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching element gate for controlling on / off of a switching element which constitutes a power converter for converting DC power into AC power, AC power into DC power, or DC power into DC power. Regarding a drive circuit.

【0002】[0002]

【従来の技術】図7に従来のスイッチング素子のゲート
駆動回路を示す。図7において、1はスイッチング素
子、2はゲ―ト抵抗、3a,3bはスイッチング素子1
のゲートを駆動する駆動回路を構成するそれぞれの補助
スイッチング素子で、入力抵抗4を介して与えられるゲ
ート信号5がオン指令の時は補助スイッチング素子3a
がオンして、スイッチング素子1に正のゲート電圧源6
pから正のゲート電圧が与えられ、ゲート信号5がオフ
指令の時は補助スイッチング素子3bがオンして、スイ
ッチング素子1に負のゲート電圧源6nから負のゲート
電圧が与えられる。
2. Description of the Related Art FIG. 7 shows a conventional gate drive circuit for switching elements. In FIG. 7, 1 is a switching element, 2 is a gate resistor, and 3a and 3b are switching elements 1.
Each of the auxiliary switching elements constituting the drive circuit for driving the gate of the auxiliary switching element 3a when the gate signal 5 given through the input resistor 4 is an ON command.
Is turned on, and the positive gate voltage source 6 is applied to the switching element 1.
A positive gate voltage is applied from p, and when the gate signal 5 is an OFF command, the auxiliary switching element 3b is turned on, and the negative gate voltage source 6n applies a negative gate voltage to the switching element 1.

【0003】図7において、ゲート信号5がオンからオ
フへ転じると補助スイッチング素子3bが導通し、負の
ゲート電圧源6nの電圧がゲート抵抗2を通してスイッ
チング素子1のゲート電極に印加される。この結果スイ
ッチング素子1がオフする。
In FIG. 7, when the gate signal 5 changes from on to off, the auxiliary switching element 3b becomes conductive, and the voltage of the negative gate voltage source 6n is applied to the gate electrode of the switching element 1 through the gate resistor 2. As a result, the switching element 1 is turned off.

【0004】この時、主回路に存在するリアクトル分の
ため、スイッチング素子1のアノードとカソードの間に
は、過大なサージ電圧が印加される。このサージ電圧
は、スイッチング速度に比例し、ターンオフが速い程増
加する。このため一般には、スイッチング素子1に、コ
ンデンサ、抵抗及びコンデンサから成るスナバ回路を付
加してサージ電圧を抑制している。
At this time, an excessive surge voltage is applied between the anode and the cathode of the switching element 1 because of the amount of the reactor existing in the main circuit. This surge voltage is proportional to the switching speed, and increases with faster turn-off. Therefore, in general, a snubber circuit including a capacitor, a resistor and a capacitor is added to the switching element 1 to suppress the surge voltage.

【0005】しかし、スイッチング素子1のターンオフ
自体が速ければスナバ回路だけではサージ電圧の増加を
抑え切れず、ゲート抵抗2の大きさを調整して、ターン
オフ時のサージ電圧がスイッチング素子1の最大定格以
内に収まるようにスイッチング速度を下げている。
However, if the turn-off itself of the switching element 1 is fast, the snubber circuit alone cannot suppress the increase of the surge voltage, and the size of the gate resistor 2 is adjusted so that the surge voltage at the turn-off is the maximum rating of the switching element 1. The switching speed is reduced so that it falls within the range.

【0006】即ち、スイッチング素子1のゲート・カソ
ード間には図示しない素子固有の入力静電容量があるた
め、この入力静電容量とゲート抵抗2の積で決る時定数
で、スイッチング素子1のゲート電極の電位(以下ゲー
ト電圧と記す)が変化するため、ゲート抵抗2の値を大
きくすればゲート電圧がゆっくり変化し、ゲート抵抗2
の値を小さくすれば速く変化する。従って、従来のゲー
ト駆動回路ではゲート抵抗2の値を大きくしてスイッチ
ング速度を下げていた。
That is, since there is an input electrostatic capacity (not shown) specific to the element between the gate and the cathode of the switching element 1, the gate of the switching element 1 has a time constant determined by the product of this input electrostatic capacity and the gate resistance 2. Since the potential of the electrode (hereinafter referred to as the gate voltage) changes, increasing the value of the gate resistance 2 causes the gate voltage to change slowly,
The smaller the value of, the faster the change. Therefore, in the conventional gate drive circuit, the value of the gate resistance 2 is increased to reduce the switching speed.

【0007】[0007]

【発明が解決しようとする課題】図7の従来例では、ス
イッチング素子1がオンの定常時に、主回路電流にノイ
ズ電流が重畳すると、ゲート抵抗2の値が大きいために
スイッチング素子1のアノード電極からゲート電極へは
ノイズ電流が流れ難くなる。よってノイズ電流はアノー
ドからカソードへ流れ、従ってスイッチング素子1のア
ノード・カソード間の電圧が変動し、スイッチング素子
1が誤オフ動作し易くなる。この結果、オンの定常時の
ノイズ耐量は小さくなる。
In the conventional example of FIG. 7, when the switching element 1 is in a steady state and the noise current is superposed on the main circuit current, the value of the gate resistance 2 becomes large, so that the anode electrode of the switching element 1 becomes large. It becomes difficult for noise current to flow from the gate electrode to the gate electrode. Therefore, the noise current flows from the anode to the cathode, so that the voltage between the anode and the cathode of the switching element 1 fluctuates, and the switching element 1 is likely to be erroneously turned off. As a result, the noise immunity in the steady ON state becomes small.

【0008】又、スイッチング素子1のオフの定常時に
は、アノード・カソード間に主回路電圧が印加される
が、この主回路電圧が変動すると、電圧変動によりアノ
ード・ゲート間浮遊容量を通して流れるノイズ電流はゲ
ート抵抗2側には流れ難く、ゲート・カソードの入力静
電容量を充電する。この結果、ゲート電圧が上昇し、ス
イッチング素子1が誤オン動作し易くなるため、オフの
定常時のノイズ耐量も小さくなる。
In addition, when the switching element 1 is normally off, the main circuit voltage is applied between the anode and the cathode. When the main circuit voltage fluctuates, the noise current flowing through the stray capacitance between the anode and the gate due to the voltage fluctuation. It is difficult to flow to the gate resistance 2 side and charges the input capacitance of the gate and cathode. As a result, the gate voltage rises, and the switching element 1 is liable to be erroneously turned on, so that the noise immunity in the steady off state also decreases.

【0009】ノイズ耐量を増加させるためにはゲート抵
抗2の値を小さくすれば良いが、スイッチング速度が速
くなるため、今度はオフのスイッチング過渡時にサ―ジ
電圧が発生し易くなる。
In order to increase the noise resistance, the value of the gate resistance 2 may be reduced, but since the switching speed is increased, a surge voltage is likely to be generated during the off switching transition.

【0010】以上説明したように、ゲート抵抗2の値が
大きければオフのスイッチング過渡時のゲート電圧のサ
ージは抑制できるが、オン又はオフの定常時のノイズ耐
量は小さくなる。一方、ゲート抵抗2の値が小さけれ
ば、オンまたはオフの定常時のノイズ耐量が大きくなる
が、オフのスイッチング過渡時にサージ電圧が発生し易
くなり、高周波ノイズ源にもなる。
As described above, if the value of the gate resistance 2 is large, the surge of the gate voltage during the switching transient of OFF can be suppressed, but the noise immunity in the steady state of ON or OFF becomes small. On the other hand, if the value of the gate resistance 2 is small, the noise immunity at the steady state of ON or OFF becomes large, but a surge voltage is easily generated during the switching transition of OFF, and it becomes a high frequency noise source.

【0011】前述したように、従来のゲート抵抗定数は
サージ電圧の抑制を優先して、サージ電圧がスイッチン
グ素子1の定格に収まる程度の値に決定されている。そ
のためゲート抵抗2が一定の定数である以上、サージ電
圧を抑制出来るが、オン又はオフの定常時には大きなノ
イズ耐量は得られない問題点があった。
As described above, the conventional gate resistance constant is set to a value at which the surge voltage falls within the rating of the switching element 1 with priority given to suppression of the surge voltage. Therefore, as long as the gate resistance 2 has a constant value, the surge voltage can be suppressed, but there is a problem that a large noise immunity cannot be obtained in the steady ON or OFF state.

【0012】本発明の目的は、前述の問題点を解決する
ためになされたものであって、オフのスイッチングの過
渡時にはサージ電圧を抑制すると共に、オン又はオフの
定常時に大きなノイズ耐量を得ることのできるスイッチ
ング素子のゲ―ト駆動回路を提供することにある。
An object of the present invention is to solve the above-mentioned problems, and suppresses a surge voltage during a transition of OFF switching and obtains a large noise immunity during a steady ON or OFF state. Another object of the present invention is to provide a gate drive circuit for a switching element that can be used.

【0013】[0013]

【課題を解決するための手段】前記目的を達成するため
に、請求項1に記載の発明は、オン指令が与えられると
スイッチング素子のゲート電極に第1の抵抗を介して正
のゲート電圧を印加し、オフ指令が与えられると前記ス
イッチング素子のゲート電極に前記第1の抵抗を介して
負のゲート電圧を印加する第1の駆動回路と、前記オン
指令が与えられると第1の遅延手段を介して所定の時定
数で上昇する正のゲート電圧を前記スイッチング素子の
ゲート電極に第2の抵抗を介してを印加し、前記オフ指
令が与えられると第2の遅延手段を介して所望の時定数
で下降する負のゲート電圧を前記スイッチング素子のゲ
ート電極に前記第2の抵抗を介して印加する第2の駆動
回路を具備したことを特徴とする。
In order to achieve the above object, the invention according to claim 1 applies a positive gate voltage to a gate electrode of a switching element via a first resistor when an ON command is given. A first drive circuit that applies a negative gate voltage to the gate electrode of the switching element via the first resistor when an ON command is applied, and a first delay unit when the ON command is applied. A positive gate voltage that rises with a predetermined time constant is applied to the gate electrode of the switching element via the second resistor, and when the OFF command is given, a desired delay voltage is applied via the second delay means. A second drive circuit is provided for applying a negative gate voltage that decreases with a time constant to the gate electrode of the switching element via the second resistor.

【0014】又、請求項2に記載の発明は、オン指令が
与えられるとスイッチング素子のゲ―ト電極に第1の抵
抗を介して正のゲート電圧を印加し、オフ指令が与えら
れると前記スイッチング素子のゲート電極に前記第1の
抵抗を介して負のゲート電圧を印加する第1の駆動回路
と、前記オン指令が与えられると遅延手段を介して所定
の時定数で上昇する正のゲート電圧を前記スイッチング
素子のゲート電極に第2の抵抗を介してを印加し、前記
オフ指令が与えられると前記遅延手段を介して所定の時
定数で下降する負のゲート電圧を前記スイッチング素子
のゲート電極に前記第2の抵抗を介して印加する第2の
駆動回路を具備したことを特徴とする。
According to a second aspect of the present invention, when an ON command is given, a positive gate voltage is applied to the gate electrode of the switching element through the first resistance, and when an OFF command is given, the gate voltage is applied. A first drive circuit for applying a negative gate voltage to the gate electrode of the switching element through the first resistor; and a positive gate that rises with a predetermined time constant through delay means when the ON command is given. A voltage is applied to the gate electrode of the switching element via the second resistor, and when the OFF command is given, a negative gate voltage that drops with a predetermined time constant via the delay means is applied to the gate of the switching element. A second drive circuit for applying voltage to the electrodes via the second resistor is provided.

【0015】更に、請求項3に記載の発明は、請求項1
又は請求項2に記載の第1の駆動回路を介してスイッチ
ング素子のゲート電極に印加する正及び負のゲート電圧
源の電圧より、第2の駆動回路を介してスイッチング素
子のゲート電極に印加する正及び負のゲート電圧源の電
圧を高くしたことを特徴とする。
Further, the invention described in claim 3 is the same as claim 1.
Alternatively, the voltage is applied to the gate electrode of the switching element via the second drive circuit from the voltage of the positive and negative gate voltage sources applied to the gate electrode of the switching element via the first drive circuit according to claim 2. It is characterized in that the voltages of the positive and negative gate voltage sources are increased.

【0016】又、請求項4に記載の発明は、オン指令が
与えられるとスイッチング素子のゲ―ト電極に第1の抵
抗を介して正のゲート電圧を印加し、オフ指令が与えら
れると前記スイッチング素子のゲート電極に前記第1の
抵抗を介して負のゲート電圧を印加する第1の駆動回路
と、前記スイッチング素子のオン及びオフの定常時に閉
路するスイッチを介して前記第1の抵抗に並列接続され
る第2の抵抗を具備したことを特徴とする。
According to a fourth aspect of the invention, when an ON command is given, a positive gate voltage is applied to the gate electrode of the switching element through the first resistor, and when an OFF command is given, the gate voltage is applied. A first drive circuit that applies a negative gate voltage to the gate electrode of the switching element via the first resistor, and a switch that closes when the switching element is normally on and off to the first resistor. It is characterized by having a second resistor connected in parallel.

【0017】更に、請求項5に記載の発明は、オン指令
が与えられるとスイッチング素子のゲート電極に第1の
抵抗を介して正のゲート電圧を印加し、オフ指令が与え
られると前記スイッチング素子のゲート電極に前記第1
の抵抗を介して負のゲート電圧を印加する第1の駆動回
路と、前記オン指令が与えられると遅延手段を介して所
定の時定数で上昇する正のゲート電圧を前記スイッチン
グ素子のゲート電極に第2の抵抗を介してを印加する第
2の駆動回路を具備したことを特徴とする。
Further, in the invention according to claim 5, a positive gate voltage is applied to the gate electrode of the switching element through the first resistor when an ON command is given, and the switching element is applied when an OFF command is given. The gate electrode of the first
A first drive circuit for applying a negative gate voltage via the resistor and a positive gate voltage that rises at a predetermined time constant via a delay means when the ON command is given to the gate electrode of the switching element. A second driving circuit for applying a voltage through a second resistor is provided.

【0018】又、請求項6に記載の発明は、オン指令が
与えられるとスイッチング素子のゲ―ト電極に第1の抵
抗を介して正のゲート電圧を印加し、オフ指令が与えら
れると前記スイッチング素子のゲート電極に前記第1の
抵抗を介して負のゲート電圧を印加する第1の駆動回路
と、前記オフ指令が与えられると遅延手段を介して所定
の時定数で下降する負のゲート電圧を前記スイッチング
素子のゲート電極に第2の抵抗を介して印加する第2の
駆動回路を具備したことを特徴とする。
According to a sixth aspect of the present invention, when an on command is given, a positive gate voltage is applied to the gate electrode of the switching element through the first resistor, and when an off command is given, the positive gate voltage is applied. A first drive circuit for applying a negative gate voltage to the gate electrode of the switching element via the first resistor; and a negative gate which falls with a predetermined time constant via a delay means when the off command is given. A second driving circuit for applying a voltage to the gate electrode of the switching element via a second resistor is provided.

【0019】更に又、請求項7に記載の発明は、請求項
5に記載の第1の駆動回路を介してスイッチング素子の
ゲート電極に印加する正のゲート電圧源の電圧より、第
2の駆動回路を介して前記スイッチング素子のゲ―ト電
極に印加する正のゲート電圧源の電圧を高くし、又は、
請求項6に記載の第1の駆動回路を介してスイッチング
素子のゲート電極に印加する負のゲート電圧源の電圧よ
り、第2の駆動回路を介して前記スイッチング素子のゲ
ート電極に印加する負のゲート電圧源の電圧を高くした
ことを特徴としている。
Still further, according to the invention described in claim 7, the second driving is performed by the voltage of the positive gate voltage source applied to the gate electrode of the switching element through the first driving circuit described in claim 5. Increase the voltage of the positive gate voltage source applied to the gate electrode of the switching element through a circuit, or
The voltage of the negative gate voltage source applied to the gate electrode of the switching element via the first drive circuit according to claim 6, and the negative voltage applied to the gate electrode of the switching element via the second drive circuit. The feature is that the voltage of the gate voltage source is increased.

【0020】[0020]

【作用】前述のように構成された請求項1に記載の発明
によれば、スイッチングの過渡時には、第1の抵抗を介
して第1の駆動回路だけでスイッチング素子を駆動し
て、スイッチング素子のオン及びオフの定常時には、前
記第1の駆動回路と共に、第2の抵抗を介して第2の駆
動回路の両者でスイッチング素子を駆動することによっ
て、スイッチングの過渡時には、スイッチング素子のゲ
ートに第1の抵抗のみが接続され、スイッチングの定常
時にはスイッチング素子のゲートに第1の抵抗と第2の
抵抗が並列に接続されるため、スイッチングの過渡時に
はゲート抵抗が大きく、スイッチングの定常時にはゲー
ト抵抗が小さくなり、スイッチングのオフの過渡時には
サージ電圧を抑制し、定常時には大きなノイズ耐量を得
ることができる。
According to the invention described in claim 1 configured as described above, at the transition of switching, the switching element is driven only by the first drive circuit via the first resistor, and the switching element In the steady state of on and off, the switching element is driven by both the first driving circuit and the second driving circuit via the second resistor, so that the gate of the switching element is driven by the first element when the switching transition occurs. The first resistance and the second resistance are connected in parallel to the gate of the switching element at the time of steady switching, so that the gate resistance is large at the transition of switching, and the gate resistance is small at the steady switching. Therefore, the surge voltage can be suppressed during the transition of switching off, and a large noise immunity can be obtained in the steady state.

【0021】又、請求項2に記載の発明は、第1の遅延
手段及び第2の遅延手段を共通の遅延手段とし、オン指
令及びオフ指令が与えれてから第2の抵抗を介してスイ
ッチング素子のゲートに正のゲート電圧及び負のゲート
電圧を印加するタイミングを同一としたもので、請求項
1の発明と同様にスイッチングのオフの過渡時にはサ―
ジ電圧を抑制し、定常時には大きなノイズ耐量を得るこ
とができる。
According to a second aspect of the present invention, the first delay means and the second delay means are common delay means, and after the on command and the off command are given, the switching element is connected via the second resistor. The same timing of applying the positive gate voltage and the negative gate voltage to the gate of the gate is used, and as in the invention of claim 1, when the switching off transition occurs, the server is turned on.
It is possible to suppress the output voltage and obtain a large noise immunity in a steady state.

【0022】更に、請求項3の発明は、請求項1の発明
又は請求項2の発明における第1の駆動回路を介してス
イッチング素子のゲート電極に印加する正及び負のゲー
ト電圧源の電圧より、第2の駆動回路を介してスイッチ
ング素子のゲート電極に印加する正及び負のゲート電圧
源の電圧を高くしたもので、請求項1の発明と同様にス
イッチングのオフの過渡時にはサージ電圧を抑制し、定
常時には大きなノイズ耐量を得ることができる。
Further, the invention of claim 3 is based on the voltages of the positive and negative gate voltage sources applied to the gate electrode of the switching element through the first drive circuit in the invention of claim 1 or the invention of claim 2. By increasing the voltages of the positive and negative gate voltage sources applied to the gate electrode of the switching element via the second drive circuit, the surge voltage is suppressed during the switching off transition as in the invention of claim 1. However, a large noise immunity can be obtained in the steady state.

【0023】又、請求項4の発明は、スイッチングの過
渡時には、第1の抵抗を介して第1の駆動回路だけでス
イッチング素子を駆動して、スイッチング素子のオン及
びオフの定常時には、スイッチング素子のオン及びオフ
の定常時に閉路するスイッチを介して第2の抵抗を第1
の抵抗に並列接続してゲート抵抗を低減させている。
Further, in the invention of claim 4, the switching element is driven only by the first drive circuit via the first resistor during the transition of the switching, and the switching element is turned on and off in the steady state. The second resistor is connected to the
The gate resistance is reduced by connecting it in parallel with the resistance.

【0024】この結果、請求項1の発明と同様にスイッ
チングのオフの過渡時にはサージ電圧を抑制し、定常時
には大きなノイズ耐量を得ることができる。更に、請求
項5の発明によれば、スイッチングの過渡時には、第1
の抵抗を介して第1の駆動回路だけでスイッチング素子
を駆動して、スイッチング素子のオンの定常時には、前
記第1の駆動回路と共に、第2の抵抗を介して第2の駆
動回路の両者でスイッチング素子を駆動することによっ
て、スイッチングの過渡時には、スイッチング素子のゲ
ートに第1の抵抗のみが接続され、スイッチング素子の
オンの定常時にはスイッチング素子のゲートに第1の抵
抗と第2の抵抗が並列に接続されるため、スイッチング
のオフの過渡時にはゲート抵抗が大きく、スイッチング
素子のオンの定常時にはゲート抵抗が小さくなり、スイ
ッチングのオフの過渡時にはサージ電圧を抑制し、スイ
ッチング素子のオンの定常時には大きなノイズ耐量を得
ることができる。
As a result, as in the first aspect of the invention, the surge voltage can be suppressed during the switching off transition, and a large noise immunity can be obtained in the steady state. Further, according to the invention of claim 5, when the switching transition occurs, the first
The switching element is driven only by the first drive circuit via the resistance of the second drive circuit, and when the switching element is in a steady ON state, both the first drive circuit and the second drive circuit via the second resistance are used together with the first drive circuit. By driving the switching element, only the first resistor is connected to the gate of the switching element at the transition of switching, and the first resistor and the second resistor are connected in parallel to the gate of the switching element when the switching element is on normally. Therefore, the gate resistance is large during the switching off transient, the gate resistance is small during the switching on steady state, the surge voltage is suppressed during the switching off transient, and the surge resistance is large during the switching on steady state. Noise tolerance can be obtained.

【0025】又、請求項6の発明によれば、スイッチン
グの過渡時には、第1の抵抗を介して第1の駆動回路だ
けでスイッチング素子を駆動して、スイッチング素子の
オフの定常時には、前記第1の駆動回路と共に、第2の
抵抗を介して第2の駆動回路の両者でスイッチング素子
を駆動することによって、スイッチングの過渡時には、
スイッチング素子のゲートに第1の抵抗のみが接続さ
れ、スイッチング素子のオフの定常時にはスイッチング
素子のゲートに第1の抵抗と第2の抵抗が並列に接続さ
れるため、スイッチングのオフの過渡時にはゲート抵抗
が大きく、スイッチング素子のオフの定常時にはゲート
抵抗が小さくなり、スイッチングのオフの過渡時にはサ
ージ電圧を抑制し、スイッチング素子のオフの定常時に
は大きなノイズ耐量を得ることができる。
According to the invention of claim 6, the switching element is driven only by the first drive circuit via the first resistor during the switching transient, and when the switching element is in the steady off state, the first driving circuit drives the switching element. By driving the switching element with both the first drive circuit and the second drive circuit via the second resistor, during the transition of switching,
Since only the first resistor is connected to the gate of the switching element and the first resistor and the second resistor are connected in parallel to the gate of the switching element when the switching element is off, the gate is not connected when the switching is off. The resistance is large, the gate resistance is small when the switching element is off, and the surge voltage is suppressed during the switching off transition. A large noise immunity can be obtained when the switching element is off.

【0026】更に、請求項7の発明は、請求項5の発明
における第1の駆動回路を介してスイッチング素子のゲ
ート電極に印加する正のゲート電圧源の電圧より、第2
の駆動回路を介してスイッチング素子のゲート電極に印
加する正のゲート電圧源の電圧を高くして、スイッチン
グのオフの過渡時にはサ―ジ電圧を抑制し、スイッチン
グ素子のオンの定常時には大きなノイズ耐量を得ること
ができる。又、請求項6の発明における第1の駆動回路
を介してスイッチング素子のゲート電極に印加する負の
ゲート電圧源の電圧より、第2の駆動回路を介してスイ
ッチング素子のゲート電極に印加する負のゲート電圧源
の電圧を高くして、スイッチングのオフの過渡時にはサ
ージ電圧を抑制し、スイッチング素子のオフの定常時に
は大きなノイズ耐量を得ることができる。
Further, according to a seventh aspect of the present invention, the voltage of the positive gate voltage source applied to the gate electrode of the switching element via the first drive circuit in the fifth aspect of the invention is used as the second
By increasing the voltage of the positive gate voltage source applied to the gate electrode of the switching element through the drive circuit of, the surge voltage is suppressed during the switching off transition, and a large noise immunity is maintained when the switching element is on. Can be obtained. According to the invention of claim 6, the voltage of the negative gate voltage source applied to the gate electrode of the switching element via the first drive circuit is changed to the negative voltage applied to the gate electrode of the switching element via the second drive circuit. It is possible to increase the voltage of the gate voltage source to suppress the surge voltage when the switching is off, and to obtain a large noise immunity when the switching element is off.

【0027】[0027]

【実施例】以下、請求項1に記載の発明の一実施例を図
7と同一部に同一符号を付して示す図1の構成図を参照
して説明する。図1で、1はスイッチング素子、2aは
ゲート抵抗(以下第1の抵抗と記す)、3a,3bはス
イッチング素子1のゲートを駆動する第1の駆動回路を
構成するそれぞれの補助スイッチング素子で、入力抵抗
4を介して与えられるゲ―ト信号5がオン指令の時は補
助スイッチング素子3aがオンして、スイッチング素子
1に正のゲート電圧源6pから正のゲート電圧が与えら
れ、ゲート信号5がオフ指令の時は補助スイッチング素
子3bがオンして、スイッチング素子1に負のゲ―ト電
圧源6nから負のゲート電圧が与えられる。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the invention described in claim 1 will be described below with reference to the configuration diagram of FIG. 1 in which the same parts as those in FIG. In FIG. 1, 1 is a switching element, 2a is a gate resistance (hereinafter referred to as a first resistance), 3a and 3b are respective auxiliary switching elements constituting a first drive circuit for driving the gate of the switching element 1, When the gate signal 5 given through the input resistor 4 is an on command, the auxiliary switching element 3a is turned on, and a positive gate voltage is given to the switching element 1 from the positive gate voltage source 6p. Is a turn-off command, the auxiliary switching element 3b is turned on, and a negative gate voltage is applied to the switching element 1 from the negative gate voltage source 6n.

【0028】又、2bもゲート抵抗(以下第2の抵抗と
記す)で、3c,3dはスイッチング素子1のゲートを
駆動する第2の駆動回路を構成するそれぞれの補助スイ
ッチング素子で、オン指令5が与えられると第1の遅延
手段7aによって補助スイッチング素子3cが駆動され
所定の時定数で上昇する正のゲート電圧(正のゲート電
圧源6pから供給される)を前記スイッチング素子1の
ゲート電極に第2の抵抗2bを介してを印加し、オフ指
令5が与えられると第2の遅延手段7bによって補助ス
イッチング素子3dが駆動され所望の時定数で下降する
負のゲート電圧(負のゲート電圧源6nから供給され
る)を前記スイッチング素子1のゲート電極に第2の抵
抗2bを介して与えられる。
Further, 2b is a gate resistor (hereinafter referred to as a second resistor), and 3c and 3d are auxiliary switching elements constituting a second drive circuit for driving the gate of the switching element 1, and an ON command 5 Is supplied to the gate electrode of the switching element 1, a positive gate voltage (supplied from the positive gate voltage source 6p) that drives the auxiliary switching element 3c by the first delay means 7a and rises with a predetermined time constant. When the OFF command 5 is applied by applying the voltage through the second resistor 2b, the auxiliary switching element 3d is driven by the second delay unit 7b, and the negative gate voltage (negative gate voltage source) is lowered with a desired time constant. 6n) is supplied to the gate electrode of the switching element 1 through the second resistor 2b.

【0029】ゲート信号5がオフからオンへ転じると補
助スイッチング素子3aが導通し、正のゲート電圧源6
pの電圧が第1の抵抗2aを通してスイッチング素子1
のゲート電極に印加される。
When the gate signal 5 turns from off to on, the auxiliary switching element 3a becomes conductive and the positive gate voltage source 6
The voltage of p passes through the first resistor 2a and the switching element 1
Applied to the gate electrode of.

【0030】一方、ゲート信号5がオフからオンへ転じ
ると第1の遅延手段7aの固有の時定数だけ遅れて、補
助スイッチング素子3cが導通し、正のゲート電圧源6
pの電圧が第2の抵抗2bを通してスイッチング素子1
のゲート電極に印加される。
On the other hand, when the gate signal 5 turns from off to on, the auxiliary switching element 3c becomes conductive and the positive gate voltage source 6 is delayed by a time constant specific to the first delay means 7a.
The voltage of p is applied to the switching element 1 through the second resistor 2b.
Applied to the gate electrode of.

【0031】従って、スイッチング素子1のオンの定常
時には補助スイッチング素子3aと3cが共に導通して
いるため、第1の抵抗2aと第2の抵抗2bが並列接続
となり、、スイッチング素子1から見たゲート抵抗は低
くなる。この時、主回路電流にノイズ電流が重畳して
も、ノイズ電流はゲート抵抗側に流れ易くなる。従っ
て、スイッチング素子1のアノード・カソード間の電圧
変動が抑えられるため誤オフ動作し難くなりオンの定常
時のノイズ耐量は高くなる。
Therefore, since the auxiliary switching elements 3a and 3c are both conductive when the switching element 1 is normally turned on, the first resistor 2a and the second resistor 2b are connected in parallel, which is seen from the switching element 1. The gate resistance is low. At this time, even if the noise current is superimposed on the main circuit current, the noise current easily flows to the gate resistance side. Therefore, since the voltage fluctuation between the anode and the cathode of the switching element 1 is suppressed, the erroneous OFF operation is less likely to occur, and the noise immunity in the steady ON state is increased.

【0032】同様に、ゲート信号5がオンからオフへ転
じると補助スイッチング素子3bが導通し、負のゲート
電圧源6nの電圧が第1の抵抗2aを通してスイッチン
グ素子1のゲート電極に印加される。
Similarly, when the gate signal 5 turns from on to off, the auxiliary switching element 3b becomes conductive, and the voltage of the negative gate voltage source 6n is applied to the gate electrode of the switching element 1 through the first resistor 2a.

【0033】一方、ゲート信号5がオンからオフへ転じ
ると、第2の遅延手段7bの固有の時定数だけ遅れて、
補助スイッチング素子3dが導通することによって負の
ゲート電圧源6nの電圧が第2の抵抗2bを通してスイ
ッチング素子1のゲート電極に印加される。
On the other hand, when the gate signal 5 turns from ON to OFF, the gate signal 5 is delayed by the time constant peculiar to the second delay means 7b,
When the auxiliary switching element 3d becomes conductive, the voltage of the negative gate voltage source 6n is applied to the gate electrode of the switching element 1 through the second resistor 2b.

【0034】従って、スイッチング素子1のオフの過渡
時には補助スイッチング素子3bだけが導通しており、
この時のゲート電圧は第1の抵抗2aの値が大きいため
ゆっくり下降する。従ってオフの過渡時にはサ―ジ電圧
が発生し難くなる。
Therefore, only the auxiliary switching element 3b is conducting during the off-transition of the switching element 1,
At this time, the gate voltage slowly drops because the value of the first resistor 2a is large. Therefore, the surge voltage is less likely to be generated during the off-transition.

【0035】一方スイッチング素子1のオフの定常時に
は補助スイッチング素子3bと3dが共に導通し、スイ
ッチング素子1から見たゲート抵抗は低くなる。この
時、スイッチング素子1のアノード・カソードに印加さ
れる主回路電圧が変動しも、電圧変動によりアノード・
ゲート間浮遊容量を通して流れるノイズ電流はゲート抵
抗側に流れ易くなる。従って、スイッチング素子1のア
ノード・カソード間の電圧変動も抑えられるため誤オン
動作し難くなり、オフの定常時のノイズ耐量は高くな
る。
On the other hand, when the switching element 1 is normally off, the auxiliary switching elements 3b and 3d are both conductive, and the gate resistance seen from the switching element 1 is low. At this time, even if the main circuit voltage applied to the anode / cathode of the switching element 1 changes, the anode
A noise current flowing through the stray capacitance between the gates easily flows to the gate resistance side. Therefore, the voltage fluctuation between the anode and the cathode of the switching element 1 is also suppressed, so that the erroneous ON operation is less likely to occur, and the noise immunity in the steady OFF state is increased.

【0036】このように本実施例によれば、スイッチン
グ素子1のオフの過渡時にはサージ電圧を抑制できると
共に、オン及びオフの定常時にも高いノイズ耐量を得る
ことができる。
As described above, according to the present embodiment, it is possible to suppress the surge voltage when the switching element 1 is off, and to obtain a high noise immunity even when the switching element 1 is normally turned on and off.

【0037】次に、請求項2に記載の発明の一実施例を
図1と同一部に同一符号を付して示す図2の構成図を参
照して説明する。図2は、図1における第1の遅延手段
7aと第2の遅延手段7bを共通の遅延手段としたもの
である。即ち、図2において11は、ゲート信号5の立
ち上がりと立ち下がりを一定時間遅らせるための遅延手
段を構成するコンデンサである。
Next, an embodiment of the invention described in claim 2 will be described with reference to the configuration diagram of FIG. 2 in which the same parts as those in FIG. In FIG. 2, the first delay means 7a and the second delay means 7b in FIG. 1 are used as common delay means. That is, reference numeral 11 in FIG. 2 is a capacitor which constitutes a delay means for delaying the rising and falling of the gate signal 5 for a fixed time.

【0038】ゲート信号5がオフからオンに転じるとス
イッチング素子1のゲートに第1の抵抗2aを介して先
に正のゲート電圧6pが印加され、その後コンデンサ1
1のためにゲート電圧は一定時間をかけてゆっくりと正
のゲート電源6pまで上昇する。従って、スイッチング
素子1のオンの定常時には第1の抵抗と第2の抵抗が並
列接続となるため、ゲート抵抗が小さくなり、主回路電
流にノイズ電流が重畳しても、ノイズ電流はゲート抵抗
側に流れ易くなり、スイッチング素子1のアノード・カ
ソード間の電圧変動が抑えられるため誤オフ動作し難く
なりオンの定常時のノイズ耐量は高くなる。
When the gate signal 5 turns from off to on, a positive gate voltage 6p is first applied to the gate of the switching element 1 through the first resistor 2a, and then the capacitor 1
Because of 1, the gate voltage slowly rises to the positive gate power source 6p over a certain period of time. Therefore, when the switching element 1 is normally turned on, the first resistance and the second resistance are connected in parallel, so the gate resistance becomes small, and even if the noise current is superimposed on the main circuit current, the noise current is Therefore, the voltage fluctuation between the anode and the cathode of the switching element 1 is suppressed, so that an erroneous OFF operation is unlikely to occur, and the noise immunity in the steady ON state is increased.

【0039】又、オフの定常時には第1の抵抗2aと第
2の抵抗2bが並列接続となるためゲート抵抗が小さく
なり、スイッチング素子1のアノード・カソードに印加
される主回路電圧が変動しも、電圧変動によりアノード
・ゲート間浮遊容量を通して流れるノイズ電流はゲート
抵抗側に流れ易くなる。従って、スイッチング素子1の
アノード・カソード間の電圧変動も抑えられるため誤オ
ン動作し難くなり、オフの定常時のノイズ耐量は高くな
る。
In the steady state of OFF, the first resistor 2a and the second resistor 2b are connected in parallel, so that the gate resistance becomes small and the main circuit voltage applied to the anode / cathode of the switching element 1 may fluctuate. The noise current flowing through the floating capacitance between the anode and the gate easily flows to the gate resistance side due to the voltage fluctuation. Therefore, the voltage fluctuation between the anode and the cathode of the switching element 1 is also suppressed, so that the erroneous ON operation is less likely to occur, and the noise immunity in the steady OFF state is increased.

【0040】更に、ゲート信号5がオンからオフへ転じ
るとスイッチング素子1のゲートに第1の抵抗2aを介
して先に負のゲート電圧6nが印加され、その後コンデ
ンサ11のためにゲ―ト電圧は一定時間をかけてゆっく
りと負のゲート電源6nまで下降する。従って、スイッ
チング素子1のオフの過渡時には第1の抵抗2aのみを
介してスイッチング素子1のゲートに負のゲート電圧源
6nの電圧が印加されるため、オフの過渡時にはサ―ジ
電圧が発生し難くなる。
Further, when the gate signal 5 turns from ON to OFF, the negative gate voltage 6n is first applied to the gate of the switching element 1 via the first resistor 2a, and then the gate voltage for the capacitor 11 is applied. Slowly falls to the negative gate power source 6n over a certain period of time. Therefore, during the off-transition of the switching element 1, the voltage of the negative gate voltage source 6n is applied to the gate of the switching element 1 through only the first resistor 2a, and a surge voltage is generated during the off-transition. It will be difficult.

【0041】次に、請求項3に記載の発明の一実施例を
図1と同一部に同一符号を付して示す図3の構成図を参
照して説明する。図3が、図1と異る点は、第1の駆動
回路を介してスイッチング素子1のゲート電極に印加す
る正及び負のゲート電圧源6p及び6nの電圧より、第
2の駆動回路を介してスイッチング素子1のゲート電極
に印加する正及び負のゲート電圧源9p及び9nの電圧
を高くしたことにある。
Next, an embodiment of the invention described in claim 3 will be described with reference to the block diagram of FIG. 3 in which the same parts as those in FIG. The difference between FIG. 3 and FIG. 1 is that the voltage of the positive and negative gate voltage sources 6p and 6n applied to the gate electrode of the switching element 1 via the first drive circuit is different from that of the second drive circuit. That is, the voltages of the positive and negative gate voltage sources 9p and 9n applied to the gate electrode of the switching element 1 are increased.

【0042】ここで、スイッチング素子1のオフの過渡
時には前述の図1及び図2と同様に第1の駆動回路のみ
でスイッチング素子1のゲートを駆動するため、オフの
過渡時にはサージ電圧が発生し難くなることは前述の通
りである。
When the switching element 1 is turned off, the gate of the switching element 1 is driven only by the first drive circuit as in FIGS. 1 and 2, so that a surge voltage is generated when the switching element 1 is turned off. As mentioned above, it becomes difficult.

【0043】スイッチング素子1がオフからオンへ転じ
た定常時には、補助スイッチング素子3a及び3cが共
に導通し、スイッチング素子1のゲートには第1の抵抗
2aを介して正のゲ―ト電圧源6pの電圧と、第2の抵
抗2cを介して正のゲート電圧源9pの電圧が印加され
る。
In a steady state in which the switching element 1 is turned from off to on, the auxiliary switching elements 3a and 3c are both turned on, and the gate of the switching element 1 is supplied with the positive gate voltage source 6p via the first resistor 2a. And the voltage of the positive gate voltage source 9p are applied via the second resistor 2c.

【0044】前述のように、(正のゲート電圧源6pの
電圧)<(正のゲート電圧源9pの電圧)であるため、
スイッチング素子1がオフからオンへ転じた定常時に
は、スイッチング素子1から見たゲート電圧は正側に高
くなる。従って、主回路電流にノイズ電流が重畳して
も、ノイズ電流は第2の抵抗2c側に流れ易くなり、ス
イッチング素子1のアノード・カソード間の電圧変動が
抑えられるため前述と同様に誤オフし難くなりオンの定
常時のノイズ耐量は高くなる。
As described above, (the voltage of the positive gate voltage source 6p) <(the voltage of the positive gate voltage source 9p)
In the steady state in which the switching element 1 is turned from off to on, the gate voltage seen from the switching element 1 is increased to the positive side. Therefore, even if the noise current is superimposed on the main circuit current, the noise current easily flows to the second resistor 2c side, and the voltage fluctuation between the anode and the cathode of the switching element 1 is suppressed, so that it is erroneously turned off as described above. It becomes difficult and the noise immunity at the time of steady state of ON becomes high.

【0045】同様に、スイッチング素子1がオンからオ
フへ転じた定常時には、補助スイッチング素子3b及び
3dが共に導通し、スイッチング素子1のゲートには第
1の抵抗2aを介して負のゲート電圧源6nの電圧と、
第2の抵抗2cを介して負のゲート電圧源9nの電圧が
印加されるが、前述のように、(負のゲート電圧源6n
の電圧)>(負のゲート電圧源9nの電圧)であるた
め、スイッチング素子1がオンからオフへ転じた定常時
には、スイッチング素子1から見たゲート電圧は負側に
大きくなる。この時、スイッチング素子1のアノード・
カソードに印加される主回路電圧が変動しも、電圧変動
によりアノード・ゲート間浮遊容量を通して流れるノイ
ズ電流は第2の抵抗2c側に流れ易くなる。従って、ス
イッチング素子1のアノード・カソード間の電圧変動も
抑えられるため誤オン動作し難くなり、オフの定常時の
ノイズ耐量は高くなる。
Similarly, in the steady state in which the switching element 1 is turned from ON to OFF, the auxiliary switching elements 3b and 3d are both conductive, and the gate of the switching element 1 is supplied with the negative gate voltage source via the first resistor 2a. 6n voltage,
The voltage of the negative gate voltage source 9n is applied via the second resistor 2c, but as described above, the (negative gate voltage source 6n
Voltage> of (the voltage of the negative gate voltage source 9n)>, the gate voltage seen from the switching element 1 increases to the negative side in a steady state where the switching element 1 is turned from ON to OFF. At this time, the anode of the switching element 1
Even if the main circuit voltage applied to the cathode fluctuates, the noise current flowing through the anode-gate stray capacitance easily flows to the second resistor 2c side due to the voltage fluctuation. Therefore, the voltage fluctuation between the anode and the cathode of the switching element 1 is also suppressed, so that the erroneous ON operation is less likely to occur, and the noise immunity in the steady OFF state is increased.

【0046】このように本実施例によれば、スイッチン
グ素子1のオフの過渡時にはサージ電圧を抑制できると
共に、オン及びオフの定常時には高いノイズ耐量を得る
ことができる。
As described above, according to this embodiment, it is possible to suppress the surge voltage when the switching element 1 is off, and to obtain a high noise immunity when the switching element 1 is normally on and off.

【0047】次に、請求項4に記載の発明の一実施例を
図7と同一部に同一符号を付して示す図4の構成図を参
照して説明する。図4において、10は、スイッチング
素子1のオン及びオフの定常時に閉路されるスイッチで
ある。従って、スイッチング素子1のオン及びオフの定
常時にはスイッチ10を介して第1の抵抗2aに第2の
抵抗2bが並列接続されることになる。
Next, an embodiment of the invention described in claim 4 will be described with reference to the block diagram of FIG. 4 in which the same parts as those in FIG. In FIG. 4, reference numeral 10 denotes a switch that is closed when the switching element 1 is normally turned on and off. Therefore, when the switching element 1 is normally turned on and off, the second resistor 2b is connected in parallel to the first resistor 2a via the switch 10.

【0048】ゲート信号5がオンからオフに転じる過渡
時には、前述のようにスイッチング素子1は第1の抵抗
2aを介して第1の駆動回路によって駆動されるため、
前述と同様にサージ電圧が発生し難くなる。
During the transition in which the gate signal 5 turns from on to off, the switching element 1 is driven by the first drive circuit via the first resistor 2a as described above,
As in the above, the surge voltage is less likely to occur.

【0049】一方、スイッチング素子1のオン及びオフ
の定常時には、スイッチ10を介して第2の抵抗2bが
第1の抵抗2aに並列に接続されるため、スイッチング
素子1から見たゲート抵抗は低減することになり、その
結果、前述のようにノイズ耐量は高くなる。
On the other hand, when the switching element 1 is normally turned on and off, the second resistor 2b is connected in parallel to the first resistor 2a via the switch 10, so that the gate resistance seen from the switching element 1 is reduced. As a result, the noise immunity increases as described above.

【0050】次に、請求項5に記載の発明の一実施例を
図1と同一部に同一符号を付して示す図5の構成図を参
照して説明する。図5において、8は反転回路、7bは
遅延回路でこの遅延回路は、図1の第2の遅延回路7b
に相当する。
Next, an embodiment of the invention described in claim 5 will be described with reference to the block diagram of FIG. 5 in which the same parts as those in FIG. In FIG. 5, 8 is an inverting circuit, 7b is a delay circuit, and this delay circuit is the second delay circuit 7b of FIG.
Equivalent to.

【0051】この図5の実施例においては、ゲート信号
5がオフからオンに、或いはオンからオフに転じる過渡
時には、前述のようにスイッチング素子1は第1の抵抗
2aを介して第1の駆動回路によって駆動されるため、
前述と同様にオンからオフに転じる過渡時には、サージ
電圧が発生し難くなる。
In the embodiment of FIG. 5, when the gate signal 5 transits from OFF to ON or from ON to OFF, the switching element 1 is driven by the first resistor 2a for the first drive as described above. Driven by the circuit,
Similar to the above, during the transition from on to off, surge voltage is less likely to occur.

【0052】一方、ゲート信号5がオンからオフ転じて
も補助スイッチング素子3dがオフ状態であるため、第
2の抵抗2bを介して正のゲート電圧源6pの電圧がス
イッチング素子1のゲートに加わることはない。
On the other hand, even if the gate signal 5 turns from ON to OFF, the auxiliary switching element 3d is in the OFF state, so that the voltage of the positive gate voltage source 6p is applied to the gate of the switching element 1 via the second resistor 2b. There is no such thing.

【0053】しかしながら、ゲート信号5がオフらオン
転じると補助スイッチング素子3dのゲート電位は所定
の時定数で負側に下降する。従って、ゲート信号5がオ
フからオンに転じた或る時間後には、補助スイッチング
素子3aを介して第1の抵抗2aが、補助スイッチング
素子3dを介して第2の抵抗2bがスイッチング素子1
のゲートにそれぞれ接続されるため、スイッチング素子
1から見たゲート抵抗は低減することになり、その結
果、前述のようにオンの定常時のノイズ耐量は高くな
る。
However, when the gate signal 5 turns on from off, the gate potential of the auxiliary switching element 3d drops to the negative side with a predetermined time constant. Therefore, the first resistor 2a via the auxiliary switching element 3a, the second resistor 2b via the auxiliary switching element 3d, and the second resistor 2b via the auxiliary switching element 3a after a certain time after the gate signal 5 turns from off to on.
, The gate resistance seen from the switching element 1 is reduced, and as a result, the noise resistance in the steady ON state is increased as described above.

【0054】このように、本実施例は、オン状態優先即
ち、オン状態にあるスイッチング素子がオフ状態となる
ことを絶対に避ける必要がある用途に適用できる。次
に、請求項6に記載の発明の一実施例を図1と同一部に
同一符号を付して示す図6の構成図を参照して説明す
る。
As described above, this embodiment can be applied to an application in which it is absolutely necessary to avoid the ON state priority, that is, the switching element in the ON state from being turned OFF. Next, an embodiment of the invention described in claim 6 will be described with reference to the configuration diagram of FIG. 6 in which the same parts as those in FIG.

【0055】図6において、8は反転回路、7aは遅延
回路でこの遅延回路は、図1の第1の遅延回路7aに相
当する。この図6の実施例においては、ゲート信号5が
オフらオンに、或いはオンからオフに転じる過渡時に
は、前述のようにスイッチング素子1は第1の抵抗2a
を介して第1の駆動回路のみによって駆動されるため、
前述と同様にオンからオフに転じる過渡時には、サージ
電圧が発生し難くなる。
In FIG. 6, reference numeral 8 is an inverting circuit and 7a is a delay circuit, which corresponds to the first delay circuit 7a in FIG. In the embodiment of FIG. 6, when the gate signal 5 transits from off to on or from on to off, the switching element 1 has the first resistor 2a as described above.
Driven by only the first drive circuit via
Similar to the above, during the transition from on to off, surge voltage is less likely to occur.

【0056】一方、ゲート信号5がオフからオン転じて
も補助スイッチング素子3cがオフ状態であるため、第
2の抵抗2bを介して負のゲート電圧源6nの電圧がス
イッチング素子1のゲートに加わることはない。
On the other hand, even if the gate signal 5 turns from off to on, the auxiliary switching element 3c is in the off state, so that the voltage of the negative gate voltage source 6n is applied to the gate of the switching element 1 via the second resistor 2b. There is no such thing.

【0057】しかしながら、ゲート信号5がオンらオフ
転じると補助スイッチング素子3cのゲート電位は所定
の時定数で正側に上昇する。従って、ゲート信号5がオ
ンからオフ転じた或る時間後には、補助スイッチング素
子3aを介して第1の抵抗2aが、補助スイッチング素
子3cを介して第2の抵抗2bがスイッチング素子1の
ゲートにそれぞれ接続されるため、スイッチング素子1
から見たゲート抵抗は低減することになり、その結果、
前述と同様に、オフの定常時のノイズ耐量は高くなる。
However, when the gate signal 5 turns from ON to OFF, the gate potential of the auxiliary switching element 3c rises to the positive side with a predetermined time constant. Therefore, a certain time after the gate signal 5 turns from on to off, the first resistor 2a via the auxiliary switching element 3a and the second resistor 2b via the auxiliary switching element 3c become the gate of the switching element 1. Since each is connected, switching element 1
The gate resistance seen from
Similar to the above, the noise immunity in the steady off state is high.

【0058】このように、本実施例は、オフ状態優先即
ち、オフ状態にあるスイッチング素子がオン状態となる
ことを絶対に避ける必要がある用途に適用できる。次
に、請求項7に記載の発明を図5及び図6を参照して説
明する。
As described above, the present embodiment can be applied to an application in which it is absolutely necessary to avoid the OFF state priority, that is, the ON state of the switching element in the OFF state. Next, the invention described in claim 7 will be described with reference to FIGS.

【0059】請求項7に記載の発明は、図5において
は、補助スイッチング素子3dを介してスイッチング素
子1のゲートに正のゲート電圧源6pの電圧を印加する
ようにしているが、この正のゲート電圧源6pを9pと
し、且つ、(正のゲート電圧源6pの電圧)<(正のゲ
ート電圧源9pの電圧)としたもので、又、図6におい
ては、補助スイッチング素子3cを介してスイッチング
素子1のゲートに負のゲート電圧源6nの電圧を印加す
るようにしているが、この負のゲート電圧源6nを9n
とし、且つ、(負のゲート電圧源6nの電圧)>(負の
ゲート電圧源9nの電圧)としたものである。
According to the seventh aspect of the invention, in FIG. 5, the voltage of the positive gate voltage source 6p is applied to the gate of the switching element 1 via the auxiliary switching element 3d. The gate voltage source 6p is set to 9p and (the voltage of the positive gate voltage source 6p) <(the voltage of the positive gate voltage source 9p), and in FIG. 6, the auxiliary switching element 3c is used. The voltage of the negative gate voltage source 6n is applied to the gate of the switching element 1.
And (the voltage of the negative gate voltage source 6n)> (the voltage of the negative gate voltage source 9n).

【0060】このようにすることにより、スイッチング
素子1のオフの過渡時には前述と同様に第1の駆動回路
のみでスイッチング素子1のゲ―トを駆動するため、オ
フの過渡時にはサージ電圧が発生し難くなることは前述
の通りである。
By doing so, when the switching element 1 is off, the gate of the switching element 1 is driven only by the first drive circuit as described above, so that a surge voltage is generated during the off transition. As mentioned above, it becomes difficult.

【0061】一方、スイッチング素子1がオフからオン
へ転じた定常時には、補助スイッチング素子3a及び3
dが共に導通し、スイッチング素子1のゲ―トには第1
の抵抗2aを介して正のゲート電圧源6pの電圧と、第
2の抵抗2bを介して正のゲート電圧源9pの電圧が印
加される。
On the other hand, in the steady state in which the switching element 1 is turned from off to on, the auxiliary switching elements 3a and 3 are
d becomes conductive together, and the gate of the switching element 1 has the first
The voltage of the positive gate voltage source 6p is applied via the resistor 2a, and the voltage of the positive gate voltage source 9p is applied via the second resistor 2b.

【0062】前述のように、(正のゲート電圧源6pの
電圧)<(正のゲート電圧源9pの電圧)であるため、
スイッチング素子1がオフからオンへ転じた定常時に
は、スイッチング素子1から見たゲート電圧は高くな
る。この時、主回路電流にノイズ電流が重畳しても、ノ
イズ電流は第2の抵抗2b側に流れ易くなり、前述のよ
うに、オンの定常時のノイズ耐量は高くなる。
As described above, since (the voltage of the positive gate voltage source 6p) <(the voltage of the positive gate voltage source 9p),
In the steady state in which the switching element 1 is turned from off to on, the gate voltage seen from the switching element 1 is high. At this time, even if the noise current is superimposed on the main circuit current, the noise current easily flows to the second resistor 2b side, and as described above, the noise immunity in the steady ON state becomes high.

【0063】又、スイッチング素子1がオンからオフへ
転じた定常時には、補助スイッチング素子3b及び3c
が共に導通し、スイッチング素子1のゲートには第1の
抵抗2aを介して負のゲート電圧源6nの電圧と、第2
の抵抗2bを介して負のゲート電圧源9nの電圧が印加
されるが、前述のように、(負のゲート電圧源6nの電
圧)>(負のゲート電圧源9nの電圧)であるため、ス
イッチング素子1がオンからオフへ転じた定常時には、
スイッチング素子1から見たゲ―ト電圧は負側に大きく
なる。この時、スイッチング素子1のアノード・カソー
ドに印加される主回路電圧が変動しも、電圧変動により
アノード・ゲート間浮遊容量を通して流れるノイズ電流
は第2の抵抗2b側に流れ易くなる。従って、スイッチ
ング素子1のアノード・カソード間の電圧変動も抑えら
れるため誤オン動作し難くなり、オフの定常時のノイズ
耐量は高くなる。
Further, in the steady state in which the switching element 1 is turned from ON to OFF, the auxiliary switching elements 3b and 3c are provided.
Of the negative gate voltage source 6n and the second gate of the switching element 1 through the first resistor 2a
The voltage of the negative gate voltage source 9n is applied via the resistor 2b of 1. However, as described above, since (voltage of the negative gate voltage source 6n)> (voltage of the negative gate voltage source 9n), At the steady state when the switching element 1 is turned from ON to OFF,
The gate voltage seen from the switching element 1 increases to the negative side. At this time, even if the main circuit voltage applied to the anode / cathode of the switching element 1 fluctuates, the noise current flowing through the stray capacitance between the anode and the gate easily flows to the second resistor 2b side due to the voltage fluctuation. Therefore, the voltage fluctuation between the anode and the cathode of the switching element 1 is also suppressed, so that the erroneous ON operation is less likely to occur, and the noise immunity in the steady OFF state is increased.

【0064】このように請求項7に記載の発明によれ
ば、スイッチング素子1のオフの過渡時にはサージ電圧
を抑制できると共に、オンの定常時又はオフの定常時に
高いノイズ耐量が得られる。
As described above, according to the invention described in claim 7, it is possible to suppress the surge voltage when the switching element 1 is in the transient state of OFF, and to obtain a high noise immunity during the steady state of ON or the steady state of OFF.

【0065】尚、前述の説明において第1のゲート抵抗
と第2のゲート抵抗の大小関係を特に限定していない
が、第1のゲート抵抗の抵抗値>第2のゲート抵抗の抵
抗値とした方が定常時において、ゲート抵抗が低くなる
ため好ましい。
In the above description, the magnitude relationship between the first gate resistance and the second gate resistance is not particularly limited, but the resistance value of the first gate resistance> the resistance value of the second gate resistance. It is preferable that the gate resistance is low in the steady state.

【0066】[0066]

【発明の効果】以上説明したように、請求項1に記載の
発明によれば、スイッチングのオフの過渡時には、スイ
ッチング素子のゲートに第1の抵抗を介してゲート電圧
が印加され、スイッチングの定常時にはスイッチング素
子のゲートに前記第1の抵抗を介して前記ゲート電圧を
印加すると共に、オン指令が与えられてから第1の遅延
手段の遅延時間後に、又、オフ指令が与えられてから第
2の遅延手段の遅延時間後にスイッチング素子のゲート
に第2の抵抗を介してゲート電圧を印加することによっ
て、スイッチングのオフの過渡時にはサージ電圧を抑制
し、定常時には大きなノイズ耐量を得ることができる。
As described above, according to the first aspect of the present invention, the gate voltage is applied to the gate of the switching element via the first resistor during the switching off transition, and the steady switching operation is performed. Sometimes, the gate voltage is applied to the gate of the switching element via the first resistor, and after the delay time of the first delay means after the ON command is given, or after the OFF command is given, the second voltage is applied. By applying the gate voltage to the gate of the switching element via the second resistor after the delay time of the delay means, the surge voltage can be suppressed during the switching off transition, and a large noise immunity can be obtained in the steady state.

【0067】又、請求項2に記載の発明は、前記第1の
遅延手段と前記第2の遅延手段を共通の1つの遅延手段
としたもので、請求項1に記載の発明と同様に、スイッ
チングのオフの過渡時にはサージ電圧を抑制し、定常時
には大きなノイズ耐量を得ることができる。
The invention described in claim 2 is one in which the first delay means and the second delay means are one common delay means, and like the invention described in claim 1, A surge voltage can be suppressed during a switching off transition, and a large noise immunity can be obtained during a steady state.

【0068】更に、請求項3に記載の発明は、請求項1
に記載の発明或いは請求項2に記載の発明において、第
1の抵抗を介してスイッチング素子のゲートに印加する
ゲート電圧よりも、第2の抵抗を介してスイッチング素
子のゲートに印加するゲート電圧の方を高くしたもので
ある。これにより前述同様、スイッチングのオフの過渡
時にはサージ電圧を抑制し、オン及びオフの定常時には
大きなノイズ耐量を得ることができる。
Furthermore, the invention described in claim 3 is the same as claim 1.
In the invention according to claim 2 or the invention according to claim 2, the gate voltage applied to the gate of the switching element via the second resistor is higher than the gate voltage applied to the gate of the switching element via the first resistor. It is a higher one. As a result, similarly to the above, it is possible to suppress the surge voltage during a transition of switching off and obtain a large noise immunity during a steady state of on and off.

【0069】又、請求項4に記載の発明によれば、第1
の抵抗に、スイッチング素子のオン及びオフの定常時に
閉路するスイッチを介して並列接続される第2の抵抗を
設けて、スイッチングの過渡時にはゲート抵抗を大き
く、スイッチングの定常時にはゲート抵抗を小さくし
て、スイッチングのオフの過渡時にはサージ電圧を抑制
し、定常時には大きなノイズ耐量を得ることができる。
According to the invention described in claim 4, the first
A second resistor that is connected in parallel to the resistor is connected in parallel via a switch that closes when the switching element is normally on and off, and the gate resistance is increased during the transition of switching, and the gate resistance is decreased during the steady operation of switching. The surge voltage can be suppressed during the switching off transition, and a large noise immunity can be obtained during the steady state.

【0070】更に、請求項5に記載の発明によれば、ス
イッチングの過渡時には、スイッチング素子のゲートに
第1の抵抗を介してゲート電圧を印加し、スイッチング
のオンの定常時にはスイッチング素子のゲートに前記第
1の抵抗を介して前記ゲート電圧を印加すると共に、オ
ン指令が与えられてから遅延手段の遅延時間後に、スイ
ッチング素子のゲートに第2の抵抗を介してゲ―ト電圧
を印加することによって、スイッチングのオフの過渡時
にはサージ電圧を抑制し、オンの定常時には大きなノイ
ズ耐量を得ることができる。
According to the invention described in claim 5, the gate voltage is applied to the gate of the switching element through the first resistor during the transition of the switching, and the gate voltage of the switching element is applied to the gate of the switching element during the steady state of the switching on. Applying the gate voltage via the first resistor, and applying the gate voltage to the gate of the switching element via the second resistor after the delay time of the delay means after the ON command is given. Thus, the surge voltage can be suppressed during the switching off transition, and a large noise immunity can be obtained during the on steady state.

【0071】又、請求項6に記載の発明によれば、スイ
ッチングの過渡時には、スイッチング素子のゲートに第
1の抵抗を介してゲート電圧を印加し、スイッチングの
オフの定常時にはスイッチング素子のゲートに前記第1
の抵抗を介して前記ゲート電圧を印加すると共に、オフ
指令が与えられてから遅延手段の遅延時間後に、スイッ
チング素子のゲートに第2の抵抗を介してゲート電圧を
印加することによって、スイッチングのオフの過渡時に
はサ―ジ電圧を抑制し、オフの定常時には大きなノイズ
耐量を得ることができる。
According to the invention described in claim 6, the gate voltage is applied to the gate of the switching element via the first resistor during the transition of the switching, and the gate of the switching element is applied to the gate of the switching element when the switching is off. The first
By applying the gate voltage via the resistance of the switching element and applying the gate voltage to the gate of the switching element via the second resistance after the delay time of the delay means after the OFF command is given, the switching is turned off. The surge voltage can be suppressed during the transient of, and a large noise immunity can be obtained during the steady state of off.

【0072】更に又、請求項7に記載の発明によれば、
請求項5に記載の発明或いは請求項6に記載の発明にお
いて、第1の抵抗を介してスイッチング素子のゲートに
印加するゲート電圧よりも、第2の抵抗を介してスイッ
チング素子のゲートに印加するゲート電圧の方を高くし
て、前述同様に、スイッチングのオフの過渡時にはサー
ジ電圧を抑制し、オンの定常時又は、オフの定常時に大
きなノイズ耐量を得ることができる。
Furthermore, according to the invention of claim 7,
In the invention according to claim 5 or the invention according to claim 6, the voltage applied to the gate of the switching element is higher than the gate voltage applied to the gate of the switching element via the first resistor. By increasing the gate voltage, the surge voltage can be suppressed in the transition of the switching off, and a large noise immunity can be obtained in the steady state of on or in the steady state of off, as described above.

【図面の簡単な説明】[Brief description of drawings]

【図1】請求項1に記載の発明の一実施例を示す構成
図。
FIG. 1 is a configuration diagram showing an embodiment of the invention described in claim 1.

【図2】請求項2に記載の発明の一実施例を示す構成
図。
FIG. 2 is a configuration diagram showing an embodiment of the invention described in claim 2.

【図3】請求項3に記載の発明の一実施例を示す構成
図。
FIG. 3 is a configuration diagram showing an embodiment of the invention described in claim 3.

【図4】請求項4に記載の発明の一実施例を示す構成
図。
FIG. 4 is a configuration diagram showing an embodiment of the invention described in claim 4.

【図5】請求項5に記載の発明の一実施例を示す構成
図。
FIG. 5 is a configuration diagram showing an embodiment of the invention described in claim 5.

【図6】請求項6に記載の発明の一実施例を示す構成
図。
FIG. 6 is a configuration diagram showing an embodiment of the invention described in claim 6;

【図7】従来の実施例を示す構成図。FIG. 7 is a configuration diagram showing a conventional embodiment.

【符号の説明】[Explanation of symbols]

1 …スイッチング素子 2a …第1
の抵抗 2b …第2の抵抗 3a〜3d…補助
スイッチング素子 4 …抵抗 5 …ゲー
ト信号 6p …正のゲ―ト電圧源 6n …負の
ゲート電圧源 7a …第1の遅延手段 7b …第2
の遅延手段 8 …反転回路 9a …正の
ゲート電圧源 9b …負のゲート電圧源 10 …スイ
ッチ
1 ... Switching element 2a ... 1st
2b ... Second resistances 3a to 3d ... Auxiliary switching element 4 ... Resistor 5 ... Gate signal 6p ... Positive gate voltage source 6n ... Negative gate voltage source 7a ... First delay means 7b ... Second
Means 8 ... Inversion circuit 9a ... Positive gate voltage source 9b ... Negative gate voltage source 10 ... Switch

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 17/567 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H03K 17/567

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 オン指令が与えられるとスイッチン
グ素子のゲート電極に第1の抵抗を介して正のゲート電
圧を印加し、オフ指令が与えられると前記スイッチング
素子のゲート電極に前記第1の抵抗を介して負のゲート
電圧を印加する第1の駆動回路と、 前記オン指令が与えられると第1の遅延手段を介して所
定の時定数で上昇する正のゲート電圧を前記スイッチン
グ素子のゲート電極に第2の抵抗を介してを印加し、前
記オフ指令が与えられると第2の遅延手段を介して所望
の時定数で下降する負のゲート電圧を前記スイッチング
素子のゲート電極に前記第2の抵抗を介して印加する第
2の駆動回路とから成るスイッチング素子のゲート駆動
回路。
1. When a turn-on command is given, a positive gate voltage is applied to the gate electrode of the switching element via a first resistance, and when a turn-off command is given, the first resistance is applied to the gate electrode of the switching element. A first drive circuit for applying a negative gate voltage through the gate electrode of the switching element, and a positive gate voltage that rises with a predetermined time constant through the first delay means when the ON command is given. To the gate electrode of the switching element by applying a negative resistance to the gate electrode of the switching element through a second delay means when the off command is given. A gate drive circuit for a switching element, which comprises a second drive circuit for applying a voltage via a resistor.
【請求項2】 オン指令が与えられるとスイッチン
グ素子のゲート電極に第1の抵抗を介して正のゲート電
圧を印加し、オフ指令が与えられると前記スイッチング
素子のゲート電極に前記第1の抵抗を介して負のゲート
電圧を印加する第1の駆動回路と、 前記オン指令が与えられると遅延手段を介して所定の時
定数で上昇する正のゲート電圧を前記スイッチング素子
のゲート電極に第2の抵抗を介してを印加し、前記オフ
指令が与えられると前記遅延手段を介して所定の時定数
で下降する負のゲ―ト電圧を前記スイッチング素子のゲ
ート電極に前記第2の抵抗を介して印加する第2の駆動
回路とから成るスイッチング素子のゲート駆動回路。
2. When a turn-on command is given, a positive gate voltage is applied to the gate electrode of the switching element via a first resistance, and when a turn-off command is given, the first resistance is applied to the gate electrode of the switching element. A first drive circuit for applying a negative gate voltage via a second gate, and a second gate circuit for applying a positive gate voltage to the gate electrode of the switching element, the positive gate voltage rising at a predetermined time constant via a delay means when the ON command is given. Is applied to the gate electrode of the switching element via the second resistor, and a negative gate voltage that decreases with a predetermined time constant is applied to the gate electrode of the switching element when the OFF command is given. A gate drive circuit for a switching element, which comprises a second drive circuit for applying the voltage as described above.
【請求項3】 前記第1の駆動回路を介して前記ス
イッチング素子のゲート電極に印加する正及び負のゲー
ト電圧源の電圧より、前記第2の駆動回路を介して前記
スイッチング素子のゲート電極に印加する正及び負のゲ
ート電圧源の電圧を高くしたことを特徴とする請求項1
又は請求項2に記載のスイッチング素子のゲート駆動回
路。
3. The gate electrode of the switching element is applied to the gate electrode of the switching element via the second drive circuit from the voltages of positive and negative gate voltage sources applied to the gate electrode of the switching element via the first drive circuit. 2. The voltage of the positive and negative gate voltage sources applied is increased.
Alternatively, the gate drive circuit of the switching element according to claim 2.
【請求項4】 オン指令が与えられるとスイッチン
グ素子のゲート電極に第1の抵抗を介して正のゲート電
圧を印加し、オフ指令が与えられると前記スイッチング
素子のゲート電極に前記第1の抵抗を介して負のゲート
電圧を印加する第1の駆動回路と、 前記スイッチング素子のオン及びオフの定常時に閉路す
るスイッチを介して前記第1の抵抗に並列接続される第
2の抵抗から成るスイッチング素子のゲート駆動回路。
4. When a turn-on command is given, a positive gate voltage is applied to the gate electrode of the switching element through a first resistance, and when a turn-off command is given, the first resistance is applied to the gate electrode of the switching element. A first drive circuit for applying a negative gate voltage via a switch, and a second resistor connected in parallel to the first resistor via a switch that closes when the switching element is normally on and off. Device gate drive circuit.
【請求項5】 オン指令が与えられるとスイッチン
グ素子のゲート電極に第1の抵抗を介して正のゲート電
圧を印加し、オフ指令が与えられると前記スイッチング
素子のゲート電極に前記第1の抵抗を介して負のゲート
電圧を印加する第1の駆動回路と、 前記オン指令が与えられると遅延手段を介して所定の時
定数で上昇する正のゲート電圧を前記スイッチング素子
のゲ―ト電極に第2の抵抗を介してを印加する第2の駆
動回路とから成るスイッチング素子のゲート駆動回路。
5. When a turn-on command is given, a positive gate voltage is applied to the gate electrode of the switching element via a first resistance, and when a turn-off command is given, the first resistance is applied to the gate electrode of the switching element. A first drive circuit for applying a negative gate voltage via a gate, and a positive gate voltage rising at a predetermined time constant via a delay means to the gate electrode of the switching element when the ON command is given. A gate drive circuit for a switching element, comprising a second drive circuit for applying a voltage via a second resistor.
【請求項6】 オン指令が与えられるとスイッチン
グ素子のゲート電極に第1の抵抗を介して正のゲート電
圧を印加し、オフ指令が与えられると前記スイッチング
素子のゲート電極に前記第1の抵抗を介して負のゲート
電圧を印加する第1の駆動回路と、 前記オフ指令が与えられると遅延手段を介して所定の時
定数で下降する負のゲート電圧を前記スイッチング素子
のゲート電極に第2の抵抗を介して印加する第2の駆動
回路とから成るスイッチング素子のゲート駆動回路。
6. When a turn-on command is given, a positive gate voltage is applied to the gate electrode of the switching element via a first resistance, and when a turn-off command is given, the first resistance is applied to the gate electrode of the switching element. A first drive circuit for applying a negative gate voltage via a second gate circuit; and a second gate circuit for applying a negative gate voltage to the gate electrode of the switching element, the negative gate voltage decreasing with a predetermined time constant via a delay means when the off command is given. And a second drive circuit for applying the voltage via the resistance of the gate drive circuit of the switching element.
【請求項7】 前記第1の駆動回路を介して前記ス
イッチング素子のゲート電極に印加する正のゲート電圧
源の電圧、又は前記第1の駆動回路を介して前記スイッ
チング素子のゲート電極に印加する負のゲート電圧源の
電圧より、前記第2の駆動回路を介して前記スイッチン
グ素子のゲート電極に印加する正のゲート電圧源の電
圧、又は前記第2の駆動回路を介して前記スイッチング
素子のゲート電極に印加する負のゲート電圧源の電圧を
高くしたことを特徴とする請求項5又は請求項6に記載
のスイッチング素子のゲート駆動回路。
7. The voltage of a positive gate voltage source applied to the gate electrode of the switching element via the first drive circuit, or applied to the gate electrode of the switching element via the first drive circuit. From the voltage of the negative gate voltage source, the voltage of the positive gate voltage source applied to the gate electrode of the switching element via the second drive circuit, or the gate of the switching element via the second drive circuit. 7. The gate drive circuit for a switching element according to claim 5, wherein the voltage of the negative gate voltage source applied to the electrodes is increased.
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