JPH08204152A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH08204152A JPH08204152A JP7026039A JP2603995A JPH08204152A JP H08204152 A JPH08204152 A JP H08204152A JP 7026039 A JP7026039 A JP 7026039A JP 2603995 A JP2603995 A JP 2603995A JP H08204152 A JPH08204152 A JP H08204152A
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Abstract
(57)【要約】
【目的】 スタック型ＤＲＡＭのメモリセル領域と周辺
回路領域との高低差を少なくして、配線形成工程におけ
る短絡のなどの問題を低減できる半導体記憶装置及びそ
の製造方法を提供する。 【構成】 ＭＯＳトランジスタの上部にその一部が重な
るようにキャパシタを形成した後、セルプレート２２の
パターニングに用いたレジストを残したまま、シリコン
基板全体を、SiO2を過飽和に溶解したH2SiF6溶液４６に
浸漬する。これにH3BO3 を加えて行って、レジストで被
覆された部分以外のメモリセル領域８０及び周辺回路領
域８２にSiO2を析出させ、両者の高さがほぼ同じになる
まで堆積させる。これによってメモリセル領域と周辺回
路領域の境界に段差がなくなり、その後の配線工程にお
いて、フォトリソグラフィー及びエッチングでのマージ
ンが向上する。
回路領域との高低差を少なくして、配線形成工程におけ
る短絡のなどの問題を低減できる半導体記憶装置及びそ
の製造方法を提供する。 【構成】 ＭＯＳトランジスタの上部にその一部が重な
るようにキャパシタを形成した後、セルプレート２２の
パターニングに用いたレジストを残したまま、シリコン
基板全体を、SiO2を過飽和に溶解したH2SiF6溶液４６に
浸漬する。これにH3BO3 を加えて行って、レジストで被
覆された部分以外のメモリセル領域８０及び周辺回路領
域８２にSiO2を析出させ、両者の高さがほぼ同じになる
まで堆積させる。これによってメモリセル領域と周辺回
路領域の境界に段差がなくなり、その後の配線工程にお
いて、フォトリソグラフィー及びエッチングでのマージ
ンが向上する。
Description
【０００１】
【産業上の利用分野】本発明は、スタック型メモリセル
を有するＤＲＡＭ（ダイナミック・アクセス・メモリ）
などの半導体記憶装置及びその製造方法に関するもので
ある。
を有するＤＲＡＭ（ダイナミック・アクセス・メモリ）
などの半導体記憶装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】図９は、一般的なＤＲＡＭの全体的な様
子を示す概略平面図である。同図に示すように、ＤＲＡ
Ｍは、主としてメモリセル領域８０及び周辺回路領域８
２から構成される。メモリセル領域８０には、１セルが
ＭＯＳトランジスタ及びキャパシタからなる多数のメモ
リセルが規則正しく形成され、周辺回路領域８２には、
例えばアドレスバッファ、デコーダ、センス増幅器など
の周辺回路が形成される。
子を示す概略平面図である。同図に示すように、ＤＲＡ
Ｍは、主としてメモリセル領域８０及び周辺回路領域８
２から構成される。メモリセル領域８０には、１セルが
ＭＯＳトランジスタ及びキャパシタからなる多数のメモ
リセルが規則正しく形成され、周辺回路領域８２には、
例えばアドレスバッファ、デコーダ、センス増幅器など
の周辺回路が形成される。
【０００３】図１０は、従来のスタック型メモリセルを
有するＤＲＡＭの断面を拡大して示した断面図である。
図１０は、左側をメモリセル領域８０、右側を周辺回路
領域８２とし、両者を並べて高さの寸法を等しく描いた
ものである。また、図１０中、メモリセル領域８０と周
辺回路領域８２に同時に形成される同じ層の符号は同じ
番号とし、必要な場合は前者にｃ、後者にｐの添字を付
して区別する。
有するＤＲＡＭの断面を拡大して示した断面図である。
図１０は、左側をメモリセル領域８０、右側を周辺回路
領域８２とし、両者を並べて高さの寸法を等しく描いた
ものである。また、図１０中、メモリセル領域８０と周
辺回路領域８２に同時に形成される同じ層の符号は同じ
番号とし、必要な場合は前者にｃ、後者にｐの添字を付
して区別する。
【０００４】図１０において、１０２はシリコン基板、
１０４は素子分離絶縁膜、１０６はゲート絶縁膜、１０
８はゲート電極、１１０はサイドウォール絶縁膜、１１
２は不純物拡散層、１１４は層間絶縁膜、１１６はスト
レージコンタクト、１１８はストレージノード、１２０
はキャパシタ絶縁膜、１２２はセルプレートである。ま
た、１２４は層間絶縁膜、１２６はコンタクト孔、１２
８は金属配線層、１３０は層間絶縁膜、１３２はＳＯＧ
膜、１３４は層間絶縁膜、１３６は金属配線層、１３８
はパッシベーション膜である。
１０４は素子分離絶縁膜、１０６はゲート絶縁膜、１０
８はゲート電極、１１０はサイドウォール絶縁膜、１１
２は不純物拡散層、１１４は層間絶縁膜、１１６はスト
レージコンタクト、１１８はストレージノード、１２０
はキャパシタ絶縁膜、１２２はセルプレートである。ま
た、１２４は層間絶縁膜、１２６はコンタクト孔、１２
８は金属配線層、１３０は層間絶縁膜、１３２はＳＯＧ
膜、１３４は層間絶縁膜、１３６は金属配線層、１３８
はパッシベーション膜である。
【０００５】図１０に示すように、スタック型メモリセ
ルは、メモリセル領域８０において、ストレージノード
１１８、絶縁膜１２０及びセルプレート１２２からなる
キャパシタの一部が、ゲート電極１０８の上部に積み重
なるように形成される。このため、少ない占有面積で大
きな容量が得られ、したがってメモリの高集積化に適し
ている。
ルは、メモリセル領域８０において、ストレージノード
１１８、絶縁膜１２０及びセルプレート１２２からなる
キャパシタの一部が、ゲート電極１０８の上部に積み重
なるように形成される。このため、少ない占有面積で大
きな容量が得られ、したがってメモリの高集積化に適し
ている。
【０００６】
【発明が解決しようとする課題】しかし、ＤＲＡＭのメ
モリセルを図１０に示すようなスタック型とすると、ス
トレージノード１１８及びセルプレート１２２に起因し
て、メモリセル領域８０と周辺回路領域８２の間に高低
差が生じる。このような高低差があると、後にメモリセ
ル領域８０と周辺回路領域８２に同時に金属配線層１２
８や１３６を形成する工程において、フォトリソグラフ
ィのマージン不足や段差部でのエッチング残りによる短
絡などの問題が生じる。
モリセルを図１０に示すようなスタック型とすると、ス
トレージノード１１８及びセルプレート１２２に起因し
て、メモリセル領域８０と周辺回路領域８２の間に高低
差が生じる。このような高低差があると、後にメモリセ
ル領域８０と周辺回路領域８２に同時に金属配線層１２
８や１３６を形成する工程において、フォトリソグラフ
ィのマージン不足や段差部でのエッチング残りによる短
絡などの問題が生じる。
【０００７】本発明は上記事情に基づいてなされたもの
であり、スタック型ＤＲＡＭのメモリセル領域と周辺回
路領域との高低差を少なくして、配線形成工程における
短絡などの問題を低減できる半導体記憶装置及びその製
造方法を提供することを目的とするものである。
であり、スタック型ＤＲＡＭのメモリセル領域と周辺回
路領域との高低差を少なくして、配線形成工程における
短絡などの問題を低減できる半導体記憶装置及びその製
造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めの請求項１記載の発明は、複数のメモリセルが形成さ
れるメモリセル領域及び周辺回路が形成される周辺回路
領域を有し、前記メモリセルはＭＯＳトランジスタ及び
このＭＯＳトランジスタ上に一部重なるよう形成された
スタック型キャパシタからなる半導体記憶装置におい
て、前記周辺回路領域のＭＯＳトランジスタの上部に、
前記スタック型キャパシタとほぼ同じ高さとなるまで形
成した絶縁膜を有することを特徴とするものである。
めの請求項１記載の発明は、複数のメモリセルが形成さ
れるメモリセル領域及び周辺回路が形成される周辺回路
領域を有し、前記メモリセルはＭＯＳトランジスタ及び
このＭＯＳトランジスタ上に一部重なるよう形成された
スタック型キャパシタからなる半導体記憶装置におい
て、前記周辺回路領域のＭＯＳトランジスタの上部に、
前記スタック型キャパシタとほぼ同じ高さとなるまで形
成した絶縁膜を有することを特徴とするものである。
【０００９】請求項２記載の発明は、複数のメモリセル
が形成されるメモリセル領域及び周辺回路が形成される
周辺回路領域を有し、前記メモリセルはＭＯＳトランジ
スタ及びこのＭＯＳトランジスタ上に一部重なるよう形
成されたスタック型キャパシタからなる半導体記憶装置
の製造方法において、前記メモリセル領域に前記スタッ
ク型キャパシタを形成したあとに、前記周辺回路領域の
ＭＯＳトランジスタの上部に絶縁膜を形成することを特
徴とするものである。
が形成されるメモリセル領域及び周辺回路が形成される
周辺回路領域を有し、前記メモリセルはＭＯＳトランジ
スタ及びこのＭＯＳトランジスタ上に一部重なるよう形
成されたスタック型キャパシタからなる半導体記憶装置
の製造方法において、前記メモリセル領域に前記スタッ
ク型キャパシタを形成したあとに、前記周辺回路領域の
ＭＯＳトランジスタの上部に絶縁膜を形成することを特
徴とするものである。
【００１０】請求項３記載の発明は、請求項２記載の発
明において、前記絶縁膜は、SiO2を過飽和に溶解したH2
SiF6に、前記スタック型キャパシタを形成しその上部に
レジストを堆積した半導体基板全体を浸漬し、これにH3
BO3 を添加することにより、前記半導体基板上の前記レ
ジストに被覆されていない領域に前記SiO2を析出堆積さ
せて選択的に形成させることを特徴とするものである。
明において、前記絶縁膜は、SiO2を過飽和に溶解したH2
SiF6に、前記スタック型キャパシタを形成しその上部に
レジストを堆積した半導体基板全体を浸漬し、これにH3
BO3 を添加することにより、前記半導体基板上の前記レ
ジストに被覆されていない領域に前記SiO2を析出堆積さ
せて選択的に形成させることを特徴とするものである。
【００１１】
【作用】請求項１記載の発明は、前記の構成により、周
辺回路領域のＭＯＳトランジスタの上部に、メモリセル
領域に形成されたスタック型キャパシタとほぼ同じ高さ
の絶縁膜を設けることにより、メモリセル領域と周辺回
路領域の高さはほぼ等しくなり、両者の境界の段差がほ
とんどなくなる。このため、その後の金属配線層を形成
する工程において、フォトリソグラフィのマージン不足
や段差部でのエッチング残りなどは生じない。
辺回路領域のＭＯＳトランジスタの上部に、メモリセル
領域に形成されたスタック型キャパシタとほぼ同じ高さ
の絶縁膜を設けることにより、メモリセル領域と周辺回
路領域の高さはほぼ等しくなり、両者の境界の段差がほ
とんどなくなる。このため、その後の金属配線層を形成
する工程において、フォトリソグラフィのマージン不足
や段差部でのエッチング残りなどは生じない。
【００１２】請求項２記載の発明は、前記の構成によ
り、メモリセル領域に前記スタック型キャパシタを形成
したあとに、前記周辺回路領域のＭＯＳトランジスタの
上部にのみ絶縁膜を形成することにより、その厚さを調
節してメモリセル領域と周辺回路領域の高さをほぼ等し
くすることができる。このため、その後の金属配線層を
形成する工程において、フォトリソグラフィのマージン
不足や段差部でのエッチング残りなどは生じない。
り、メモリセル領域に前記スタック型キャパシタを形成
したあとに、前記周辺回路領域のＭＯＳトランジスタの
上部にのみ絶縁膜を形成することにより、その厚さを調
節してメモリセル領域と周辺回路領域の高さをほぼ等し
くすることができる。このため、その後の金属配線層を
形成する工程において、フォトリソグラフィのマージン
不足や段差部でのエッチング残りなどは生じない。
【００１３】請求項３記載の発明は、前記の構成によ
り、SiO2を過飽和に溶解したH2SiF6に半導体基板を浸漬
し、これにH3BO3 を添加することにより、半導体基板上
にはSiO2が析出堆積する。したがって、スタック型キャ
パシタを形成し更にその上部にレジストを堆積した前記
半導体基板を上記溶液中に浸漬すると、メモリセル領域
のレジストに被覆されていない領域と、周辺回路領域に
SiO2を選択的に形成することができる。
り、SiO2を過飽和に溶解したH2SiF6に半導体基板を浸漬
し、これにH3BO3 を添加することにより、半導体基板上
にはSiO2が析出堆積する。したがって、スタック型キャ
パシタを形成し更にその上部にレジストを堆積した前記
半導体基板を上記溶液中に浸漬すると、メモリセル領域
のレジストに被覆されていない領域と、周辺回路領域に
SiO2を選択的に形成することができる。
【００１４】
【実施例】以下に図面を参照して、本発明の一実施例に
ついて説明する。図１〜図８は、本実施例の製造工程及
びこの製造工程によって製造されるスタック型ＤＲＡＭ
の断面図を示す。尚、これらの断面図において、左側を
メモリセル領域８０、右側を周辺回路領域８２とし、両
者の高さの寸法を等しく描く点は、図１０の場合と同様
である。また、各図中、メモリセル領域８０と周辺回路
領域８２に同時に形成される同じ層については同一の番
号を付し、前者にはｃ、後者にはｐの添字を付して区別
する点も図１０と同様である。
ついて説明する。図１〜図８は、本実施例の製造工程及
びこの製造工程によって製造されるスタック型ＤＲＡＭ
の断面図を示す。尚、これらの断面図において、左側を
メモリセル領域８０、右側を周辺回路領域８２とし、両
者の高さの寸法を等しく描く点は、図１０の場合と同様
である。また、各図中、メモリセル領域８０と周辺回路
領域８２に同時に形成される同じ層については同一の番
号を付し、前者にはｃ、後者にはｐの添字を付して区別
する点も図１０と同様である。
【００１５】本実施例の半導体記憶装置の製造は以下の
ようにして行われる。まず、図１に示すように、シリコ
ン基板２上に、LOCOS(Local Oxidation of Silicon) 法
又はpoly-Si buffered LOCOS法により、メモリセル領域
８０及び周辺回路領域８２に、素子分離絶縁膜４を形成
する。次に、図２に示すように、ゲート絶縁膜６、ゲー
ト電極８、サイドウォール絶縁膜１０、不純物拡散層１
２を順次形成する。そして不純物拡散層１２をソース・
ドレインとし、ゲート電極８をゲートとするＭＯＳ型ト
ランジスタを作製する。メモリセル領域８０において
は、このＭＯＳ型トランジスタのゲートは各ビットの選
択又は非選択を制御するワード線として機能する。そし
て、図３に示すように、第一の層間絶縁膜である層間絶
縁膜１４を形成する。絶縁膜１４は、例えばLOCVD 法に
よって堆積形成される。
ようにして行われる。まず、図１に示すように、シリコ
ン基板２上に、LOCOS(Local Oxidation of Silicon) 法
又はpoly-Si buffered LOCOS法により、メモリセル領域
８０及び周辺回路領域８２に、素子分離絶縁膜４を形成
する。次に、図２に示すように、ゲート絶縁膜６、ゲー
ト電極８、サイドウォール絶縁膜１０、不純物拡散層１
２を順次形成する。そして不純物拡散層１２をソース・
ドレインとし、ゲート電極８をゲートとするＭＯＳ型ト
ランジスタを作製する。メモリセル領域８０において
は、このＭＯＳ型トランジスタのゲートは各ビットの選
択又は非選択を制御するワード線として機能する。そし
て、図３に示すように、第一の層間絶縁膜である層間絶
縁膜１４を形成する。絶縁膜１４は、例えばLOCVD 法に
よって堆積形成される。
【００１６】その後、図４に示すように、メモリセル領
域８０において、ストレージコンタクト１６、ストレー
ジノード１８、キャパシタ誘電体２０、セルプレート２
２を順次堆積形成してキャパシタを作製する。本実施例
のメモリセルはスタック型であるため、このキャパシタ
は、図４に示すように、ＭＯＳトランジスタの上部にそ
の一部が重なるように形成される。ここで、レジスト４
２は、セルプレート２２をエッチング法でパターニング
する際に、マスクとして用いたレジストである。
域８０において、ストレージコンタクト１６、ストレー
ジノード１８、キャパシタ誘電体２０、セルプレート２
２を順次堆積形成してキャパシタを作製する。本実施例
のメモリセルはスタック型であるため、このキャパシタ
は、図４に示すように、ＭＯＳトランジスタの上部にそ
の一部が重なるように形成される。ここで、レジスト４
２は、セルプレート２２をエッチング法でパターニング
する際に、マスクとして用いたレジストである。
【００１７】次に、図５に示すように、容器４４の中
に、SiO2を過飽和に溶解したH2SiF6溶液４６を用意す
る。そして、このH2SiF6溶液の中に、図４までの工程で
作製したシリコン基板２の全体を浸漬し、この溶液４６
にH3BO3 を加えて行く。このときレジスト４２は残した
ままとする。すると、SiO2を過飽和に溶解したH2SiF6溶
液４６からSiO2が析出し、層間絶縁膜１４の上にSiO2が
堆積し始める。このとき、レジスト４２上にはSiO2は堆
積しない。そして、図６に示すように、メモリセル領域
８０と周辺回路領域８２の高さがほぼ同じになるまでSi
O2を堆積させて、第二の層間絶縁膜４０を形成する。こ
れによって、メモリセル領域８０と周辺回路領域８２の
高さがほぼ等しくなり、両者の境界に段差がなくなる。
その後、図７に示すように、容器４４からシリコン基板
２を取り出して、レジスト４２を除去し、シリコン基板
２の全体を洗浄する。
に、SiO2を過飽和に溶解したH2SiF6溶液４６を用意す
る。そして、このH2SiF6溶液の中に、図４までの工程で
作製したシリコン基板２の全体を浸漬し、この溶液４６
にH3BO3 を加えて行く。このときレジスト４２は残した
ままとする。すると、SiO2を過飽和に溶解したH2SiF6溶
液４６からSiO2が析出し、層間絶縁膜１４の上にSiO2が
堆積し始める。このとき、レジスト４２上にはSiO2は堆
積しない。そして、図６に示すように、メモリセル領域
８０と周辺回路領域８２の高さがほぼ同じになるまでSi
O2を堆積させて、第二の層間絶縁膜４０を形成する。こ
れによって、メモリセル領域８０と周辺回路領域８２の
高さがほぼ等しくなり、両者の境界に段差がなくなる。
その後、図７に示すように、容器４４からシリコン基板
２を取り出して、レジスト４２を除去し、シリコン基板
２の全体を洗浄する。
【００１８】この後、更に、図８に示すように、周知の
方法を用いて、第三の層間絶縁膜２４、コンタクト孔２
６、第一の金属配線層２８、第四の層間絶縁膜３０、Ｓ
ＯＧ膜３２、第五の層間絶縁膜３４、第二の金属配線層
３６、パッシベーション膜３８を順次堆積形成すること
により、半導体記憶装置が完成する。
方法を用いて、第三の層間絶縁膜２４、コンタクト孔２
６、第一の金属配線層２８、第四の層間絶縁膜３０、Ｓ
ＯＧ膜３２、第五の層間絶縁膜３４、第二の金属配線層
３６、パッシベーション膜３８を順次堆積形成すること
により、半導体記憶装置が完成する。
【００１９】上記の説明から明らかなように、図５及び
図６に示す工程において、メモリセル領域８０の一部及
び周辺回路領域８２に第二の層間絶縁膜４０を選択的に
形成することによって、たとえメモリセルがスタック型
でも二つの領域の高さの差はほとんどなくなる。このた
め、この後の配線工程において、フォトリソグラフィー
及びエッチングでのマージンが向上するので、後にメモ
リセル領域８０と周辺回路領域８２に同時に金属配線層
２８や３６を形成する工程においても、エッチング残り
による短絡などの問題が生じることはない。更に、露光
不良などの不良も減少し、歩留りが向上するとともに、
半導体装置そのものの信頼性も向上する。
図６に示す工程において、メモリセル領域８０の一部及
び周辺回路領域８２に第二の層間絶縁膜４０を選択的に
形成することによって、たとえメモリセルがスタック型
でも二つの領域の高さの差はほとんどなくなる。このた
め、この後の配線工程において、フォトリソグラフィー
及びエッチングでのマージンが向上するので、後にメモ
リセル領域８０と周辺回路領域８２に同時に金属配線層
２８や３６を形成する工程においても、エッチング残り
による短絡などの問題が生じることはない。更に、露光
不良などの不良も減少し、歩留りが向上するとともに、
半導体装置そのものの信頼性も向上する。
【００２０】尚、本発明は、上記実施例に限定されるも
のではなく、その要旨の範囲内で種々の変更が可能であ
る。
のではなく、その要旨の範囲内で種々の変更が可能であ
る。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
周辺回路領域のＭＯＳトランジスタの上部に、メモリセ
ル領域のスタック型キャパシタとほぼ同じ高さの絶縁膜
を設けることにより、メモリセル領域と周辺回路領域の
高さはほぼ等しくなって両者の境界部分における段差が
なくなるので、その後の配線工程においてフォトリソグ
ラフィー及びエッチングでのマージンが向上し、後にメ
モリセル領域と周辺回路領域に同時に金属配線層を形成
する工程においても、エッチング残りによる短絡などの
問題が生じることはなく、露光不良などの不良も減少し
て歩留りが向上するとともに、半導体装置そのものの信
頼性も向上する半導体装置及びその製造方法を提供する
ことができる。
周辺回路領域のＭＯＳトランジスタの上部に、メモリセ
ル領域のスタック型キャパシタとほぼ同じ高さの絶縁膜
を設けることにより、メモリセル領域と周辺回路領域の
高さはほぼ等しくなって両者の境界部分における段差が
なくなるので、その後の配線工程においてフォトリソグ
ラフィー及びエッチングでのマージンが向上し、後にメ
モリセル領域と周辺回路領域に同時に金属配線層を形成
する工程においても、エッチング残りによる短絡などの
問題が生じることはなく、露光不良などの不良も減少し
て歩留りが向上するとともに、半導体装置そのものの信
頼性も向上する半導体装置及びその製造方法を提供する
ことができる。
【図１】本発明の一実施例の半導体製造工程のうち、シ
リコン基板上に素子分離絶縁膜を形成した状態を示す断
面図である。
リコン基板上に素子分離絶縁膜を形成した状態を示す断
面図である。
【図２】本発明の一実施例の半導体製造工程のうち、図
１で得られたシリコン基板上にＭＯＳ型トランジスタを
形成した状態を示す断面図である。
１で得られたシリコン基板上にＭＯＳ型トランジスタを
形成した状態を示す断面図である。
【図３】本発明の一実施例の半導体製造工程のうち、図
２で得られたシリコン基板上に第一の層間絶縁膜を形成
した状態を示す断面図である。
２で得られたシリコン基板上に第一の層間絶縁膜を形成
した状態を示す断面図である。
【図４】本発明の一実施例の半導体製造工程のうち、図
３で得られたシリコン基板上にスタック型キャパシタを
形成し、その上にレジストを形成した状態を示す断面図
である。
３で得られたシリコン基板上にスタック型キャパシタを
形成し、その上にレジストを形成した状態を示す断面図
である。
【図５】本発明の一実施例の半導体製造工程のうち、図
４で得られたシリコン基板全体を所定の溶液中に浸漬し
た状態を示す断面図である。
４で得られたシリコン基板全体を所定の溶液中に浸漬し
た状態を示す断面図である。
【図６】本発明の一実施例の半導体製造工程のうち、図
５の溶液中でシリコン基板上に絶縁膜が選択的に形成さ
れた状態を示す断面図である。
５の溶液中でシリコン基板上に絶縁膜が選択的に形成さ
れた状態を示す断面図である。
【図７】本発明の一実施例の半導体製造工程のうち、図
６で絶縁膜を形成したシリコン基板からレジストを除去
した後の状態を示す断面図である。
６で絶縁膜を形成したシリコン基板からレジストを除去
した後の状態を示す断面図である。
【図８】図７で得られたシリコン基板上に第三の層間絶
縁膜、コンタクト孔、第一の金属配線層、第四の層間絶
縁膜、ＳＯＧ膜、第五の層間絶縁膜、第二の金属配線
層、パッシベーション膜を順次形成して得られた半導体
装置の断面図である。
縁膜、コンタクト孔、第一の金属配線層、第四の層間絶
縁膜、ＳＯＧ膜、第五の層間絶縁膜、第二の金属配線
層、パッシベーション膜を順次形成して得られた半導体
装置の断面図である。
【図９】一般的なＤＲＡＭの全体的な様子を示す概略平
面図である。
面図である。
【図１０】従来のスタック型メモリセルを有するＤＲＡ
Ｍの断面を拡大して示した断面図である。
Ｍの断面を拡大して示した断面図である。
２、１０２ シリコン基板 ４、１０４ 素子分離絶縁膜 ６ １０６ ゲート絶縁膜 ８、１０８ ゲート電極 １０、１１０ サイドウォール絶縁膜 １２、１１２ 不純物拡散層 １４、１１４ 層間絶縁膜 １６、１１６ ストレージコンタクト １８、１１８ ストレージノード ２０、１２０ キャパシタ絶縁膜 ２２、１２２ セルプレート ２４、１２４ 第三の層間絶縁膜 ２６、１２６ コンタクト孔 ２８、１２８ 第一の金属配線層 ３０、１３０ 第四の層間絶縁膜 ３２、１３２ ＳＯＧ膜 ３４、１３４ 第五の層間絶縁膜 ３６、１３６ 第二の金属配線層 ３８、１３８ パッシベーション膜 ４０ 第二の層間絶縁膜 ４２ レジスト ４４ 容器 ４６ SiO2を過飽和に溶解したH2SiF6溶液 ８０ メモリセル領域 ８２ 周辺回路領域
Claims (3)
- 【請求項１】 複数のメモリセルが形成されるメモリセ
ル領域及び周辺回路が形成される周辺回路領域を有し、
前記メモリセルはＭＯＳトランジスタ及びこのＭＯＳト
ランジスタ上に一部重なるよう形成されたスタック型キ
ャパシタからなる半導体記憶装置において、前記周辺回
路領域のＭＯＳトランジスタの上部に、前記スタック型
キャパシタとほぼ同じ高さとなるまで形成した絶縁膜を
有することを特徴とする半導体記憶装置。 - 【請求項２】 複数のメモリセルが形成されるメモリセ
ル領域及び周辺回路が形成される周辺回路領域を有し、
前記メモリセルはＭＯＳトランジスタ及びこのＭＯＳト
ランジスタ上に一部重なるよう形成されたスタック型キ
ャパシタからなる半導体記憶装置の製造方法において、
前記メモリセル領域に前記スタック型キャパシタを形成
したあとに、前記周辺回路領域のＭＯＳトランジスタの
上部に絶縁膜を形成することを特徴とする半導体記憶装
置の製造方法。 - 【請求項３】 前記絶縁膜は、SiO2を過飽和に溶解した
H2SiF6に、前記スタック型キャパシタを形成しその上部
にレジストを堆積した半導体基板全体を浸漬し、これに
H3BO3 を添加することにより、前記半導体基板上の前記
レジストに被覆されていない領域に前記SiO2を析出堆積
させて選択的に形成させることを特徴とする請求項２記
載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026039A JPH08204152A (ja) | 1995-01-20 | 1995-01-20 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026039A JPH08204152A (ja) | 1995-01-20 | 1995-01-20 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204152A true JPH08204152A (ja) | 1996-08-09 |
Family
ID=12182567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7026039A Pending JPH08204152A (ja) | 1995-01-20 | 1995-01-20 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204152A (ja) |
-
1995
- 1995-01-20 JP JP7026039A patent/JPH08204152A/ja active Pending
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