JPH08201707A - ブロックリセット及び補助記憶装置における多重化記憶タイミング - Google Patents

ブロックリセット及び補助記憶装置における多重化記憶タイミング

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JPH08201707A
JPH08201707A JP15788095A JP15788095A JPH08201707A JP H08201707 A JPH08201707 A JP H08201707A JP 15788095 A JP15788095 A JP 15788095A JP 15788095 A JP15788095 A JP 15788095A JP H08201707 A JPH08201707 A JP H08201707A
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Abstract

(57)【要約】 【目的】 システムのコストダウン及び高速動作を可能
にする、個々にアドレス指定可能な画素のアレイを有す
る空間光変調器を提供する。 【構成】 空間光変調器は、個々に制御可能な画素のア
レイを有し、所定数の画素がメモリセル（１６）に割り
合てられる。該メモリセルは、入力バス（１４）からの
データを受信する。信号（２２）に基づき、メモリセル
は、そのデータを、二次メモリ（１８）と、その割り合
てられた画素のうちの１つの活性化回路群（２０）とに
転送する。第２の信号に基づき、画素は、活性化回路群
上のデータに応答する。データの表示時間が、メモリセ
ルに対するロード時間未満のとき、二次メモリは、画素
を暗くするように、第２の信号（２４）でセットされ、
別の制御信号によって、画素はメモリに応答させられ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、空間光変調器に関
し、特に、空間光変調アレイを支持する記憶構成に関す
る。
【０００２】
【従来技術の説明】１つの形式において、空間光変調器
は、例えば、液晶表示パネルまたはデジタル・マイクロ
ミラー装置等の、個々にアドレス指定可能な要素のアレ
イから構成される。変調器アレイのこれらの例は、例え
ば、プリンタ、ディスプレイ、及び光学的処理等の、多
くの用途を有する。この論議を、表示システムに焦点を
絞って展開することとする。
【０００３】幾つかの応用において、これらのアレイ
は、各個々の要素がＯＮまたはＯＦＦ信号を受信する２
進モードで機能する。一般に、ＯＮ信号を受信するアレ
イの要素、即ち、画素は、視聴者が画面から直接に、ま
たは光学を通して受信する画像を形成する。
【０００４】各画素を個々にアドレス指定するために、
各変調器アレイは、信号が各画素に達するようにする回
路群を有すると共に、該回路群を或る一定の方法で応答
するように起動する必要がある。１つのアプローチで
は、画素の次の状態に対する情報を受信する。１画素当
り１個のメモリセルが要求される。この情報は、表示さ
れた画像を生成するのに使用される構成に起因する。
【０００５】パルス幅変調と呼ぶ、画像の生成に対する
１つの技術は、各画素を、ビデオ・フレーム時間内で繰
り返しＯＮ及びＯＦＦに切り換えさせる。この方法は、
フレーム内でどれ程数多く画素がＯＮであるか、即ち、
最終画像に光を伝達することによって、所定の画素の強
度を制御する。デジタル的に、グレイ・レベルは、デー
タの重み付けビットを使用することによって達成され
る。
【０００６】例えば、１６個のグレイ・レベルを達成す
るために、各画素は、１フレームの時間間隔に渡って、
４ビットのデータを受信する。フレーム時間は、１５個
のスライス、即ち１から１５個に分割される。最上位の
ビット（ＭＳＢ）は、そのデータを表示すべく、これら
の時間スライスのうちの８個を受信することとなろう。
次の最上位ビットは、４個等を受信することとなろう。
これらの時間スライスを、不連続区分におけるデータの
ビットに割当てできるようにした技術が存在する。例え
ば、ＭＳＢは、一度に２個の時間スライスの間、表示
し、次いで、別の時間に他の６個の時間スライスの間、
表示することができ、または再度分割することができ
る。例としてデー・エム・デー（ＤＭＤ）を使用するこ
の方法に関する詳細な説明は、「パルス幅変調式表示シ
ステムに使用するＤＭＤアーキテクチャ及びタイミング
（ＤＭＤ Architectuve and Timing for Use in a Pul
se-Width Modulated Display System)」と題する米国特
許第５，２７８，６５２号にある。
【０００７】上記技術では、表示すべきデータを保存す
ると共に、それを適切な時間に画素へ送給するメモリが
必要とされる。１つの技術では、１画素当り１個のメモ
リを使用する。セルは、画素のデータを受信し、画素
は、新しい状態にラッチされた新しいデータに反応でき
るようにする制御信号を得る。一方、セルは、画素の次
の状態に対するデータを受信中である。画素転送信号が
生じるとき、画素は、その新しいデータに反応する。
【０００８】上述した方法は、画素転送信号を直ちに受
信する完全アレイに焦点を絞っている。しかしながら、
任意の１つの画素に対して、転送信号を自動的に受信で
きるようにする技術が存在する。これは、システムをは
るかに管理可能にするはるかに低いデータ転送速度を考
慮している。１つのこの種方法は、「空間光変調器用の
画素制御回路群（Pixel Control Civmitry for Spatial
Light Modulator) 」と題する米国特許出願第０８／０
０２，６２７号に論じられている。
【０００９】しばしば分割リセット（split reset)と称
されるこの特殊な技術は、１メモリセル当りの画素の数
が「ファンアウト（fanout) 」と呼ばれる状態で、１画
素当り１個以下のメモリセルを使用している。このアー
キテクチャは、より正確には、多重化メモリ・アーキテ
クチャと称される。メモリセルは、丁度１個ではなく、
画素の集合に対するデータを受信する。ピークのデータ
転送速度を、平均のデータ転送速度と最も接近してマッ
チさせるため、ファンアウトは、次式によって計算され
る。
【数１】 式中、ｎは、強度に関するビット数である。従って、４
ビットの強度が所望されれば、ファンアウトは、２4 −
１、即ち１５を４で除して、３．７５画素に等しくな
る。分数の画素は不可能であるため、１メモリセル当り
４画素となる。
【００１０】上記アプローチにおける１つの問題は、強
度に関するレベル数が、１メモリセル当りの画素数にリ
ンクしているということである。１メモリセル当りの画
素数は、デバイスを製造する以前に決定する必要があ
る。異なるビット数の強度に対するセット・ファンアウ
トを有するデバイスを使用することは、データ転送速度
を増大させ、このことは、多重化メモリ・アーキテクチ
ャを使用する主要な利点を除去する。
【００１１】従って、強度に関するレベル数が異なれ
ば、システムのコストダウンを維持するのに、異なるデ
バイスを製造する必要がある。要求は、多重化メモリ・
アーキテクチャをもっと柔軟にすると共に、特別に製造
されるデバイスに対する要求を除去する方法に対して存
在する。
【００１２】
【発明の概要】この発明の態様は、個々にアドレス指定
可能な画素のアレイを有する空間光変調器である。各画
素は、画素に引き渡される信号に応答して、セット及び
リセットすることができる。画素は、反射式または透過
性であってよい、アクティブ領域、及び活性化回路群か
ら成っている。信号は、メモリセルを介して、画素にパ
スされ、この際、１つ以上の画素が任意の１つのメモリ
セルから信号を受信する。メモリセルとの関連の画素数
は、強度のビット数に応じて、デバイス製造の前に決定
される。
【００１３】この発明の一態様によって、ピークのデー
タ転送速度の増加を最小化しながら、１メモリセル当り
多数の集合画素について製造されるデバイスは、幾つか
の応用に対して使用することができる。同一のデバイス
は、デバイスの固定されたファンアウトに拘らず、強度
に関する異なるビット数を各システムが使用する２つの
システムに対して使用することができよう。
【００１４】
【実施例】２進空間光変調器は、ＯＮまたはＯＦＦ状態
を有する個々にアドレス指定可能な画素のアレイを有す
る変調器である。代表例は、液晶ディスプレイ（ＬＣ
Ｄ）、デジタル・マイクロミラー装置（ＤＭＤ）、及び
作動式ミラー・アレイ（ＡＭＡ）である。２進空間光変
調器をアドレス指定する１つの方法は、パルス幅変調
（ＰＷＭ）である。入力ビデオ・データストリームは、
必要ならば、デジタル化され、次いで、或る型式のメモ
リにパスされる。メモリは、ビデオ・フレームによっ
て、データストリームを記憶する。アレイ上の所定の画
素は、この画素に対して特に設定されたビデオ・フレー
ム中のデータを有する。データセットの寸法は、システ
ムが使用する強度のビット数によって決まる。システム
が、８ビットの強度を使用したならば、各画素に対して
８ビットのデータがあることとなろう。
【００１５】各ビットを与えれば、２進重みは、グレイ
・レベルを達成する。例えば、８ビット・システムに対
して、そのうちの２５５個のレベルが零でない、２５６
個のグレイ・レベルがある。ＰＷＭが２５６個のグレイ
・レベルを達成するために、フレーム時間は、２５５個
の時間スライスに分割される。最上位のビット（ＭＳ
Ｂ）は、その表示時間の間に、これらの時間スライスの
うちの１２８個を受信する。表示時間とは、照明を受け
ながら、画素が所定ビットのデータに反応する時間を意
味している。重みのそのビットに対するデータは、ＯＮ
位置にて１つの画素を有すると共に、ＯＦＦ位置にて別
の画素を有し得る。画素は、その活性化回路群上のデー
タに応じて、ＯＮまたはＯＦＦの位置の何れかをとる。
ＤＭＤ及びＬＣＤに対して、活性化回路群は、通常、少
なくとも１つの電極から成っている。ＡＭＡに対して
は、活性化回路群は、一般に、ピエゾ電気結晶体から成
っている。また、充電及び放電することができるコンデ
ンサを使用することができる。
【００１６】次のＭＳＢは、最下位のビット（ＬＳＢ）
が１個の時間スライスを受信するまで、６４個の時間ス
ライスなどを受信することとなる。参照することによっ
て、ここに含まれる、「パルス幅変調式表示システムに
使用するＤＭＤアーキテクチャ及びタイミング（ＤＭＤ
Architecture and Timing for Use in a Pulse-Width
Modulated Display System)」と題する先に述べた米国
特許第５，２７８，６５２号に説明されている、データ
をロードすると共にこれを表示する多様な方法及び手段
がある。
【００１７】上記型式の構成において、ロード時間は、
１個の時間スライスに等しい必要がある。ＬＳＢは１個
の時間スライスのみを受信するので、これらの時間スラ
イスをＬＳＢ時間と称するのは、より一般的である。こ
のことによって、次のビットのデータを、各画素に取り
付けたメモリセルにロードすることができる。ＰＷＭ構
成が極めて簡単であると共に、各ビットがフレームの間
にＭＳＢからＬＳＢに順々にロードされれは、次のフレ
ームのＭＳＢを、前のフレームの間に、ＬＳＢ表示時間
にロードする必要がある。従って、ロード時間は、ＬＳ
Ｂ時間に等しい必要がある。
【００１８】これは、極度に高いバーストデータ転送速
度につながる。アレイが２，０４８×１，１５２であれ
ば、１つのＬＳＢ時間にロードしなければならない画素
の数は、２，３５９，２９６個である。ＬＳＢ時間は、
次のようにして計算することができる。
【数２】 式中、Ｆは１秒当り３０フレームのフレーム時間に等し
く、Ｒは１フレーム当りの色の数であり、Ｉは強度の整
数ビットの数である（２５６レベルシステムに対して、
Ｉ＝８）。
【００１９】１フレーム当りの色の数は、システム構成
によって決まる。システムが１個の空間光変調器を有す
れば、全色に対して、該システムは、色フィルタまたは
変調器を照らす光を色付ける何ら同等物を有する必要が
あろう。従って、１フレーム当り３色とする必要があ
る。このことによって、前述したＰＷＭ構成を、１フレ
ーム当り３回、各色に対して１度実施する必要があるこ
とが要求される。このとき、ＬＳＢ時間は、１／３０×
１／３０×１／２５５＝４３．５μｓｅｃ．となろう。
２，３５９，２９６画素をロードする必要がある。別の
構成は、各１つを或る一定の色に対して専用にした状態
で、３個の空間光変調器を有し、この結果、各デバイス
に対し１フレーム当りの色の数を１に低減する。このこ
とは、１３０．５μｓｅｃ．のフレーム時間を有するこ
ととなる。
【００２０】データ転送速度は、以下のようにして計算
される。
【数３】 式中、Ｒは行の数で、Ｃは列の数である。上記システム
に対するデータ転送速度は、（２，０４８×１，１５
２）１４３．５μｓｅｃ．、即ち、１秒当り５４．２ギ
ガビットとなる。
【００２１】例えば、各列に対して２個の列ドライバを
使用して、データ転送速度を低くすべく、調整を行うこ
とができ、この結果、データ転送速度を半分にカットす
る。使用するデバイスが１２８個の入力ピンを有してい
れば、各シフトレジスタがどんなに広くても、データ転
送速度を再度カットできるようにするシフトレジスタを
使用すべく、各列を共にグループ分けすることができ
る。多重化メモリ・アーキテクチャの利点の１つは、Ｌ
ＳＢ時間にロードすべきメモリセルの数をカットするこ
とによって、ピークのデータ転送速度を劇的に低減する
ことである。
【００２２】しかしながら、多重化メモリ・アーキテク
チャを使用する最も大きい欠点は、次式で表
【数４】 わされるファンアウト（式中、ｎは強度に関するビット
数である）が、入力データ転送速度を最小化するための
製造前に各デバイスに対して設定されることである。多
重化メモリ・アーキテクチャ・メモリセル１０、及びそ
の割当て画素要素１２ａ、１２ｂ、１２ｃ、及び１２ｄ
の例は、図１に示されている。図示の実施例は、４個の
ファンアウト（４ビット・システム）に対するものであ
り、ここで、ファンアウトは、１個のメモリセル当りの
画素の数である。異なる強度レベルを有する別の応用に
対してセット・ファンアウトを有するデバイスの使用
は、ピークのデータ転送速度を増大させる。この増大
は、そのファンアウトに対して強度の適切なレベルを使
用したときのデバイスのデータ転送速度を掛け、デバイ
スのファンアウトによって除された新しいレベルのファ
ンアウトによって決定される。
【００２３】例えば、１０．９ＭＨｚのデータ転送速度
及び１１個のファンアウト（６４個の強度レベルのファ
ンアウトは１０．５であり、これを切り上げた）を有す
るチップを、２５６の強度レベルを必要とするシステム
に対して使用することができよう。２５６の強度レベル
（２５５＋ＯＦＦ状態）のデバイスに対する最適のファ
ンアウトは、２8 −１、即ち２５５を８で除した、３１
に等しい。このとき、新しいデータ転送速度は、３１
（新しいファンアウト）／１１（前のファンアウト）×
１０．９ＭＨｚで、３０．７ＭＨｚに等しい。以下の表
の他の計算を見ると、セット・ファンアウトを有するデ
バイスの使用が、他の応用に対して実用的でない理由が
容易に解かる。
【表１】 デバイスのファンアウト＝１１（６４の強度レベル）新
しいデータ転送速度＝（最適ファンアウト／デバイスの
ファンアウト）×最低ファンアウトデータ転送速度 １個の空間光変調器１８０Ｈｚの入力速度を有する２，
０４８×１，１５２ １２８入力ピン
【００２４】しかしながら、メモリセルとこれに割り合
てられる画素との間の予備回路群の実施において、セッ
ト・ファンアウトを有するデバイスを、データ転送速度
におけるこの種の劇的増大無しに、新しい応用に使用す
ることが可能である。この一例は、図２に示されてお
り、図３ａのタイミング図において処理されるときに容
易に理解される。
【００２５】図２において、データ入力バス１４は、
（ＬＳＢの次の）ビット１に対するデータを、一次メモ
リセルまたはデータ・ラッチ１６に転送する。このこと
は、図３ａのタイミング図の最初の線にて見られる。ビ
ット１が全てのそれぞれのメモリセルにロードされた
後、２つの制御信号が生じる。先ず、図３ａの第２の線
に示されているのは、陰の転送信号２２である。これ
は、データを、一次メモリセルからその二次または陰の
メモリセル１８に転送する。実例に対して、これはデー
タ・ラッチであると仮定されるが、データを記憶すると
共にクリアすることができる任意型式の回路を備えるこ
とができる。これはまた、データを、電極または（１１
のファンアウトに対する）画素２０ａないし２０ｋの他
の活性化回路群に転送する。電極状態は、図３ａの第３
の線に示されている。第２の制御信号は、図３ａの第４
の線に示されている画素転送信号である。画素は、図３
ａの第４の線に示す画素転送信号に応答して、ビット１
のデータを表示すべく、順応する。一点鎖線によって囲
まれた領域での転送信号の順序付け及びデータの移動に
対するフローチャート・プロセスは、図３ｂに示されて
いる。
【００２６】同一のプロセスは、ＬＳＢであるビット０
に対して繰り返す。しかしながら、陰のメモリは、図３
ａの第６の線に示すような信号２４を用いて、二次メモ
リとは分れてクリアされる。これによって、画素転送信
号が加えられたとき、画素がＯＦＦ状態にセットされ
る。この場合、陰のクリア及び画素転送信号のタイミン
グは、ビット０に対する表示時間が、ビット１に対する
表示時間の半分であるようになっている。第２の一点鎖
線で囲まれた、タイミング図のこの領域に対するフロー
チャートは、図３ｃに示されている。
【００２７】ＬＳＢの表示時間の際に二次メモリをクリ
アすることによって、ロードすべきデバイスに対して、
ＬＳＢ表示時間に比して更に大なる時間が与えられる。
ビット０は、クリア可能なビットとして説明され、これ
は、その表示時間がロード時間未満であることを意味し
ている。例えば、ビット０、即ちＬＳＢが、その通常の
表示時間後にクリアされ、かつ、次の陰の転送信号が、
別のＬＳＢ時間の間に到来しなければ、デバイスのロー
ド時間は、有効に２倍とされる。デバイスをフレームの
１／２５５にロードしなければならない代わりに、フレ
ームの１／１２８にデバイスをロードすることができ
る。
【００２８】この手続きは、ビットを異なって同定する
ことによって、多重化メモリ・アーキテクチャに取り掛
かる。ｎビットの強度の代わりに、ここで、２種類のビ
ット、即ち、ロード時間が表示時間以下の整数ビットで
あるＩビット、及びクリア可能なビットであるＣビット
がある。このとき、ファンアウトの計算は、次のように
なる。
【数５】 これは、最適ファンアウト以外についてのデバイスに対
する新しいデータ転送速度を計算するのに、表Ｉに使用
された転送速度を低下させる。以下の表は、システムに
対する強度のビット数及び有効ビットを示している。
【表２】 デバイスのファンアウト＝１１ 新しいデータ転送速度＝（最適ファンアウト／デバイス
のファンアウト）×最適ファンアウト データ転送速度 １個の空間光変調器２，０４８×１，１５２ １２８のデータピン
【００２９】以上から解かるように、１つのクリア可能
ビットを有効に使用することにより、８及び９の有効ビ
ットの双方に対して、データ転送速度が半分にカットさ
れる。第２のクリア可能ビットを使用することによっ
て、データ転送速度が、２に関する殆んど別のファクタ
だけ低減される。デバイスが１６のファンアウトを有す
れば、１のクリア可能ビットを使用する８の有効ビット
は、デバイスが８ビット強度に対して製造されたかのよ
うに、同一のデータ転送速度を有することに留意すべき
である。７の整数ビット及び１のクリア可能ビットに対
する最適ファンアウトは、２7 −１＋１、即ち、１２８
を８で除した１６である。また、デバイスが１４のファ
ンアウトを有していれば、７の整数ビット及び２のクリ
ア可能ビットを使用する９の有効ビットに対するデータ
転送速度は、デバイスが、９ビットに対するファンアウ
トを用いて製造されたかのように、同一となる。
【００３０】低減されたメモリ要求及び多重化メモリ・
アーキテクチャのデータ転送速度関係を使用する機能に
よって、システムのコストが安く維持されると共に、高
速動作が可能となる。また、多重化メモリ・アーキテク
チャを使用することによって、平均のデータ転送速度
が、ピークのデータ転送速度に近づくかまたはこれと等
しくない、従って、高価で高速のプロセッサは必要とさ
れない。しかしながら、多重化メモリ・アーキテクチャ
の限界は、強度の或るビット数と結びついているそのフ
ァンアウトに基づいている。
【００３１】以上、述べたように、メモリ要求を倍にし
ながら、前に指摘したようなローデンィング構成と関連
して予備メモリセルを使用することによって、セット・
ファンアウトを有するデバイスが、異なるレベルの強度
を要求する応用に使用できるようになる。多重化メモリ
・アーキテクチャは、１画素アレイ当りの１つのメモリ
セルに関するメモリ要求を４のファクタだけ低減するの
で、メモリ要求の倍化は、大きな問題ではない。従っ
て、増大するメモリ要求においてさえも、デバイスは、
該デバイスがＨ１画素システム当り１個のメモリセルに
おいてあった状態で、うまく維持される。
【００３２】このように、以上、適合式多重化メモリ・
アーキテクチャ空間光変調器の特別な実施例について説
明したが、この種特別な引用は、特許請求の範囲で述べ
る限りを除いて、この発明の範囲についての制限として
考えるべきこととは意図されていない。
【００３３】以上の説明に関して更に以下の項を開示す
る。 （１）ａ．各画素が、（ｉ）入射光を受光するアクティ
ブ領域、及び（ii) 前記アクティブ領域に対して、前記
入射光を変更させるデータを受信してなる活性化回路群
から成る個々にアドレス指定可能な画素のアレイと、 ｂ．前記画素と電気的に接続されたメモリセルであっ
て、少なくとも２つの独特の画素が各メモリセルと接続
されてなる前記メモリセルと、 ｃ．前記活性化回路群の前のメモリセルから前記データ
を受信すると共に、前記メモリセルが新しいデータを受
信できるようにした、前記メモリセル及び前記画素の間
の付加的回路群であって、独立した制御信号を受信する
ことができる前記付加的回路群と、を具備したことを特
徴とする改良式データ・ローディングを有する空間光変
調器。
【００３４】（２）第１項記載の変調器において、前記
画素は、デジタル・ミラー装置であることを特徴とする
前記変調器。
【００３５】（３）第１項記載の変調器において、前記
画素は、液晶セルであることを特徴とする前記変調器。
【００３６】（４）第１項記載の変調器において、前記
画素は、作動式ミラー・アレイであることを特徴とする
前記変調器。
【００３７】（５）第１項記載の変調器において、前記
活性化回路群は、少なくとも１つの電極であることを特
徴とする前記変調器。
【００３８】（６）第１項記載の変調器において、前記
活性化回路群は、少なくとも１つのコンデンサであるこ
とを特徴とする前記変調器。
【００３９】（７）第１項記載の変調器において、前記
付加的回路群は、データ・ラッチであることを特徴とす
る前記変調器。
【００４０】（８）空間光変調器の改良式データ・ロー
ディングのための方法において、 ａ．第１のデータ信号をメモリセルのアレイに送出する
段階であって、各前記メモリセルには、前記空間光変調
器の少なくとも２つの独特の個々にアドレス指定可能な
画素が割り合てられてなる前記段階と、 ｂ．前記メモリセルのアレイで、前記第１のデータ信号
を受信する段階と、 ｃ．前記メモリセルのアレイに転送制御信号を送出し
て、前記メモリセルのおのおのに対して、前記第１のデ
ータ信号を第２のメモリセルに転送させるようにする段
階と、 ｄ．前記第２のメモリセルからの前記第１のデータ信号
を、前記画素のおのおのにおける活性化回路群に送出す
る段階と、 ｅ．第２の制御信号を送出して、前記画素に対して、前
記第１のデータ信号に応答させるようにする段階と、 ｆ．前記第１のメモリセルで第２のデータ信号を受信し
ながら、第３の制御信号を選択的に送出して、前記画素
のうちの選択されたものに対して、前記第１のデータ信
号への応答を停止させるようにする段階と、を具備した
ことを特徴とする前記方法。
【００４１】（９）適応可能な多重化メモリ・アーキテ
クチャを有する空間光変調器アレイ。該変調器は、個々
に制御可能な画素のアレイを有し、ここで、所定数の画
素が、メモリセル１６に割り合てられる。該メモリセル
は、入力バス１４からのデータを受信する。信号２２に
基づき、メモリセルは、そのデータを、二次メモリ１８
と、その割り当てられた画素のうちの１つの活性化回路
群２０とに転送する。第２の信号に基づき、画素は、活
性化回路群上のデータに応答する。データの表示時間
が、メモリセルに対するロード時間未満のとき、二次メ
モリは、画素を暗くするように、第２の信号２４でセッ
トされ、別の制御信号によって、画素はメモリに応答さ
せられる。このようにして、強度のビット数が、各メモ
リセルに割り当てられた画素の数を決定するのに使用さ
れる強度のビット数とを同一であり得なくとも、ロード
時間が延ばされ、データ転送速度が比較的低く維持され
る。
【図面の簡単な説明】
【図１】多重化メモリ・アーキテクチャ・メモリセル及
びその指定された画素要素の例を示すブロック図であ
る。
【図２】陰のセルを有する多重化メモリ・アーキテクチ
ャ・メモリセル及びその割り当てられた画素要素の例を
示すブロック図である。
【図３】陰のセルを有する多重化メモリ・アーキテクチ
ャ・メモリセル及びその割り当てられた画素要素に対す
るタイミング図である。
【符号の説明】
１０ 多重化メモリ・アーキテクチャ・メモリセル １２ａ、１２ｂ、１２ｃ 画素要素 １４ データ入力バス １６ 一次メモリセルまたはデータ・ラッチ １８ 二次または陰のメモリセル ２０ａ〜２０ｋ 画素 ２２ 陰の転送信号 ２４ 陰のクリア信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１２月１５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ａ．各画素が、（ｉ）入射光を受光する
    アクティブ領域、及び（ii）前記アクティブ領域に対し
    て、前記入射光を変更させるデータを受信してなる活性
    化回路群から成る個々にアドレス指定可能な画素のアレ
    イと、 ｂ．前記画素と電気的に接続されたメモリセルであっ
    て、少なくとも２つの独特の画素が各メモリセルと接続
    されてなる前記メモリセルと、 ｃ．前記活性化回路群の前のメモリセルから前記データ
    を受信すると共に、前記メモリセルが新しいデータを受
    信できるようにした、前記メモリセル及び前記画素の間
    の付加的回路群であって、独立した制御信号を受信する
    ことができる前記付加的回路群と、を具備したことを特
    徴とする改良式データ・ローディングを有する空間光変
    調器。
  2. 【請求項２】 空間光変調器の改良式データ・ローディ
    ングのための方法において、 ａ．第１のデータ信号をメモリセルのアレイに送出する
    段階であって、各前記メモリセルには、前記空間光変調
    器の少なくとも２つの独特の個々にアドレス指定可能な
    画素が割り当てられてなる前記段階と、 ｂ．前記メモリセルのアレイで、前記第１のデータ信号
    を受信する段階と、 ｃ．前記メモリセルのアレイに転送制御信号を送出し
    て、前記メモリセルのおのおのに対して、前記第１のデ
    ータ信号を第２のメモリセルに転送させるようにする段
    階と、 ｄ．前記第２のメモリセルからの前記第１のデータ信号
    を、前記画素のおのおのにおける活性化回路群に送出す
    る段階と、 ｅ．第２の制御信号を送出して、前記画素に対して、前
    記第１のデータ信号に応答させるようにする段階と、 ｆ．前記第１のメモリセルで第２のデータ信号を受信し
    ながら、第３の制御信号を選択的に送出して、前記画素
    のうちの選択されたものに対して、前記第１のデータ信
    号への応答を停止させるようにする段階と、を具備した
    ことを特徴とする前記方法。
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