JPH08195663A - スイッチング半導体素子の制御回路 - Google Patents
スイッチング半導体素子の制御回路Info
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- JPH08195663A JPH08195663A JP7241167A JP24116795A JPH08195663A JP H08195663 A JPH08195663 A JP H08195663A JP 7241167 A JP7241167 A JP 7241167A JP 24116795 A JP24116795 A JP 24116795A JP H08195663 A JPH08195663 A JP H08195663A
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- circuit
- switching
- switching semiconductor
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Abstract
(57)【要約】
【課題】放電電流の放電経路を遮断することにより、制
御回路の誤動作をより確実に防止できるスイッチング半
導体素子の制御回路を提供する。 【解決手段】ブリッジ回路構成されたスイッチング半導
体素子１Ａ，１Ｂそれぞれの制御入力側に抵抗４Ａ，４
Ｂを介して接続されたスイッチング制御用集積回路を含
み、その出力駆動電圧によりスイッチング半導体素子を
オンオフ制御する制御回路３Ａ，３Ｂ等３において、ス
イッチング半導体素子の開閉に伴いスイッチング制御用
集積回路において生ずる図示しない逆バイアスとなる素
子を含む放電経路を、スイッチング制御用集積回路とス
イッチング半導体素子との間に接続されたｐｎｐトラン
ジスタにより遮断する逆バイアス防止回路２１Ａ，２１
Ｂを備える。
御回路の誤動作をより確実に防止できるスイッチング半
導体素子の制御回路を提供する。 【解決手段】ブリッジ回路構成されたスイッチング半導
体素子１Ａ，１Ｂそれぞれの制御入力側に抵抗４Ａ，４
Ｂを介して接続されたスイッチング制御用集積回路を含
み、その出力駆動電圧によりスイッチング半導体素子を
オンオフ制御する制御回路３Ａ，３Ｂ等３において、ス
イッチング半導体素子の開閉に伴いスイッチング制御用
集積回路において生ずる図示しない逆バイアスとなる素
子を含む放電経路を、スイッチング制御用集積回路とス
イッチング半導体素子との間に接続されたｐｎｐトラン
ジスタにより遮断する逆バイアス防止回路２１Ａ，２１
Ｂを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、モーター制御用
インバータなどにスイッチング半導体素子として用いら
れるパワーデバイスの制御回路、ことにスイッチング制
御用集積回路を用いた制御回路に関する。
インバータなどにスイッチング半導体素子として用いら
れるパワーデバイスの制御回路、ことにスイッチング制
御用集積回路を用いた制御回路に関する。
【０００２】
【従来の技術】図３は従来のスイッチング半導体素子の
制御回路を簡略化して示す接続図であり、インバータと
してブリッジ回路構成されたスイッチング半導体素子を
上側アーム，下側アームそれぞれ１つのスイッチング半
導体素子１Ａ，１Ｂを例に示してある。図において、ス
イッチング半導体素子１Ａ，１Ｂには、パワーＭＯＳＦ
ＥＴ（伝導度変調型トランジスタ），ＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）などが用いられてお
り、図の場合パワーＭＯＳＦＥＴからなるスイッチング
半導体素子１Ａ，１Ｂの制御入力側に駆動電圧ＶG を供
給する制御回路３Ａ，３Ｂ等３には図示しないスイッチ
ング制御用集積回路が用いられ、その出力段のバッファ
トランジスタとしてはｎｐｎトランジスタ１２とｐｎｐ
トランジスタ１３とのプッシュプル・エミッタホロワ回
路１１を備え、その並列接続されたエミッタ側がゲート
抵抗４Ａ，４Ｂを介してスイッチング半導体素子の制御
入力に接続される。また、５Ａ，５Ｂは制御回路３Ａ，
３Ｂの制御電源（電圧ＶCC）、２Ａ，２Ｂはスイッチン
グ半導体素子１Ａ，１Ｂの帰還ダイオードである。上述
の回路において、プッシュプル・エミッタホロワ回路１
１はそのベースにオン信号を印加することによりｎｐｎ
トランジスタ１２がオン，ｐｎｐトランジスタ１３がオ
フとなり、ゲート抵抗４を介してスイッチング半導体素
子に駆動電圧ＶGが印加される。また、プッシュプル・
エミッタホロワ回路１１のベースにオフ信号を印加する
ことによりｎｐｎトランジスタ１２がオフ，ｐｎｐトラ
ンジスタ１３がオンとなり、駆動電圧ＶG が零に低下す
ることにより、スイッチング半導体素子１Ａ，１Ｂのオ
ンオフ制御が行われる。
制御回路を簡略化して示す接続図であり、インバータと
してブリッジ回路構成されたスイッチング半導体素子を
上側アーム，下側アームそれぞれ１つのスイッチング半
導体素子１Ａ，１Ｂを例に示してある。図において、ス
イッチング半導体素子１Ａ，１Ｂには、パワーＭＯＳＦ
ＥＴ（伝導度変調型トランジスタ），ＩＧＢＴ（絶縁ゲ
ート型バイポーラトランジスタ）などが用いられてお
り、図の場合パワーＭＯＳＦＥＴからなるスイッチング
半導体素子１Ａ，１Ｂの制御入力側に駆動電圧ＶG を供
給する制御回路３Ａ，３Ｂ等３には図示しないスイッチ
ング制御用集積回路が用いられ、その出力段のバッファ
トランジスタとしてはｎｐｎトランジスタ１２とｐｎｐ
トランジスタ１３とのプッシュプル・エミッタホロワ回
路１１を備え、その並列接続されたエミッタ側がゲート
抵抗４Ａ，４Ｂを介してスイッチング半導体素子の制御
入力に接続される。また、５Ａ，５Ｂは制御回路３Ａ，
３Ｂの制御電源（電圧ＶCC）、２Ａ，２Ｂはスイッチン
グ半導体素子１Ａ，１Ｂの帰還ダイオードである。上述
の回路において、プッシュプル・エミッタホロワ回路１
１はそのベースにオン信号を印加することによりｎｐｎ
トランジスタ１２がオン，ｐｎｐトランジスタ１３がオ
フとなり、ゲート抵抗４を介してスイッチング半導体素
子に駆動電圧ＶGが印加される。また、プッシュプル・
エミッタホロワ回路１１のベースにオフ信号を印加する
ことによりｎｐｎトランジスタ１２がオフ，ｐｎｐトラ
ンジスタ１３がオンとなり、駆動電圧ＶG が零に低下す
ることにより、スイッチング半導体素子１Ａ，１Ｂのオ
ンオフ制御が行われる。
【０００３】また、スイッチング半導体素子の制御は、
まずスイッチング半導体素子１Ｂをオフした状態でスイ
ッチング半導体素子１Ａをオンすると、誘導性の負荷９
を介して主回路電流ＩL が流れ、次にスイッチング半導
体素子１Ａをオフすると帰還ダイオード２Ｂと負荷９の
閉回路にリカバリー電流ＩR が流れて主回路電流ＩLが
減少し、さらに，再度スイッチング半導体素子１Ａをオ
ンすると再び主回路電流ＩL が流れ始めることにより、
誘導性負荷９に流れる主回路電流ＩL のスイッチング制
御が行われる。
まずスイッチング半導体素子１Ｂをオフした状態でスイ
ッチング半導体素子１Ａをオンすると、誘導性の負荷９
を介して主回路電流ＩL が流れ、次にスイッチング半導
体素子１Ａをオフすると帰還ダイオード２Ｂと負荷９の
閉回路にリカバリー電流ＩR が流れて主回路電流ＩLが
減少し、さらに，再度スイッチング半導体素子１Ａをオ
ンすると再び主回路電流ＩL が流れ始めることにより、
誘導性負荷９に流れる主回路電流ＩL のスイッチング制
御が行われる。
【０００４】上記スイッチング動作の過程で、スイッチ
ング半導体素子１Ａがターンオフして主回路電流ＩL が
零となり、帰還ダイオード２Ｂを介してリカバリー電流
ＩRが流れ始める瞬時の移行過程においては、スイッチ
ング半導体素子１Ｂのドレイン−ソース間電圧が高い電
圧から低い電圧に急激に低下するので、この電圧変化に
伴ってスイッチング半導体素子１Ｂのドレイン−ソース
間に存在する帰還容量ＣDGが放電し、帰還容量ＣDG−負
荷９−負側制御電源ライン５Ｎ−制御回路３Ｂ−ゲート
抵抗４Ｂ−帰還容量ＣDGを放電経路とする放電電流ＩD
が発生する。この放電電流ＩD は負側制御電源ライン５
Ｎ，制御回路３，およびゲート抵抗４Ｂを流通経路とし
て流れるため、制御回路３Ｂの接地端−出力端間に逆バ
イアス電圧が発生し、これが原因で制御回路３Ｂの動作
が不安定になる。また、これと同時に、その後のｐｎｐ
トランジスタ１３のオン動作に遅れが生じ、これが原因
でｎｐｎトランジスタ１２とのプッシュプル動作に食い
違いが生じるため、両トランジスタが共に一時的にオン
状態になるなどの誤動作を生ずる危険性がある。
ング半導体素子１Ａがターンオフして主回路電流ＩL が
零となり、帰還ダイオード２Ｂを介してリカバリー電流
ＩRが流れ始める瞬時の移行過程においては、スイッチ
ング半導体素子１Ｂのドレイン−ソース間電圧が高い電
圧から低い電圧に急激に低下するので、この電圧変化に
伴ってスイッチング半導体素子１Ｂのドレイン−ソース
間に存在する帰還容量ＣDGが放電し、帰還容量ＣDG−負
荷９−負側制御電源ライン５Ｎ−制御回路３Ｂ−ゲート
抵抗４Ｂ−帰還容量ＣDGを放電経路とする放電電流ＩD
が発生する。この放電電流ＩD は負側制御電源ライン５
Ｎ，制御回路３，およびゲート抵抗４Ｂを流通経路とし
て流れるため、制御回路３Ｂの接地端−出力端間に逆バ
イアス電圧が発生し、これが原因で制御回路３Ｂの動作
が不安定になる。また、これと同時に、その後のｐｎｐ
トランジスタ１３のオン動作に遅れが生じ、これが原因
でｎｐｎトランジスタ１２とのプッシュプル動作に食い
違いが生じるため、両トランジスタが共に一時的にオン
状態になるなどの誤動作を生ずる危険性がある。
【０００５】そこで、上記問題点を回避するために、ス
イッチング半導体素子３Ｂのゲート−ソース間にゲート
側をカソードとするショットキーバリアダイオード（Ｓ
ＢＤ）６Ａ，６Ｂを含むバイパス経路６を設けたスイッ
チング半導体素子の制御回路が提案されている（特願平
５−１４９９４０号）。図４は異なる従来のスイッチン
グ半導体素子の制御回路を簡略化して示す接続図であ
り、インバータとしてブリッジ回路構成されるスイッチ
ング半導体素子１Ａ，１Ｂをそれぞれ１つのＩＧＢＴを
例に示してある。図の制御回路３が図４に示す従来の制
御回路３と異なるところは、スイッチング制御用集積回
路（３Ａ）または（３Ｂ）とプッシュプル・エミッタホ
ロワ回路１１とで構成される制御回路３Ａ，３Ｂが、そ
れぞれスイッチング制御用集積回路の出力側と負側制御
電源ライン５Ｎとの間にスイッチング制御用集積回路の
出力側をカソード側にして接続されたショットキーバリ
アダイオード（ＳＢＤ）からなるバイパス経路１６を備
え、ＩＧＢＴ１Ａがオフし、ＩＧＢＴ１Ｂの帰還ダイオ
ード２Ｂを介してリカバリー電流ＩR が流れ始める瞬時
に発生する逆方向電流ＩC をバイパス経路１６を介して
バイパスさせるよう構成された点にある。
イッチング半導体素子３Ｂのゲート−ソース間にゲート
側をカソードとするショットキーバリアダイオード（Ｓ
ＢＤ）６Ａ，６Ｂを含むバイパス経路６を設けたスイッ
チング半導体素子の制御回路が提案されている（特願平
５−１４９９４０号）。図４は異なる従来のスイッチン
グ半導体素子の制御回路を簡略化して示す接続図であ
り、インバータとしてブリッジ回路構成されるスイッチ
ング半導体素子１Ａ，１Ｂをそれぞれ１つのＩＧＢＴを
例に示してある。図の制御回路３が図４に示す従来の制
御回路３と異なるところは、スイッチング制御用集積回
路（３Ａ）または（３Ｂ）とプッシュプル・エミッタホ
ロワ回路１１とで構成される制御回路３Ａ，３Ｂが、そ
れぞれスイッチング制御用集積回路の出力側と負側制御
電源ライン５Ｎとの間にスイッチング制御用集積回路の
出力側をカソード側にして接続されたショットキーバリ
アダイオード（ＳＢＤ）からなるバイパス経路１６を備
え、ＩＧＢＴ１Ａがオフし、ＩＧＢＴ１Ｂの帰還ダイオ
ード２Ｂを介してリカバリー電流ＩR が流れ始める瞬時
に発生する逆方向電流ＩC をバイパス経路１６を介して
バイパスさせるよう構成された点にある。
【０００６】
【発明が解決しようとする課題】図３に示す従来の制御
回路では、ショットキーバリアダイオード６Ｂの順方向
の立ち上がり電圧が整流ダイオードなどに比べて低いた
めに、ｐｎｐトランジスタ１３の逆飽和電圧より低い電
圧で放電電流ＩD をバイパス経路６側にバイパスするこ
とが可能であり、制御回路３Ｂの誤動作を防止すること
ができる。
回路では、ショットキーバリアダイオード６Ｂの順方向
の立ち上がり電圧が整流ダイオードなどに比べて低いた
めに、ｐｎｐトランジスタ１３の逆飽和電圧より低い電
圧で放電電流ＩD をバイパス経路６側にバイパスするこ
とが可能であり、制御回路３Ｂの誤動作を防止すること
ができる。
【０００７】しかしながら、ＳＢＤはその構造上高価で
あり、経済的不利益を招くとともに、ＳＢＤでバイパス
しきれない放電電流ＩD が流れると制御回路３が誤動作
してしまうという問題点が残っている。一方、図４に示
す制御回路では、ＳＢＤの順方向の立ち上がり電圧が整
流ダイオードなどに比べて低いことを利用して逆方向電
流ＩC によるスイッチング制御用集積回路（３Ｂ）の出
力端に加わる逆電圧、およびプッシュプル・エミッタホ
ロワ回路１１の入力端に加わる逆電圧を直接低減できる
ので、制御回路３の動作を安定化できる。しかしなが
ら、ＳＢＤはその構造上高価であり、経済的不利益を招
くとともに、ＳＢＤでバイパスしきれない逆方向電流Ｉ
C が流れると制御回路３が誤動作してしまうという問題
点が残っている。
あり、経済的不利益を招くとともに、ＳＢＤでバイパス
しきれない放電電流ＩD が流れると制御回路３が誤動作
してしまうという問題点が残っている。一方、図４に示
す制御回路では、ＳＢＤの順方向の立ち上がり電圧が整
流ダイオードなどに比べて低いことを利用して逆方向電
流ＩC によるスイッチング制御用集積回路（３Ｂ）の出
力端に加わる逆電圧、およびプッシュプル・エミッタホ
ロワ回路１１の入力端に加わる逆電圧を直接低減できる
ので、制御回路３の動作を安定化できる。しかしなが
ら、ＳＢＤはその構造上高価であり、経済的不利益を招
くとともに、ＳＢＤでバイパスしきれない逆方向電流Ｉ
C が流れると制御回路３が誤動作してしまうという問題
点が残っている。
【０００８】この発明の課題は、放電電流の放電経路を
遮断することにより、制御回路の誤動作をより確実に防
止できるスイッチング半導体素子の制御回路を提供する
ことにある。
遮断することにより、制御回路の誤動作をより確実に防
止できるスイッチング半導体素子の制御回路を提供する
ことにある。
【０００９】
【課題を解決するための手段】前述の課題を解決するた
めに、請求項１に記載の発明は、ブリッジ回路構成され
たスイッチング半導体素子それぞれの制御入力側に抵抗
を介して接続されたスイッチング制御用集積回路を含
み、その出力駆動電圧により前記スイッチング半導体素
子をオンオフ制御する制御回路において、前記スイッチ
ング半導体素子の開閉に伴い前記スイッチング制御用集
積回路において生ずる逆バイアスとなる素子を含む放電
経路をｐｎｐトランジスタを以て遮断する逆バイアス防
止回路を備えるよう構成した。これにより、逆バイアス
状態となるｐｎｐトランジスタのベース・コレクタ接合
抵抗が極めて高いことを利用して、スイッチング半導体
素子の帰還容量ＣDGに生ずる放電電流の放電経路上にｐ
ｎｐトランジスタを含む逆バイアス防止回路を設けるこ
とにより、放電電流の通流を阻止することが可能とな
り、従来、放電電流がスイッチング制御用集積回路を含
む制御回路に逆バイアス電流として流れることをほぼ完
全に阻止できるので、制御回路の誤動作がほぼ完全に回
避される。
めに、請求項１に記載の発明は、ブリッジ回路構成され
たスイッチング半導体素子それぞれの制御入力側に抵抗
を介して接続されたスイッチング制御用集積回路を含
み、その出力駆動電圧により前記スイッチング半導体素
子をオンオフ制御する制御回路において、前記スイッチ
ング半導体素子の開閉に伴い前記スイッチング制御用集
積回路において生ずる逆バイアスとなる素子を含む放電
経路をｐｎｐトランジスタを以て遮断する逆バイアス防
止回路を備えるよう構成した。これにより、逆バイアス
状態となるｐｎｐトランジスタのベース・コレクタ接合
抵抗が極めて高いことを利用して、スイッチング半導体
素子の帰還容量ＣDGに生ずる放電電流の放電経路上にｐ
ｎｐトランジスタを含む逆バイアス防止回路を設けるこ
とにより、放電電流の通流を阻止することが可能とな
り、従来、放電電流がスイッチング制御用集積回路を含
む制御回路に逆バイアス電流として流れることをほぼ完
全に阻止できるので、制御回路の誤動作がほぼ完全に回
避される。
【００１０】ここで、請求項２に記載の発明は、請求項
１に記載のスイッチング半導体素子の制御回路におい
て、逆バイアス防止回路は、スイッチング制御用集積回
路の出力側にエミッタが，スイッチング半導体素子の制
御入力側に抵抗を介してコレクタが，スイッチング半導
体素子のエミッタ側またはソース側にベースがそれぞれ
接続されたｐｎｐトランジスタを備える。これにより、
オフ状態のスイッチング半導体素子のドレイン−ソース
間の電圧低下により、スイッチング半導体素子の帰還容
量ＣDGに生ずる放電電流は、逆バイアス防止回路のｐｎ
ｐトランジスタをそのベース側からコレクタ側に向けて
流れようとするが、その極めて高いベース・コレクタ接
合抵抗によって遮断される。また、遮断時にベース電位
が上昇してｐｎｐトランジスタが逆バイアス状態とな
り、ｐｎｐトランジスタのエミッタ側に接続された制御
回路に逆バイアス電流が流れることを阻止するので、放
電電流の放電経路は逆バイアス防止回路によってほぼ完
全に遮断される。
１に記載のスイッチング半導体素子の制御回路におい
て、逆バイアス防止回路は、スイッチング制御用集積回
路の出力側にエミッタが，スイッチング半導体素子の制
御入力側に抵抗を介してコレクタが，スイッチング半導
体素子のエミッタ側またはソース側にベースがそれぞれ
接続されたｐｎｐトランジスタを備える。これにより、
オフ状態のスイッチング半導体素子のドレイン−ソース
間の電圧低下により、スイッチング半導体素子の帰還容
量ＣDGに生ずる放電電流は、逆バイアス防止回路のｐｎ
ｐトランジスタをそのベース側からコレクタ側に向けて
流れようとするが、その極めて高いベース・コレクタ接
合抵抗によって遮断される。また、遮断時にベース電位
が上昇してｐｎｐトランジスタが逆バイアス状態とな
り、ｐｎｐトランジスタのエミッタ側に接続された制御
回路に逆バイアス電流が流れることを阻止するので、放
電電流の放電経路は逆バイアス防止回路によってほぼ完
全に遮断される。
【００１１】また、請求項３に記載の発明は、ブリッジ
回路構成されたスイッチング半導体素子それぞれの制御
入力側に抵抗を介して接続されたスイッチング制御用集
積回路を含み、その出力駆動電圧により前記スイッチン
グ半導体素子をオンオフ制御する制御回路において、前
記スイッチング半導体素子の開閉に伴い前記スイッチン
グ制御用集積回路において生ずる逆バイアスとなる素子
を含む放電経路をダイオードを以て遮断する逆バイアス
防止回路を備える。これにより、スイッチング半導体素
子の帰還ダイオードを介してリカバリー電流ＩR が流れ
始める瞬時に発生した逆方向電流をダイオードからなる
逆バイアス防止回路によって遮断し、スイッチング制御
用集積回路に逆電圧が加わることを阻止する。
回路構成されたスイッチング半導体素子それぞれの制御
入力側に抵抗を介して接続されたスイッチング制御用集
積回路を含み、その出力駆動電圧により前記スイッチン
グ半導体素子をオンオフ制御する制御回路において、前
記スイッチング半導体素子の開閉に伴い前記スイッチン
グ制御用集積回路において生ずる逆バイアスとなる素子
を含む放電経路をダイオードを以て遮断する逆バイアス
防止回路を備える。これにより、スイッチング半導体素
子の帰還ダイオードを介してリカバリー電流ＩR が流れ
始める瞬時に発生した逆方向電流をダイオードからなる
逆バイアス防止回路によって遮断し、スイッチング制御
用集積回路に逆電圧が加わることを阻止する。
【００１２】ここで、請求項４に記載の発明は、請求項
３記載のスイッチング半導体素子の制御回路において、
逆バイアス防止回路を制御用電源の負極とスイッチング
半導体素子の下流側とを結ぶ負側制御電源ライン側をカ
ソード側にしてスイッチング制御用集積回路に直列接続
されたダイオードとする。これにより、逆方向電流はダ
イオードからなる逆バイアス防止回路によって遮断さ
れ、スイッチング制御用集積回路の接地端と出力端との
間に発生する逆電圧が排除される。
３記載のスイッチング半導体素子の制御回路において、
逆バイアス防止回路を制御用電源の負極とスイッチング
半導体素子の下流側とを結ぶ負側制御電源ライン側をカ
ソード側にしてスイッチング制御用集積回路に直列接続
されたダイオードとする。これにより、逆方向電流はダ
イオードからなる逆バイアス防止回路によって遮断さ
れ、スイッチング制御用集積回路の接地端と出力端との
間に発生する逆電圧が排除される。
【００１３】そして、請求項５に記載の発明は、請求項
１または請求項３に記載のスイッチング半導体素子の制
御回路において、スイッチング半導体素子としてのＭＯ
Ｓ構造を有する自己消弧素子、例えばパワーＭＯＳＦＥ
Ｔ，ＩＧＢＴなどミラー容量が存在するパワーデバイス
に適用することにより、制御回路に放電電流が流れるこ
とによる制御回路の不安定化，誤動作を確実に防止する
機能が得られる。
１または請求項３に記載のスイッチング半導体素子の制
御回路において、スイッチング半導体素子としてのＭＯ
Ｓ構造を有する自己消弧素子、例えばパワーＭＯＳＦＥ
Ｔ，ＩＧＢＴなどミラー容量が存在するパワーデバイス
に適用することにより、制御回路に放電電流が流れるこ
とによる制御回路の不安定化，誤動作を確実に防止する
機能が得られる。
【００１４】
［実施例１］以下この発明を実施例に基づいて説明す
る。図１はこの発明の実施例になるスイッチング半導体
素子の制御回路を簡略化して示す接続図であり、以下従
来例と同じ参照符号を付けた部材は従来例のそれと同じ
機能をもつので、その説明を省略する。図において、ブ
リッジ回路構成されるスイッチング半導体素子１Ａ，１
Ｂは上側アーム，下側アーム共にＩＧＢＴが用いられ、
そのコレクタ・エミッタ間には帰還ダイオード２Ａ，２
Ｂが接続される。また、スイッチング半導体素子１Ａ，
１Ｂの制御回路３Ａ，３Ｂ等３には図３におけると同様
に出力段にプッシュプル・エミッタホロワ回路１１を有
するスイッチング制御用集積回路が用いられ、その出力
側に逆バイアス防止回路２１Ａ，２１Ｂとしてのｐｎｐ
トランジスタのエミッタが接続される。また、ｐｎｐト
ランジスタはそのコレクタがゲート抵抗４Ａ，４Ｂを介
してＩＧＢＴのゲートに接続され、そのベースが負側制
御電源ライン５Ｎを介してＩＧＢＴのソース側に接続さ
れることによって逆バイアス防止回路２１Ａ，２１Ｂが
形成される。
る。図１はこの発明の実施例になるスイッチング半導体
素子の制御回路を簡略化して示す接続図であり、以下従
来例と同じ参照符号を付けた部材は従来例のそれと同じ
機能をもつので、その説明を省略する。図において、ブ
リッジ回路構成されるスイッチング半導体素子１Ａ，１
Ｂは上側アーム，下側アーム共にＩＧＢＴが用いられ、
そのコレクタ・エミッタ間には帰還ダイオード２Ａ，２
Ｂが接続される。また、スイッチング半導体素子１Ａ，
１Ｂの制御回路３Ａ，３Ｂ等３には図３におけると同様
に出力段にプッシュプル・エミッタホロワ回路１１を有
するスイッチング制御用集積回路が用いられ、その出力
側に逆バイアス防止回路２１Ａ，２１Ｂとしてのｐｎｐ
トランジスタのエミッタが接続される。また、ｐｎｐト
ランジスタはそのコレクタがゲート抵抗４Ａ，４Ｂを介
してＩＧＢＴのゲートに接続され、そのベースが負側制
御電源ライン５Ｎを介してＩＧＢＴのソース側に接続さ
れることによって逆バイアス防止回路２１Ａ，２１Ｂが
形成される。
【００１５】このような逆バイアス防止回路２１Ａ，２
１Ｂを備えたスイッチング半導体素子とその制御回路の
動作は、例えばＩＧＢＴ１Ｂがオフした状態で、制御回
路３Ａのオン電圧によりｐｎｐトランジスタ２１Ａがオ
ンするとＩＧＢＴ１Ａにゲート電圧ＶG が印加されてオ
ン状態になり、この状態で誘導負荷９に主回路電流Ｉ L
が供給される。次いで、制御回路３Ａの駆動電圧がオフ
電圧に変化してＩＧＢＴ１Ａがオフ状態となると、主回
路電流ＩL が零となり、代わりに帰還ダイオード２Ｂを
介してリカバリー電流ＩR が流れ始める。この瞬時の移
行過程においては、ＩＧＢＴ１Ｂのコレクタ−エミッタ
間電圧が高い電圧から低い電圧に急激に低下するので、
この電圧変化に伴ってＩＧＢＴ１Ｂのコレクタ−ゲート
間に存在する帰還容量ＣCGが放電し、放電電流ＩC が帰
還容量ＣCG−負荷９−負側制御電源ライン５Ｎ−制御回
路３Ｂ−ゲート抵抗４Ｂ−帰還容量ＣCGからなる放電経
路を通って流れようとする。しかし、ｐｎｐトランジス
タ２１Ｂのベース・コレクタ接合に対して放電電流ＩC
の通流方向が逆方向となるため、ベース・コレクタ間の
高い接合抵抗によって放電電流の通流が阻止される。ま
た、放電電流ＩC の通流が阻止されることによってｐｎ
ｐトランジスタ２１Ｂのエミッタに対するベース電位が
上昇するため、ｐｎｐトランジスタ２１Ｂのエミッタ−
ベース間も逆バイアス状態になり、これに伴ってｐｎｐ
トランジスタ２１Ｂはオフ状態となるので、制御回路３
Ｂを迂回する放電電流ＩC の通流も遮断される。
１Ｂを備えたスイッチング半導体素子とその制御回路の
動作は、例えばＩＧＢＴ１Ｂがオフした状態で、制御回
路３Ａのオン電圧によりｐｎｐトランジスタ２１Ａがオ
ンするとＩＧＢＴ１Ａにゲート電圧ＶG が印加されてオ
ン状態になり、この状態で誘導負荷９に主回路電流Ｉ L
が供給される。次いで、制御回路３Ａの駆動電圧がオフ
電圧に変化してＩＧＢＴ１Ａがオフ状態となると、主回
路電流ＩL が零となり、代わりに帰還ダイオード２Ｂを
介してリカバリー電流ＩR が流れ始める。この瞬時の移
行過程においては、ＩＧＢＴ１Ｂのコレクタ−エミッタ
間電圧が高い電圧から低い電圧に急激に低下するので、
この電圧変化に伴ってＩＧＢＴ１Ｂのコレクタ−ゲート
間に存在する帰還容量ＣCGが放電し、放電電流ＩC が帰
還容量ＣCG−負荷９−負側制御電源ライン５Ｎ−制御回
路３Ｂ−ゲート抵抗４Ｂ−帰還容量ＣCGからなる放電経
路を通って流れようとする。しかし、ｐｎｐトランジス
タ２１Ｂのベース・コレクタ接合に対して放電電流ＩC
の通流方向が逆方向となるため、ベース・コレクタ間の
高い接合抵抗によって放電電流の通流が阻止される。ま
た、放電電流ＩC の通流が阻止されることによってｐｎ
ｐトランジスタ２１Ｂのエミッタに対するベース電位が
上昇するため、ｐｎｐトランジスタ２１Ｂのエミッタ−
ベース間も逆バイアス状態になり、これに伴ってｐｎｐ
トランジスタ２１Ｂはオフ状態となるので、制御回路３
Ｂを迂回する放電電流ＩC の通流も遮断される。
【００１６】このように、制御回路３Ｂの出力電流がｐ
ｎｐトランジスタ２１Ｂによって阻止され、逆向きの放
電電流ＩC が流れることによって生ずる制御回路３Ｂの
動作の不安定化、その後のｐｎｐトランジスタ１３のオ
ン動作の遅れに伴うｎｐｎトランジスタ１２とのプッシ
ュプル動作に食い違い、これに伴い両トランジスタが共
に一時的にオン状態になるなどの誤動作をほぼ完全に回
避できることになり、スイッチング動作の信頼性に優れ
たスイッチング半導体素子の制御回路が得られる。
ｎｐトランジスタ２１Ｂによって阻止され、逆向きの放
電電流ＩC が流れることによって生ずる制御回路３Ｂの
動作の不安定化、その後のｐｎｐトランジスタ１３のオ
ン動作の遅れに伴うｎｐｎトランジスタ１２とのプッシ
ュプル動作に食い違い、これに伴い両トランジスタが共
に一時的にオン状態になるなどの誤動作をほぼ完全に回
避できることになり、スイッチング動作の信頼性に優れ
たスイッチング半導体素子の制御回路が得られる。
【００１７】［実施例２］図２はこの発明の異なる実施
例になるスイッチング半導体素子の制御回路を簡略化し
て示す接続図である。この実施例が図１に示す実施例と
異なるところは、制御回路３０が、その上アーム側制御
回路３Ａおよび上アーム側制御回路３Ｂそれぞれのスイ
ッチング制御用集積回路（制御用ＩＣ部）（３Ａ）およ
び（３Ｂ）の接地側にカソードを負側電源ライン５Ｎ側
にして直列接続されたダイオードからなる逆バイアス防
止回路３１Ａおよび３１Ｂを備えた点にある。
例になるスイッチング半導体素子の制御回路を簡略化し
て示す接続図である。この実施例が図１に示す実施例と
異なるところは、制御回路３０が、その上アーム側制御
回路３Ａおよび上アーム側制御回路３Ｂそれぞれのスイ
ッチング制御用集積回路（制御用ＩＣ部）（３Ａ）およ
び（３Ｂ）の接地側にカソードを負側電源ライン５Ｎ側
にして直列接続されたダイオードからなる逆バイアス防
止回路３１Ａおよび３１Ｂを備えた点にある。
【００１８】この実施例によれば、帰還ダイオード２Ｂ
を介してリカバリー電流ＩR が流れ始める瞬時の移行過
程で発生する逆方向電流ＩC は、ダイオードからなる逆
バイアス防止回路３１Ｂによってスイッチング制御用集
積回路（３Ｂ）側への通流が阻止されるので、逆方向電
流が流れることによるスイッチング制御用集積回路（３
Ｂ）の不安定性が排除され、スイッチング動作の信頼性
に優れたスイッチング半導体素子の制御回路が得られ
る。また、従来例で必要とした高価なショットキーバリ
アダイオードを安価なダイオードに置き換えることが可
能となり、逆バイアス防止回路を備えた制御回路を経済
的に有利に提供できる利点が得られる。
を介してリカバリー電流ＩR が流れ始める瞬時の移行過
程で発生する逆方向電流ＩC は、ダイオードからなる逆
バイアス防止回路３１Ｂによってスイッチング制御用集
積回路（３Ｂ）側への通流が阻止されるので、逆方向電
流が流れることによるスイッチング制御用集積回路（３
Ｂ）の不安定性が排除され、スイッチング動作の信頼性
に優れたスイッチング半導体素子の制御回路が得られ
る。また、従来例で必要とした高価なショットキーバリ
アダイオードを安価なダイオードに置き換えることが可
能となり、逆バイアス防止回路を備えた制御回路を経済
的に有利に提供できる利点が得られる。
【００１９】なお、上述の各実施例は、この発明になる
逆バイアス防止回路をＩＧＢＴとそのスイッチング制御
用集積回路の組み合わせ回路に適用した場合を例に説明
したが、これをパワーＭＯＳＦＥＴとそのスイッチング
制御用集積回路の組み合わせ回路に適用しても同様の作
用，効果が得られるものであり、この他ミラー容量が存
在するスイッチング半導体素子に適用して制御回路の誤
動作を防止できる。
逆バイアス防止回路をＩＧＢＴとそのスイッチング制御
用集積回路の組み合わせ回路に適用した場合を例に説明
したが、これをパワーＭＯＳＦＥＴとそのスイッチング
制御用集積回路の組み合わせ回路に適用しても同様の作
用，効果が得られるものであり、この他ミラー容量が存
在するスイッチング半導体素子に適用して制御回路の誤
動作を防止できる。
【００２０】また、この発明のｐｎｐトランジスタある
いはダイオードからなる逆バイアス防止回路は、スイッ
チング半導体素子と同一の基板上，あるいはスイッチン
グ制御用集積回路と同一の基板上に容易に作り込むこと
が可能であり、部品点数の増加を招くことなく制御回路
の誤動作防止機能を有するスイッチング半導体素子の制
御回路を経済的に有利に提供できる利点が得られる。
いはダイオードからなる逆バイアス防止回路は、スイッ
チング半導体素子と同一の基板上，あるいはスイッチン
グ制御用集積回路と同一の基板上に容易に作り込むこと
が可能であり、部品点数の増加を招くことなく制御回路
の誤動作防止機能を有するスイッチング半導体素子の制
御回路を経済的に有利に提供できる利点が得られる。
【００２１】
【発明の効果】この発明のスイッチング半導体素子の制
御回路は前述のように、ｐｎｐトランジスタからなる逆
バイアス防止回路を、例えばスイッチング制御用集積回
路を含む制御回路の出力端とスイッチング半導体素子の
制御入力端子との間に設けるよう構成した。その結果、
スイッチング半導体素子がリカバリーモードに移行する
過程で生ずる放電電流の放電経路を、ｐｎｐトランジス
タのベース−コレクタ接合抵抗、およびエミッタ−ベー
ス間の逆バイアスモードを利用して遮断できるので、例
えば放電電流が逆電流として制御回路に流れることによ
って生ずる制御回路の不安定性および誤動作が排除さ
れ、スイッチング制御の安定性および信頼性に優れたス
イッチング半導体素子の制御回路を提供することができ
る。また、逆バイアス防止回路を従来のショットキーバ
リアダイオードからｐｎｐトランジスタに置き換えたこ
とにより、大きな経済的メリットが得られる。
御回路は前述のように、ｐｎｐトランジスタからなる逆
バイアス防止回路を、例えばスイッチング制御用集積回
路を含む制御回路の出力端とスイッチング半導体素子の
制御入力端子との間に設けるよう構成した。その結果、
スイッチング半導体素子がリカバリーモードに移行する
過程で生ずる放電電流の放電経路を、ｐｎｐトランジス
タのベース−コレクタ接合抵抗、およびエミッタ−ベー
ス間の逆バイアスモードを利用して遮断できるので、例
えば放電電流が逆電流として制御回路に流れることによ
って生ずる制御回路の不安定性および誤動作が排除さ
れ、スイッチング制御の安定性および信頼性に優れたス
イッチング半導体素子の制御回路を提供することができ
る。また、逆バイアス防止回路を従来のショットキーバ
リアダイオードからｐｎｐトランジスタに置き換えたこ
とにより、大きな経済的メリットが得られる。
【００２２】一方、制御回路がそのスイッチング制御用
集積回路の接地端側にダイオードからなる逆バイアス防
止回路を備えるよう構成した。その結果、スイッチング
半導体素子の帰還ダイオードを介してリカバリー電流Ｉ
R が流れ始める瞬時に発生した逆方向電流をダイオード
からなる逆バイアス防止回路によって遮断し、スイッチ
ング制御用集積回路に逆電圧が加わることを阻止できる
ので、逆方向電流が流れることによるスイッチング制御
用集積回路（３Ｂ）の不安定性が排除され、スイッチン
グ動作の信頼性に優れたスイッチング半導体素子の制御
回路を提供できる。また、従来例で必要とした高価なシ
ョットキーバリアダイオードを安価なダイオードに置き
換えることが可能となり、逆バイアス防止回路を備えた
制御回路を経済的に有利に提供できる利点が得られる。
集積回路の接地端側にダイオードからなる逆バイアス防
止回路を備えるよう構成した。その結果、スイッチング
半導体素子の帰還ダイオードを介してリカバリー電流Ｉ
R が流れ始める瞬時に発生した逆方向電流をダイオード
からなる逆バイアス防止回路によって遮断し、スイッチ
ング制御用集積回路に逆電圧が加わることを阻止できる
ので、逆方向電流が流れることによるスイッチング制御
用集積回路（３Ｂ）の不安定性が排除され、スイッチン
グ動作の信頼性に優れたスイッチング半導体素子の制御
回路を提供できる。また、従来例で必要とした高価なシ
ョットキーバリアダイオードを安価なダイオードに置き
換えることが可能となり、逆バイアス防止回路を備えた
制御回路を経済的に有利に提供できる利点が得られる。
【図１】この発明の実施例になるスイッチング半導体素
子の制御回路を簡略化して示す接続図
子の制御回路を簡略化して示す接続図
【図２】この発明の異なる実施例になるスイッチング半
導体素子の制御回路を簡略化して示す接続図
導体素子の制御回路を簡略化して示す接続図
【図３】従来のスイッチング半導体素子の制御回路を簡
略化して示す接続図
略化して示す接続図
【図４】異なる従来のスイッチング半導体素子の制御回
路を簡略化して示す接続図
路を簡略化して示す接続図
１Ａ スイッチング半導体素子（上側アーム） １Ｂ スイッチング半導体素子（下側アーム） ２Ａ 帰還ダイオード（上側アーム） ２Ｂ 帰還ダイオード（下側アーム） ３ 制御回路 ３Ａ 制御回路（上アーム側） ３Ｂ 制御回路（下アーム側） （３Ａ）スイッチング制御用集積回路（駆動用ＩＣ部） （３Ｂ）スイッチング制御用集積回路（駆動用ＩＣ部） ４ ゲート抵抗 ５Ａ 制御電源 ５Ｎ 負側制御電源ライン ６ バイパス経路 ６Ａ ショットキーバリアダイオード ９ 誘導性負荷 １１ プッシュプル・エミッタホロワ回路（バッファ
トランジスタ） １６ バイパス経路（ＳＢＤ） ２１Ａ 逆バイアス防止回路（ｐｎｐトランジスタ） ２１Ｂ 逆バイアス防止回路（ｐｎｐトランジスタ） ３０ 制御回路 ３０Ａ 制御回路（上アーム側） ３０Ｂ 制御回路（下アーム側） ３１Ａ 逆バイアス防止回路（ダイオード） ３１Ｂ 逆バイアス防止回路（ダイオード） ＩL 主回路電流 ＩR リカバリー電流 ＣDG ドレイン−ゲート間の帰還容量 ＣCG コレクタ−ゲート間の帰還容量 ＩD 放電電流 ＩC 放電電流
トランジスタ） １６ バイパス経路（ＳＢＤ） ２１Ａ 逆バイアス防止回路（ｐｎｐトランジスタ） ２１Ｂ 逆バイアス防止回路（ｐｎｐトランジスタ） ３０ 制御回路 ３０Ａ 制御回路（上アーム側） ３０Ｂ 制御回路（下アーム側） ３１Ａ 逆バイアス防止回路（ダイオード） ３１Ｂ 逆バイアス防止回路（ダイオード） ＩL 主回路電流 ＩR リカバリー電流 ＣDG ドレイン−ゲート間の帰還容量 ＣCG コレクタ−ゲート間の帰還容量 ＩD 放電電流 ＩC 放電電流
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687
Claims (5)
- 【請求項１】ブリッジ回路構成されたスイッチング半導
体素子それぞれの制御入力側に抵抗を介して接続された
スイッチング制御用集積回路を含み、その出力駆動電圧
により前記スイッチング半導体素子をオンオフ制御する
制御回路において、前記スイッチング半導体素子の開閉
に伴い前記スイッチング制御用集積回路において生ずる
逆バイアスとなる素子を含む放電経路をｐｎｐトランジ
スタを以て遮断する逆バイアス防止回路を備えたことを
特徴とするスイッチング半導体素子の制御回路。 - 【請求項２】逆バイアス防止回路は、スイッチング制御
用集積回路の出力側にエミッタが，スイッチング半導体
素子の制御入力側に抵抗を介してコレクタが，スイッチ
ング半導体素子のエミッタ側またはソース側にベースが
それぞれ接続されたｐｎｐトランジスタであることを特
徴とする請求項１記載のスイッチング半導体素子の制御
回路。 - 【請求項３】ブリッジ回路構成されたスイッチング半導
体素子それぞれの制御入力側に抵抗を介して接続された
スイッチング制御用集積回路を含み、その出力駆動電圧
により前記スイッチング半導体素子をオンオフ制御する
制御回路において、前記スイッチング半導体素子の開閉
に伴い前記スイッチング制御用集積回路において生ずる
逆バイアスとなる素子を含む放電経路をダイオードを以
て遮断する逆バイアス防止回路を備えたことを特徴とす
るスイッチング半導体素子の制御回路。 - 【請求項４】逆バイアス防止回路は、制御用電源の負極
とスイッチング半導体素子の下流側とを結ぶ負側制御電
源ライン側をカソード側にしてスイッチング制御用集積
回路に直列接続されたダイオードからなることを特徴と
する請求項３記載のスイッチング半導体素子の制御回
路。 - 【請求項５】スイッチング半導体素子がＭＯＳ構造を有
する自己消弧素子であることを特徴とする請求項１また
は請求項３記載のスイッチング半導体素子の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241167A JPH08195663A (ja) | 1994-11-14 | 1995-09-20 | スイッチング半導体素子の制御回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27873194 | 1994-11-14 | ||
| JP6-278731 | 1994-11-14 | ||
| JP7241167A JPH08195663A (ja) | 1994-11-14 | 1995-09-20 | スイッチング半導体素子の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195663A true JPH08195663A (ja) | 1996-07-30 |
Family
ID=26535129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7241167A Pending JPH08195663A (ja) | 1994-11-14 | 1995-09-20 | スイッチング半導体素子の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08195663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109690951A (zh) * | 2016-07-21 | 2019-04-26 | 黑拉有限责任两合公司 | 用于功率转换装置的栅极驱动电路 |
-
1995
- 1995-09-20 JP JP7241167A patent/JPH08195663A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109690951A (zh) * | 2016-07-21 | 2019-04-26 | 黑拉有限责任两合公司 | 用于功率转换装置的栅极驱动电路 |
| CN109690951B (zh) * | 2016-07-21 | 2023-09-12 | 黑拉有限责任两合公司 | 用于功率转换装置的栅极驱动电路 |
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