JPH08186116A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08186116A JPH08186116A JP12595A JP12595A JPH08186116A JP H08186116 A JPH08186116 A JP H08186116A JP 12595 A JP12595 A JP 12595A JP 12595 A JP12595 A JP 12595A JP H08186116 A JPH08186116 A JP H08186116A
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Abstract
(57)【要約】
【目的】 ヴィアホールの深さに関わらず、均一にアス
ペクト比が緩和でき、半導体装置の信頼性を低下させる
ことのない、高精度の微細パターンを形成する。 【構成】 第１の絶縁層１上の第１の配線層２(a) 、第
２の配線層２(b) 表面を露出するように形成された第１
のヴィアホール７(a) 、第２のヴィアホール７(b) はそ
れぞれ異なる深さを持っている。この第１のヴィアホー
ル７(a) 、第２のヴィアホール７(b) 表面に第１の導電
層８(a) 、第２の導電層８(b) を形成する。この構成に
より、表面の高さがほぼ同等である第１の埋め込み層１
０(a) 、第２の埋め込み層１０(b) が形成できる。
ペクト比が緩和でき、半導体装置の信頼性を低下させる
ことのない、高精度の微細パターンを形成する。 【構成】 第１の絶縁層１上の第１の配線層２(a) 、第
２の配線層２(b) 表面を露出するように形成された第１
のヴィアホール７(a) 、第２のヴィアホール７(b) はそ
れぞれ異なる深さを持っている。この第１のヴィアホー
ル７(a) 、第２のヴィアホール７(b) 表面に第１の導電
層８(a) 、第２の導電層８(b) を形成する。この構成に
より、表面の高さがほぼ同等である第１の埋め込み層１
０(a) 、第２の埋め込み層１０(b) が形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、多層配線間を接続する埋め込み配
線の構造及びその製造方法に関する。
造方法に関し、特に、多層配線間を接続する埋め込み配
線の構造及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化は素子の微細化に
よってもたらされている。しかし、この微細化は超ＬＳ
Ｉの製造を次第に困難にしている。微細化は横方向の縮
小を主としてなされ、縦方向の縮小はその割に進んでい
ない。これは超ＬＳＩは金属配線層と絶縁層との積層で
構成されるが、各絶縁層は信頼性の観点から急激に薄く
することはできないためである。このため金属配線と拡
散層、金属配線と金属配線などをつなげるヴィアホール
は高集積化とともにホール径が縮小されていくが、絶縁
膜の膜厚は信頼性の問題などにより薄くできない。その
ため、ヴィアホール径とヴィアホール深さとの比率（ア
スペクト比）は超ＬＳＩの微細化とともに大きくなって
いる。絶縁層をエッチングし、ヴィアホールを形成する
場合には異方性エッチングが一般的に用いられている。
ヴィアホールのアスペクト比が大きくなると、金属配線
をスパッタ法により形成する際にヴィアホール底部と側
壁とで金属膜が薄くなり、最終的には配線が切れてしま
い、導通不良を引き起こしてしまう。
よってもたらされている。しかし、この微細化は超ＬＳ
Ｉの製造を次第に困難にしている。微細化は横方向の縮
小を主としてなされ、縦方向の縮小はその割に進んでい
ない。これは超ＬＳＩは金属配線層と絶縁層との積層で
構成されるが、各絶縁層は信頼性の観点から急激に薄く
することはできないためである。このため金属配線と拡
散層、金属配線と金属配線などをつなげるヴィアホール
は高集積化とともにホール径が縮小されていくが、絶縁
膜の膜厚は信頼性の問題などにより薄くできない。その
ため、ヴィアホール径とヴィアホール深さとの比率（ア
スペクト比）は超ＬＳＩの微細化とともに大きくなって
いる。絶縁層をエッチングし、ヴィアホールを形成する
場合には異方性エッチングが一般的に用いられている。
ヴィアホールのアスペクト比が大きくなると、金属配線
をスパッタ法により形成する際にヴィアホール底部と側
壁とで金属膜が薄くなり、最終的には配線が切れてしま
い、導通不良を引き起こしてしまう。
【０００３】この問題を解決するために、選択的にタン
グステン膜などを化学的気相成長（ＣＶＤ）法により、
ヴィアホール内に埋め込み、実効アスペクト比を小さく
する方法が採用されている。
グステン膜などを化学的気相成長（ＣＶＤ）法により、
ヴィアホール内に埋め込み、実効アスペクト比を小さく
する方法が採用されている。
【０００４】
【発明が解決しようとする課題】しかし、この方法では
異なった深さのヴィアホールを埋め込む場合、浅い深さ
のヴィアホールに成長膜厚を揃えなければならなかっ
た。このため、深い深さのヴィアホールにおいてアスペ
クト比が充分に緩和されず、金属配線のステップカバレ
ッジが悪化し、局所的に断線する恐れがある。図２には
従来技術を用いて形成した第２の金属配線１０２と第３
の絶縁層１０４、１０４´に深さの違うヴィアホールを
開口し、第３の金属配線１１１を形成したものを示して
いる。このように深いヴィアホールでは、アスペクト比
が緩和されず、電流を流し続けた時に配線が断線し、半
導体装置の信頼性を大きく低下させてしまうという問題
があった。
異なった深さのヴィアホールを埋め込む場合、浅い深さ
のヴィアホールに成長膜厚を揃えなければならなかっ
た。このため、深い深さのヴィアホールにおいてアスペ
クト比が充分に緩和されず、金属配線のステップカバレ
ッジが悪化し、局所的に断線する恐れがある。図２には
従来技術を用いて形成した第２の金属配線１０２と第３
の絶縁層１０４、１０４´に深さの違うヴィアホールを
開口し、第３の金属配線１１１を形成したものを示して
いる。このように深いヴィアホールでは、アスペクト比
が緩和されず、電流を流し続けた時に配線が断線し、半
導体装置の信頼性を大きく低下させてしまうという問題
があった。
【０００５】本発明は上記問題点に鑑み、ヴィアホール
の深さに関わらず、均一にアスペクト比が緩和でき、半
導体装置の信頼性を低下させることのない、高精度の微
細パターンを形成することを目的とする。
の深さに関わらず、均一にアスペクト比が緩和でき、半
導体装置の信頼性を低下させることのない、高精度の微
細パターンを形成することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置は、半導体基板表面からの高
さがそれぞれ異なる第１の表面及び第２の表面を有する
第１の絶縁層と、これら第１の表面及び第２の表面上に
各々形成される第１の配線層及び第２の配線層と、これ
ら第１の配線層及び第２の配線層を含む前記第１の絶縁
層上に形成され、かつ前記半導体基板表面からの高さが
一定である表面を持つ第２の絶縁層と、前記第１の配線
層及び第２の配線層の表面を各々露出するように前記第
２の絶縁層中に形成され、前記第２の絶縁層表面に各々
開口部を有する第１のヴィアホール及び第２のヴィアホ
ールと、これら第１のヴィアホール及び第２のヴィアホ
ールの表面を各々被覆するように形成された第１の導電
層及び第２の導電層と、これら第１の導電層及び第２の
導電層表面を被覆し、かつ前記第１のヴィアホール及び
第２のヴィアホールを各々選択成長により埋め込む第１
の埋め込み層及び第２の埋め込み層とを具備し、前記第
１の埋め込み層及び第２の埋め込み層の表面の位置が前
記第２の絶縁層の表面とほぼ同一となることを特徴とす
る。
めに、本発明の半導体装置は、半導体基板表面からの高
さがそれぞれ異なる第１の表面及び第２の表面を有する
第１の絶縁層と、これら第１の表面及び第２の表面上に
各々形成される第１の配線層及び第２の配線層と、これ
ら第１の配線層及び第２の配線層を含む前記第１の絶縁
層上に形成され、かつ前記半導体基板表面からの高さが
一定である表面を持つ第２の絶縁層と、前記第１の配線
層及び第２の配線層の表面を各々露出するように前記第
２の絶縁層中に形成され、前記第２の絶縁層表面に各々
開口部を有する第１のヴィアホール及び第２のヴィアホ
ールと、これら第１のヴィアホール及び第２のヴィアホ
ールの表面を各々被覆するように形成された第１の導電
層及び第２の導電層と、これら第１の導電層及び第２の
導電層表面を被覆し、かつ前記第１のヴィアホール及び
第２のヴィアホールを各々選択成長により埋め込む第１
の埋め込み層及び第２の埋め込み層とを具備し、前記第
１の埋め込み層及び第２の埋め込み層の表面の位置が前
記第２の絶縁層の表面とほぼ同一となることを特徴とす
る。
【０００７】また、本発明の半導体装置の製造方法で
は、半導体基板上にこの半導体基板表面からの高さがそ
れぞれ異なる第１の表面及び第２の表面を持つ第１の絶
縁層を形成する工程と、前記第１の表面及び前記第２の
表面それぞれに第１の配線層及び第２の配線層を形成す
る工程と、これら第１の配線層及び第２の配線層を含む
前記第１の絶縁層上に第２の絶縁層を形成する工程と、
この第２の絶縁層表面を平坦化する工程と、前記第１の
絶縁層及び第２の絶縁層の表面を露出するように、前記
第２の絶縁層表面に開口部を持つ第１のヴィアホール及
び第２のヴィアホールを前記第２の絶縁層中に形成する
工程と、これら第１のヴィアホール及び第２のヴィアホ
ールの表面に第１の導電層及び第２の導電層を形成する
工程と、これら第１の導電層及び第２の導電層表面を被
覆し、かつ前記第１のヴィアホール及び第２のヴィアホ
ールを各々選択成長により埋め込む第１の埋め込み層及
び第２の埋め込み層とを形成する工程とを具備すること
を特徴とする。
は、半導体基板上にこの半導体基板表面からの高さがそ
れぞれ異なる第１の表面及び第２の表面を持つ第１の絶
縁層を形成する工程と、前記第１の表面及び前記第２の
表面それぞれに第１の配線層及び第２の配線層を形成す
る工程と、これら第１の配線層及び第２の配線層を含む
前記第１の絶縁層上に第２の絶縁層を形成する工程と、
この第２の絶縁層表面を平坦化する工程と、前記第１の
絶縁層及び第２の絶縁層の表面を露出するように、前記
第２の絶縁層表面に開口部を持つ第１のヴィアホール及
び第２のヴィアホールを前記第２の絶縁層中に形成する
工程と、これら第１のヴィアホール及び第２のヴィアホ
ールの表面に第１の導電層及び第２の導電層を形成する
工程と、これら第１の導電層及び第２の導電層表面を被
覆し、かつ前記第１のヴィアホール及び第２のヴィアホ
ールを各々選択成長により埋め込む第１の埋め込み層及
び第２の埋め込み層とを形成する工程とを具備すること
を特徴とする。
【０００８】
【作用】本発明ではヴィアホール底部及び側面のみにタ
ングステン膜（第１の埋め込み層、第２の埋め込み層の
材料）の成長材となる第１の導電層、第２の導電層を残
す加工を行い、その後、選択的に第１の埋め込み層、第
２の埋め込み層をＣＶＤ法により形成すると、ヴィアホ
ール全面に成長材である第１の導電層、第２の導電層が
あるため、ホール底部および側面から同時にタングステ
ン膜が成長し、ヴィアホールの浅い深いに関わらずタン
グステン膜の成長を均一に行うことができる。
ングステン膜（第１の埋め込み層、第２の埋め込み層の
材料）の成長材となる第１の導電層、第２の導電層を残
す加工を行い、その後、選択的に第１の埋め込み層、第
２の埋め込み層をＣＶＤ法により形成すると、ヴィアホ
ール全面に成長材である第１の導電層、第２の導電層が
あるため、ホール底部および側面から同時にタングステ
ン膜が成長し、ヴィアホールの浅い深いに関わらずタン
グステン膜の成長を均一に行うことができる。
【０００９】
【実施例】以下、本願発明の実施例である半導体装置を
図８を用いて説明する。第１の絶縁層１はＰＳＧ（Phos
phorus Silicate Glass ）からなり、半導体基板上部に
形成され、その表面は、底面からの高さがそれぞれ異な
る第１の表面１(a) 及び第２の表面１(b) から成ってい
る。これら第１の表面１(a) 及び第２の表面１(b) 上に
はＡｌ−Ｓｉ−Ｃｕからなる第１の配線層２(a) 及び第
２の配線層２(b) が形成されている。これら第１の配線
層２(a) 及び第２の配線層２(b)を含む前記第１の絶縁
層上には酸化シリコンからなる第２の絶縁層４、４´が
形成されている。この第２の絶縁層４、４´中には第１
の配線層２(a) 及び第２の配線層２(b) の表面を露出す
るように、第２の絶縁層４´表面に開口部を持つ第１の
ヴィアホール７(a) 及び第２のヴィアホール７(b) が形
成される。
図８を用いて説明する。第１の絶縁層１はＰＳＧ（Phos
phorus Silicate Glass ）からなり、半導体基板上部に
形成され、その表面は、底面からの高さがそれぞれ異な
る第１の表面１(a) 及び第２の表面１(b) から成ってい
る。これら第１の表面１(a) 及び第２の表面１(b) 上に
はＡｌ−Ｓｉ−Ｃｕからなる第１の配線層２(a) 及び第
２の配線層２(b) が形成されている。これら第１の配線
層２(a) 及び第２の配線層２(b)を含む前記第１の絶縁
層上には酸化シリコンからなる第２の絶縁層４、４´が
形成されている。この第２の絶縁層４、４´中には第１
の配線層２(a) 及び第２の配線層２(b) の表面を露出す
るように、第２の絶縁層４´表面に開口部を持つ第１の
ヴィアホール７(a) 及び第２のヴィアホール７(b) が形
成される。
【００１０】これら第１のヴィアホール７(a) 及び第２
のヴィアホール７(b) の表面には、これらを被覆するよ
うにＴｉ／ＴｉＮの多層構造である第１の導電層８(a)
及び第２の導電層８(b) が形成される。これら第１の導
電層８(a) 及び第２の導電層８(b) 表面には、第１のヴ
ィアホール７(a) 及び第２のヴィアホール７(b) をそれ
ぞれ埋め込む、タングステンからなる第１の埋め込み層
１０(a) 及び第２の埋め込み層１０(b) とが形成され
る。最後にＡｌ−Ｓｉ−Ｃｕからなる第３の配線層１１
が第１の埋め込み層１０(a) 、第２の埋め込み層１０
(b) 上に形成される。
のヴィアホール７(b) の表面には、これらを被覆するよ
うにＴｉ／ＴｉＮの多層構造である第１の導電層８(a)
及び第２の導電層８(b) が形成される。これら第１の導
電層８(a) 及び第２の導電層８(b) 表面には、第１のヴ
ィアホール７(a) 及び第２のヴィアホール７(b) をそれ
ぞれ埋め込む、タングステンからなる第１の埋め込み層
１０(a) 及び第２の埋め込み層１０(b) とが形成され
る。最後にＡｌ−Ｓｉ−Ｃｕからなる第３の配線層１１
が第１の埋め込み層１０(a) 、第２の埋め込み層１０
(b) 上に形成される。
【００１１】第１のヴィアホール７(a) は第２のヴィア
ホール７(b) と比べ、アスペクト比が小さいが、本実施
例においては第１のヴィアホール７(a) 、第２のヴィア
ホール７(b) とも開口部上端まで、それぞれ第１の埋め
込み層１０(a) 及び第２の埋め込み層１０(b) が埋め込
まれている。
ホール７(b) と比べ、アスペクト比が小さいが、本実施
例においては第１のヴィアホール７(a) 、第２のヴィア
ホール７(b) とも開口部上端まで、それぞれ第１の埋め
込み層１０(a) 及び第２の埋め込み層１０(b) が埋め込
まれている。
【００１２】以上、本発明の実施例である半導体装置に
おいて、下層配線（第１の配線層２(a) 及び第２の配線
層２(b) ）が同一平面上にないとしても上層配線（第３
の配線層１１）下面の平坦化が実現でき、この上層配線
が断線する恐れがなくなる。
おいて、下層配線（第１の配線層２(a) 及び第２の配線
層２(b) ）が同一平面上にないとしても上層配線（第３
の配線層１１）下面の平坦化が実現でき、この上層配線
が断線する恐れがなくなる。
【００１３】次に、本願発明の実施例である半導体装置
の製造方法を図１ないし図８を用いて説明する。まず、
半導体基板（図示せず）上にＬＯＣＯＳ法と呼ばれる素
子分離技術によって選択的にフィールド酸化膜を８００
０オングストローム形成した。続いて前記半導体基板全
面に酸化膜、ポリシリコン層を形成した後、所望の形状
にパターニングしてゲート酸化膜、ゲート電極を形成し
た。ついでこのゲート電極をマスクとして前記半導体基
板にヒ素をイオン注入し、高濃度でＮ型のソース・ドレ
イン領域を形成した。
の製造方法を図１ないし図８を用いて説明する。まず、
半導体基板（図示せず）上にＬＯＣＯＳ法と呼ばれる素
子分離技術によって選択的にフィールド酸化膜を８００
０オングストローム形成した。続いて前記半導体基板全
面に酸化膜、ポリシリコン層を形成した後、所望の形状
にパターニングしてゲート酸化膜、ゲート電極を形成し
た。ついでこのゲート電極をマスクとして前記半導体基
板にヒ素をイオン注入し、高濃度でＮ型のソース・ドレ
イン領域を形成した。
【００１４】この後、化学的気相成長（ＣＶＤ）法によ
り第１の層間絶縁膜を堆積し、ソース・ドレイン領域の
各々の一部に対応するこの第１の層間絶縁膜を選択的に
開口してコンタクトホールと呼ばれる導通孔を形成した
のち、このコンタクトホールをＡｌ−Ｓｉ−Ｃｕなどの
金属で埋め込み、かつ第１の層間絶縁膜上にもこの金属
を堆積させる。
り第１の層間絶縁膜を堆積し、ソース・ドレイン領域の
各々の一部に対応するこの第１の層間絶縁膜を選択的に
開口してコンタクトホールと呼ばれる導通孔を形成した
のち、このコンタクトホールをＡｌ−Ｓｉ−Ｃｕなどの
金属で埋め込み、かつ第１の層間絶縁膜上にもこの金属
を堆積させる。
【００１５】Ａｌ−Ｓｉ−Ｃｕ堆積後、このＡｌ−Ｓｉ
−Ｃｕ層をパターニングする。パターニングされたＡｌ
−Ｓｉ−Ｃｕ層上にＰＳＧ（Phosphorus Silicate Glas
s ）を材料とする第１の絶縁膜をＣＶＤ法により堆積さ
せ、図１に示すようにリフロー法により階段形状に形成
する。この際、一段高くなった部分を第１の表面１(a)
、それ以外の部分を第２の表面１(b) とする。
−Ｃｕ層をパターニングする。パターニングされたＡｌ
−Ｓｉ−Ｃｕ層上にＰＳＧ（Phosphorus Silicate Glas
s ）を材料とする第１の絶縁膜をＣＶＤ法により堆積さ
せ、図１に示すようにリフロー法により階段形状に形成
する。この際、一段高くなった部分を第１の表面１(a)
、それ以外の部分を第２の表面１(b) とする。
【００１６】次に、図１に示すように、第１の絶縁膜１
上にスパッタリング法によりＡｌ−Ｓｉ−Ｃｕ（含有
率：Ｓｉ＝０．５atoms ％、Ｃｕ＝１atoms ％）層２を
４０００オングストローム程度の層厚に堆積する。
上にスパッタリング法によりＡｌ−Ｓｉ−Ｃｕ（含有
率：Ｓｉ＝０．５atoms ％、Ｃｕ＝１atoms ％）層２を
４０００オングストローム程度の層厚に堆積する。
【００１７】その後、図２に示すように、このＡｌ−Ｓ
ｉ−Ｃｕ層２をリソグラフィ法によりパターニングし
て、第１の表面１(a) 、第２の表面１(b) にそれぞれ第
１の配線層２(a) 、第２の配線層２(b) を形成する。
ｉ−Ｃｕ層２をリソグラフィ法によりパターニングし
て、第１の表面１(a) 、第２の表面１(b) にそれぞれ第
１の配線層２(a) 、第２の配線層２(b) を形成する。
【００１８】第１の配線層２(a) 、第２の配線層２(b)
形成後、図３に示すように、第１の絶縁膜１上にＴＥＯ
Ｓ（Tetraethoxy Silane）を用いたPlasma- ＣＶＤによ
り、酸化シリコンからなる第２の絶縁膜４を１２０００
オングストローム堆積する。このときの成膜条件は、温
度＝３３０℃、圧力＝０．９Torr、ＴＥＯＳ＝３００c
c、O2＝３、ＲＦ＝３KWである。引き続いて、この第２
の絶縁膜４上にレジスト５を塗布し、ベークを行う。
形成後、図３に示すように、第１の絶縁膜１上にＴＥＯ
Ｓ（Tetraethoxy Silane）を用いたPlasma- ＣＶＤによ
り、酸化シリコンからなる第２の絶縁膜４を１２０００
オングストローム堆積する。このときの成膜条件は、温
度＝３３０℃、圧力＝０．９Torr、ＴＥＯＳ＝３００c
c、O2＝３、ＲＦ＝３KWである。引き続いて、この第２
の絶縁膜４上にレジスト５を塗布し、ベークを行う。
【００１９】レジスト５ベーク処理後、図４に示すよう
に、レジストエッチバック法により第２の絶縁膜４表面
の平坦化を行う。その後、平坦化された表面に対し酸化
シリコンである第２の絶縁膜４´を５０００オングスト
ローム堆積する。
に、レジストエッチバック法により第２の絶縁膜４表面
の平坦化を行う。その後、平坦化された表面に対し酸化
シリコンである第２の絶縁膜４´を５０００オングスト
ローム堆積する。
【００２０】第２の絶縁膜４´堆積後、図５に示すよう
に、リソグラフィ法により第２の絶縁膜４´上にパター
ニングされたレジスト６を形成し、このレジスト６をマ
スクとして第２の絶縁膜４、４´をフッ化水素−フッ化
アンモニウム系の溶液でウエットエッチングを施し、第
１のヴィアホール７(a) 、第２のヴィアホール７(b)を
形成する。ここでウエットエッチングとしているのは、
現段階では１００００オングストローム以上の膜厚のも
のをエッチングするのにドライエッチングは非現実的で
あるためであり、将来、厚膜のエッチングにドライエッ
チングを用いることができるようになれば、この工程で
のエッチングにドライエッチングを用いることも可能で
ある。
に、リソグラフィ法により第２の絶縁膜４´上にパター
ニングされたレジスト６を形成し、このレジスト６をマ
スクとして第２の絶縁膜４、４´をフッ化水素−フッ化
アンモニウム系の溶液でウエットエッチングを施し、第
１のヴィアホール７(a) 、第２のヴィアホール７(b)を
形成する。ここでウエットエッチングとしているのは、
現段階では１００００オングストローム以上の膜厚のも
のをエッチングするのにドライエッチングは非現実的で
あるためであり、将来、厚膜のエッチングにドライエッ
チングを用いることができるようになれば、この工程で
のエッチングにドライエッチングを用いることも可能で
ある。
【００２１】第１のヴィアホール７(a) 、第２のヴィア
ホール７(b) 形成後、図６に示すように、 第２の絶縁
膜４´の表面を含む第１のヴィアホール７(a) 、第２の
ヴィアホール７(b) 表面にＴｉ／ＴｉＮ層８をスパッタ
リング法で２００オングストローム／７００オングスト
ローム堆積する。その後、第１のヴィアホール７(a)、
第２のヴィアホール７(b) を埋め込むようにレジスト９
をＴｉ／ＴｉＮ層８上全面に３μｍの厚さに塗布し、全
面露光を行い、第１のヴィアホール７(a) 、第２のヴィ
アホール７(b) 内にのみレジスト９を残す。
ホール７(b) 形成後、図６に示すように、 第２の絶縁
膜４´の表面を含む第１のヴィアホール７(a) 、第２の
ヴィアホール７(b) 表面にＴｉ／ＴｉＮ層８をスパッタ
リング法で２００オングストローム／７００オングスト
ローム堆積する。その後、第１のヴィアホール７(a)、
第２のヴィアホール７(b) を埋め込むようにレジスト９
をＴｉ／ＴｉＮ層８上全面に３μｍの厚さに塗布し、全
面露光を行い、第１のヴィアホール７(a) 、第２のヴィ
アホール７(b) 内にのみレジスト９を残す。
【００２２】この後、図７に示すように、ＲＩＥ（反応
性イオンエッチング）などの異方性エッチングによりレ
ジスト９で覆われている部分以外のＴｉ／ＴｉＮ層８を
エッチングし、第１の導電層８(a) 、第２の導電層８
(b) を形成する。
性イオンエッチング）などの異方性エッチングによりレ
ジスト９で覆われている部分以外のＴｉ／ＴｉＮ層８を
エッチングし、第１の導電層８(a) 、第２の導電層８
(b) を形成する。
【００２３】第１の導電層８(a) 、第２の導電層８(b)
を形成したのち、図７に示すように、Ｏ2 アッシャーに
よりレジスト９を除去する。この後、第１の導電層８
(a) 、第２の導電層８(b) 上に選択ＣＶＤ法によりそれ
ぞれタングステンからなる第１の埋め込み層１０(a) 、
第２の埋め込み層１０(b) を堆積する。
を形成したのち、図７に示すように、Ｏ2 アッシャーに
よりレジスト９を除去する。この後、第１の導電層８
(a) 、第２の導電層８(b) 上に選択ＣＶＤ法によりそれ
ぞれタングステンからなる第１の埋め込み層１０(a) 、
第２の埋め込み層１０(b) を堆積する。
【００２４】最後に図８に示すように、第３の配線層１
１としてスパッタリング法によりＡｌ−Ｓｉ−Ｃｕ（含
有率： Ｓｉ＝０．５atoms ％、Ｃｕ＝１atoms ％）を
８０００オングストローム成膜し、次いでリソグラフィ
法と異方性エッチングによりパターニングする。
１としてスパッタリング法によりＡｌ−Ｓｉ−Ｃｕ（含
有率： Ｓｉ＝０．５atoms ％、Ｃｕ＝１atoms ％）を
８０００オングストローム成膜し、次いでリソグラフィ
法と異方性エッチングによりパターニングする。
【００２５】以上、本発明の実施例である半導体装置で
は、第１層の配線が段差形状を持つ絶縁膜の表面に形成
され、それにより第１層配線と第２層配線とを接続する
ヴィアホールの深さが異なったとしても、ヴィアホール
を完全に埋め込むことができ、上層配線が断線する恐れ
がなくなる。
は、第１層の配線が段差形状を持つ絶縁膜の表面に形成
され、それにより第１層配線と第２層配線とを接続する
ヴィアホールの深さが異なったとしても、ヴィアホール
を完全に埋め込むことができ、上層配線が断線する恐れ
がなくなる。
【００２６】
【発明の効果】本発明によれば、上層配線と下層配線と
を接続するヴィアホールにおいて、その深さにかかわら
ず、ヴィアホール内部を埋め込むことができ、半導体装
置の信頼性を低下させることのない、高精度の微細パタ
ーンを形成することが可能となる。
を接続するヴィアホールにおいて、その深さにかかわら
ず、ヴィアホール内部を埋め込むことができ、半導体装
置の信頼性を低下させることのない、高精度の微細パタ
ーンを形成することが可能となる。
【図１】本発明の実施例である半導体装置の製造方法の
図
図
【図２】本発明の実施例である半導体装置の製造方法の
図
図
【図３】本発明の実施例である半導体装置の製造方法の
図
図
【図４】本発明の実施例である半導体装置の製造方法の
図
図
【図５】本発明の実施例である半導体装置の製造方法の
図
図
【図６】本発明の実施例である半導体装置の製造方法の
図
図
【図７】本発明の実施例である半導体装置の製造方法の
図
図
【図８】本発明の実施例である半導体装置の製造方法の
図
図
【図９】従来の多層配線の図
１ 第１の絶縁層 ２ Ａｌ−Ｓｉ−Ｃｕ層 ２(a) 第１の配線層 ２(b) 第２の配線層 ４、４´ 第２の絶縁層 ５、６、９ レジスト ７(a) 第１のヴィアホール ７(b) 第２のヴィアホール ８ Ｔｉ／ＴｉＮ層 ８(a) 第１の導電層 ８(b) 第２の導電層 １０(a) 第１の埋め込み層 １０(b) 第２の埋め込み層 １１ 第３の配線層 １０２ 第２の金属配線 １０４、１０４´ 第３の絶縁層 １１１ 第３の金属配線
Claims (6)
- 【請求項１】 半導体基板表面からの高さがそれぞれ異
なる第１の表面及び第２の表面を有する第１の絶縁層
と、 これら第１の表面及び第２の表面上に各々形成される第
１の配線層及び第２の配線層と、 これら第１の配線層及び第２の配線層を含む前記第１の
絶縁層上に形成され、かつ前記半導体基板表面からの高
さが一定である表面を持つ第２の絶縁層と、 前記第１の配線層及び第２の配線層の表面を各々露出す
るように前記第２の絶縁層中に形成され、前記第２の絶
縁層表面に各々開口部を有する第１のヴィアホール及び
第２のヴィアホールと、 これら第１のヴィアホール及び第２のヴィアホールの表
面を各々被覆するように形成された第１の導電層及び第
２の導電層と、 これら第１の導電層及び第２の導電層表面を被覆し、か
つ前記第１のヴィアホール及び第２のヴィアホールを各
々選択成長により埋め込む第１の埋め込み層及び第２の
埋め込み層とを具備し、 前記第１の埋め込み層及び第２の埋め込み層の表面の位
置が前記第２の絶縁層の表面とほぼ同一となることを特
徴とする半導体装置。 - 【請求項２】 前記第１の導電層及び第２の導電層はチ
タン及び窒化チタンの多層構造を持つことを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記第１の埋め込み層及び第２の埋め込
み層はタングステンからなることを特徴とする請求項１
記載の半導体装置。 - 【請求項４】 半導体基板上にこの半導体基板表面から
の高さがそれぞれ異なる第１の表面及び第２の表面を持
つ第１の絶縁層を形成する工程と、 前記第１の表面及び前記第２の表面それぞれに第１の配
線層及び第２の配線層を形成する工程と、 これら第１の配線層及び第２の配線層を含む前記第１の
絶縁層上に第２の絶縁層を形成する工程と、 この第２の絶縁層表面を平坦化する工程と、 前記第１の絶縁層及び第２の絶縁層の表面を露出するよ
うに、前記第２の絶縁層表面に開口部を持つ第１のヴィ
アホール及び第２のヴィアホールを前記第２の絶縁層中
に形成する工程と、 これら第１のヴィアホール及び第２のヴィアホールの表
面に第１の導電層及び第２の導電層を形成する工程と、 これら第１の導電層及び第２の導電層表面を被覆し、か
つ前記第１のヴィアホール及び第２のヴィアホールを各
々選択成長により埋め込む第１の埋め込み層及び第２の
埋め込み層とを形成する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項５】 前記第１の導電層及び第２の導電層はチ
タン及び窒化チタンの多層構造を持つことを特徴とする
請求項４記載の半導体装置。 - 【請求項６】 前記第１の埋め込み層及び第２の埋め込
み層はタングステンからなることを特徴とする請求項４
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12595A JPH08186116A (ja) | 1995-01-05 | 1995-01-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12595A JPH08186116A (ja) | 1995-01-05 | 1995-01-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186116A true JPH08186116A (ja) | 1996-07-16 |
Family
ID=11465321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12595A Pending JPH08186116A (ja) | 1995-01-05 | 1995-01-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186116A (ja) |
-
1995
- 1995-01-05 JP JP12595A patent/JPH08186116A/ja active Pending
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