JPH08184646A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH08184646A JPH08184646A JP6327227A JP32722794A JPH08184646A JP H08184646 A JPH08184646 A JP H08184646A JP 6327227 A JP6327227 A JP 6327227A JP 32722794 A JP32722794 A JP 32722794A JP H08184646 A JPH08184646 A JP H08184646A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】近年、液晶パネルの微細化が進み、これ
により液晶パネル自体の端子間の間隔が狭くなり、出力
パッド数も多くなってきているのに伴ない、液晶パネル
の駆動に用いられる半導体集積回路も多出力化すること
が求められている。このために、当該半導体集積回路に
おいては、出力パッド間の間隔を狭くすることにより、
上記の多入力化要求に対応してきているが、そのような
対応策にも限界があり、現在においては、前記出力パッ
ド自体を従来よりも小さいパッドで構成する傾向になつ
てきている。2. Description of the Related Art In recent years, liquid crystal panels have been miniaturized, and as a result, the distance between terminals of the liquid crystal panel itself has become narrower and the number of output pads has also increased. Semiconductor integrated circuits are also required to have multiple outputs. Therefore, in the semiconductor integrated circuit, by narrowing the interval between the output pads,
Although the above-mentioned demand for multi-input has been met, there is a limit to such measures, and at present, the output pad itself tends to be constituted by a pad smaller than before.
【０００３】図３は、この種の半導体集積回路の第１の
従来例を示すブロック図であるが、図３に示されるよう
に、半導体集積回路１は、複数の出力回路２ａ、２ｂ、
……、２ｃを含み、これらの出力回路に対応して、それ
ぞれ信号出力パッド３ａ、３ｂ、……、３ｃがバッドと
して設けられており、なお且つ、出力回路２ａおよび出
力回路２ｃに対応して、仮信号出力パッド７ａおよび７
ｃが設けられている。この従来例においては、出力回路
２ａ、２ｂ、………、２ｃに接続される小さな信号出力
パッド３ａ、３ｂ、………、３ｃに対して、全ての信号
出力パッドとしては対応することはできないものの、そ
の中で接続可能な信号出力パッドに対してのみ、例え
ば、半導体チップの端側または空きのある領域における
信号出力パッド３ａおよび３ｃに対しては、大きな仮信
号出力パッド７ａおよび７ｂを設けることにより、各種
特性の検査に対応できるように考慮されている。FIG. 3 is a block diagram showing a first conventional example of this type of semiconductor integrated circuit. As shown in FIG. 3, the semiconductor integrated circuit 1 includes a plurality of output circuits 2a, 2b, and
.., 2c, and signal output pads 3a, 3b, .., 3c are provided as pads corresponding to these output circuits, respectively, and also correspond to the output circuits 2a and 2c. , Temporary signal output pads 7a and 7
c is provided. In this conventional example, small signal output pads 3a, 3b, ..., 3c connected to the output circuits 2a, 2b, ..., 2c cannot be dealt with as all signal output pads. However, large temporary signal output pads 7a and 7b are provided only for the signal output pads connectable therein, for example, for the signal output pads 3a and 3c in the end side of the semiconductor chip or in an empty area. Therefore, it is considered that the inspection of various characteristics can be dealt with.
【０００４】また、公知の半導体集積回路である第２の
従来例としては、特開平２−１０５４５２号公報におい
て提案されているものがあり、この従来例においては、
全信号出力パッドを試験対象とする構成が採られてい
る。図４は、この第２の従来例の構成を示すブロック図
であり、切替回路６ａ、６ｂ、６ｃおよび６ｄと、ラッ
チ回路１１ａ、１１ｂ、１１ｃおよび１１ｄと、内部回
路１２とを備えて構成され、各切替回路およびラッチ回
路に対応して、それぞれ信号出力パッド３ａ、３ｂ、３
ｃおよび３ｄが接続されており、更に、共通のテスト用
として、テスト用パッド４が設けられている。A second conventional example, which is a known semiconductor integrated circuit, is proposed in Japanese Patent Application Laid-Open No. 2-105452. In this conventional example,
A configuration is adopted in which all signal output pads are tested. FIG. 4 is a block diagram showing the configuration of the second conventional example, which includes switching circuits 6a, 6b, 6c and 6d, latch circuits 11a, 11b, 11c and 11d, and an internal circuit 12. , The signal output pads 3a, 3b, 3 corresponding to the switching circuits and the latch circuits, respectively.
c and 3d are connected to each other, and a test pad 4 is provided for common testing.
【０００５】図４において、ラッチ回路１１ａ、１１
ｂ、１１ｃおよび１１ｄに対してラッチ信号ＶＬが入力
されると、当該ラッチ信号ＶＬに応じて、内部回路１２
より出力され、それぞれ信号線１３ａ、１３ｂ、１３ｃ
および１３ｄを介して伝達されてくる出力信号ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３およびＯＵＴ４が、それぞれラ
ッチ回路１１ａ、１１ｂ、１１ｃおよび１１ｄによりラ
ッチされ、出力信号ＶOA、ＶOB、ＶOCおよびＶODとして
出力されて対応する信号出力パッド３ａ、３ｂ、３ｃお
よ３ｄの伝達される。この出力信号ＶOA、ＶOB、ＶOCお
よびＶODは、通常動作時においては、それぞれ信号出力
パッド３ａ、３ｂ、３ｃおよび３ｄから信号出力用の各
端子（図示されない）を介して外部回路（図示されな
い）に供給される。また、テストモード時においては、
切替信号５ａ、５ｂ、５ｃおよび５ｄにより、切替回路
６ａ、６ｂ、６ｃおよび６ｄが順次導通状態となり、こ
れらの出力信号ＶOA、ＶOB、ＶOCおよびＶODは、順次切
替えられてテスト用パッド４に伝達され、テスト用の出
力信号ＶO として、所定のテスト用端子（図示されな
い）を介して外部の検査装置（図示されない）に伝達さ
れる。In FIG. 4, the latch circuits 11a and 11a are provided.
When the latch signal VL is input to b, 11c, and 11d, the internal circuit 12 responds to the latch signal VL.
Output from the signal lines 13a, 13b, 13c, respectively.
And the output signal OUT transmitted via 13d
1, OUT2, OUT3, and OUT4 are latched by latch circuits 11a, 11b, 11c, and 11d, respectively, and are output as output signals VOA, VOB, VOC, and VOD to output the corresponding signal output pads 3a, 3b, 3c, and 3d. Transmitted. These output signals VOA, VOB, VOC and VOD are supplied to external circuits (not shown) from the signal output pads 3a, 3b, 3c and 3d through the respective signal output terminals (not shown) during normal operation. Supplied. In the test mode,
Switching circuits 6a, 6b, 6c and 6d are sequentially turned on by switching signals 5a, 5b, 5c and 5d, and these output signals VOA, VOB, VOC and VOD are sequentially switched and transmitted to test pad 4. , And is output as a test output signal VO to an external inspection device (not shown) via a predetermined test terminal (not shown).
【０００６】液晶パネルの駆動に用いられる半導体集積
回路として、この公知の従来例を使用した場合の第３の
従来例の構成が図５のブロック図に示される。本従来例
は、出力回路２ａ、２ｂ、２ｃおよ２ｄと、切替回路６
ａ、６ｂ、６ｃおよび６ｄとを備えて構成され、各出力
回路および切替回路にはに対応して、それぞれ信号出力
パッド３ａ、３ｂ、３ｃおよび３ｄが接続されており、
また共通のテスト用として、テスト用パッド４が設けら
れている。A block diagram of FIG. 5 shows the configuration of a third conventional example when this well-known conventional example is used as a semiconductor integrated circuit used for driving a liquid crystal panel. In this conventional example, the output circuits 2a, 2b, 2c and 2d and the switching circuit 6 are provided.
a, 6b, 6c and 6d, and signal output pads 3a, 3b, 3c and 3d are connected to the output circuit and the switching circuit, respectively.
A test pad 4 is provided for common testing.
【０００７】図５において、出力回路２ａ、２ｂ、２ｃ
および２ｄの出力信号は、通常動作時においては、それ
ぞれ対応する信号出力パッド３ａ、３ｂ、３ｃおよび３
ｄより、所定の信号出力用の各端子（図示されない）を
介して外部回路（図示されない）に供給される。また、
テストモード時においては、切替信号５ａ、５ｂ、５ｃ
および５ｄにより制御されて、切替回路６ａ、６ｂ、６
ｃおよび６ｄが順次導通状態となり、これらの出力回路
２ａ、２ｂ、２ｃおよび２ｄの出力信号は、順次切替え
られてテスト用パッド４に伝達され、テスト用の信号出
力として、テスト用端子（図示されない）を介して外部
の検査装置（図示されない）に伝達される。In FIG. 5, output circuits 2a, 2b and 2c are shown.
And 2d output signals corresponding to the corresponding signal output pads 3a, 3b, 3c and 3 during normal operation.
From d, it is supplied to an external circuit (not shown) through each terminal (not shown) for outputting a predetermined signal. Also,
Switching signals 5a, 5b, 5c in the test mode
And switching circuits 6a, 6b, 6 controlled by
c and 6d sequentially become conductive, the output signals of these output circuits 2a, 2b, 2c and 2d are sequentially switched and transmitted to the test pad 4, and are output as a test signal (not shown) to a test terminal (not shown). ) Via an external inspection device (not shown).
【０００８】[0008]
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、第１の従来例の場合には、仮信号
出力パッドが、全ての信号出力パッドとまではいかない
ものの、接続可能な一部の信号出力パッドに対してのみ
仮信号出力パッドが設けられているために、全ての信号
出力パッドに対応する試験を実施することが不可能とな
り、半導体集積回路自体の信頼性を保持する点において
問題が介在しているという欠点がある。In the conventional semiconductor integrated circuit described above, in the case of the first conventional example, the temporary signal output pads are not all the signal output pads, but they are connectable. Since provisional signal output pads are provided only for some signal output pads, it becomes impossible to carry out a test corresponding to all signal output pads, and the reliability of the semiconductor integrated circuit itself is maintained. There is a drawback that there is a problem in.
【０００９】また、第２および第３の従来例の場合に
は、全出力パッドに対応して共通のテスト用パッドが設
けられていることにより、全信号出力パッドに対応する
検査を実施することはできるものの、当該検査時におい
ては、テスト用パッドが１個のみであるため、当該テス
ト用パッドに電流を印加し、そのテスト用パッドより出
力される電圧を測定することにより出力回路またはラッ
チ回路等の特性をテストする場合、或はまた当該テスト
用パッドに電圧を印加し、そのテスト用パッドより出力
される電流を測定することにより出力回路またはラッチ
回路等の特性をテストする場合において、前記テスト用
パッドが１個しか設けられていないために、切替回路を
形成するトランジスタに流れる電流による電圧降下分に
対応する測定誤差を生じ、試験の測定値に対する信頼性
が低下するという欠点がある。Further, in the case of the second and third conventional examples, since the common test pad is provided corresponding to all the output pads, the inspection corresponding to all the signal output pads can be carried out. Although there is only one test pad at the time of the inspection, an output circuit or a latch circuit is obtained by applying a current to the test pad and measuring the voltage output from the test pad. When testing the characteristics of the output circuit or the latch circuit by applying a voltage to the test pad and measuring the current output from the test pad, Since only one test pad is provided, the measurement error corresponding to the voltage drop due to the current flowing through the transistor that forms the switching circuit Flip, there is a disadvantage that reliability is lowered with respect to the measured value of the test.
【００１０】[0010]
【課題を解決するための手段】本発明の半導体集積回路
は、複数のデータ出力回路と、当該複数のデータ出力回
路からのデータを、それぞれ個別に出力するための複数
の信号出力パッドとを少なくとも有する半導体集積回路
において、前記複数のデータ出力回路に対するテスト用
パッドとして共用される第１および第２のテスト用パッ
ドと、前記複数の信号出力パッドと前記第１および第２
のテスト用パッドとを、所定の切換信号により順次接続
するように機能する複数の試験用接続切替手段と、を少
なくとも前記複数のデータ出力回路の特性試験用として
備えることを特徴としている。A semiconductor integrated circuit of the present invention includes at least a plurality of data output circuits and a plurality of signal output pads for individually outputting data from the plurality of data output circuits. In the semiconductor integrated circuit having, first and second test pads shared as test pads for the plurality of data output circuits, the plurality of signal output pads, and the first and second test pads.
And a plurality of test connection switching means for functioning to sequentially connect the test pad of 1) by a predetermined switching signal for at least the characteristic test of the plurality of data output circuits.
【００１１】なお、前記試験用接続切替手段は、第１の
信号端子が対応する前記信号出力パッドに接続され、第
２の信号端子が前記第１のテスト用パッドに接続され
て、前記切替信号により開閉切替制御される第１の切替
回路と、第１の信号端子が、前記第１の切替回路の第１
の信号端子とともに対応する前記信号出力パッドに共通
接続され、第２の信号端子が前記第２のテスト用パッド
に接続されて、前記切替信号により開閉切替制御される
第２の切替回路と、を備えて構成してもよい。In the test connection switching means, the first signal terminal is connected to the corresponding signal output pad, and the second signal terminal is connected to the first test pad to provide the switching signal. A first switching circuit controlled to be opened and closed by the first switching circuit, and a first signal terminal is the first switching circuit of the first switching circuit.
A second switching circuit that is commonly connected to the corresponding signal output pad together with the corresponding signal terminal, has a second signal terminal connected to the second test pad, and is controlled to be opened and closed by the switching signal. It may be provided.
【００１２】[0012]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【００１３】図１は本発明の第１の実施例の構成を示す
ブロック図である。図１に示されるように、本実施例の
半導体集積回路１は、出力回路２ａ、２ｂ、２ｃおよび
２ｄと、それぞれ２個のトランジスタ（図示されない）
により形成される切替回路６ａ、６ｂ、６ｃ、６ｄ、６
ｅ、６ｆ、６ｇおよび６ｈとを備えて構成され、これら
の各出力回路および切替回路に対応して、それぞれ信号
出力パッド３ａ、３ｂ、３ｃおよび３ｄが信号出力用の
パッドとして設けられており、且つ、切替回路６ａ、６
ｂ、６ｃおよび６ｄに対しては、共通のテスト用として
テスト用パッド４ａが接続され、また切替回路６ｅ、６
ｆ、６ｇおよび６ｈに対しては、同様に共通のテスト用
としてテスト用パッド４ｂが接続されている。FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention. As shown in FIG. 1, the semiconductor integrated circuit 1 of this embodiment includes output circuits 2a, 2b, 2c and 2d, and two transistors each (not shown).
Switching circuits 6a, 6b, 6c, 6d, 6 formed by
e, 6f, 6g, and 6h, and signal output pads 3a, 3b, 3c, and 3d are provided as signal output pads corresponding to the output circuits and the switching circuits, respectively. Moreover, the switching circuits 6a and 6
A test pad 4a is connected to b, 6c, and 6d for common testing, and switching circuits 6e and 6 are used.
Similarly, a test pad 4b is connected to f, 6g, and 6h for common testing.
【００１４】図１において、通常動作時においては、出
力回路２ａ、２ｂ、２ｃおよび２ｄからの出力信号は、
それぞれ信号出力パッド３ａ、３ｂ、３ｃおよび３ｄよ
り、所定の信号出力用の各端子（図示されない）を介し
て外部回路（図示されない）に供給される。また、テス
トモード時においては、それぞれ切替信号５ａ、５ｂ、
５ｃ、５ｄ、５ｅ、５ｆ、５ｇおよび５ｈにより順次制
御されて、切替回路６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６
ｆ、６ｇおよび６ｈは、それぞれ順次導通状態となる。
これにより、例えば、切替回路６ａおよび切替回路６ｅ
の場合には、切替信号５ａにより制御されて同時に導通
状態となり、出力回路２ａからの出力信号は、それぞれ
切替回路６ａおよび６ｂを経由して、対応するテスト用
パッド４ａおよび４ｂを介してテスト用の入出力信号と
して、外部の検査装置（図示されない）に伝達される。
このようにして、出力回路２ａ、２ｂ、２ｃおよび２ｄ
からの出力信号は、それぞれ対応する切替信号５ａ、５
ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇおよび５ｈにより制
御されて、切替回路６ａ、６ｂ、６ｃおよび６ｄによる
出力信号は、順次テスト用パッド４ａを介して、テスト
用の入出力信号として外部の検査装置に伝達され、また
切替回路６ｅ、６ｆ、６ｇおよび６ｈによる出力信号
は、順次テスト用パッド４ｂを介して、テスト用の入出
力信号として外部の検査装置（図示されない）に伝達さ
れる。In FIG. 1, during normal operation, the output signals from the output circuits 2a, 2b, 2c and 2d are:
The signals are supplied from the signal output pads 3a, 3b, 3c and 3d to external circuits (not shown) via predetermined signal output terminals (not shown). In the test mode, the switching signals 5a, 5b,
The switching circuits 6a, 6b, 6c, 6d, 6e, 6 are sequentially controlled by 5c, 5d, 5e, 5f, 5g and 5h.
f, 6g, and 6h are sequentially turned on.
Thereby, for example, the switching circuit 6a and the switching circuit 6e
In the case of, the output signals from the output circuit 2a are controlled by the switching signal 5a and become conductive at the same time, and the output signals from the output circuit 2a are tested via the switching circuits 6a and 6b and the corresponding test pads 4a and 4b. Is transmitted to an external inspection device (not shown).
In this way, the output circuits 2a, 2b, 2c and 2d
The output signals from the switching signals 5a, 5
Controlled by b, 5c, 5d, 5e, 5f, 5g, and 5h, the output signals from the switching circuits 6a, 6b, 6c, and 6d are sequentially output as external input / output signals for testing via the testing pad 4a. The output signals of the switching circuits 6e, 6f, 6g and 6h are transmitted to the inspection device and are sequentially transmitted to the external inspection device (not shown) as test input / output signals via the test pad 4b.
【００１５】従って、本実施例においては、それぞれの
信号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド４ａおよび４ｂを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド４ａおよび４ｂに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することが可能となる。Therefore, in this embodiment, a pair of switching circuits are provided corresponding to the respective signal output pads, and a pair of test pads 4a and 4b corresponding to the switching circuits of each pair are provided. During testing, one test pad is used for current input and the other test pad is used for voltage measurement for each test pad. The measurement error due to the minute is eliminated. Further, the test pads 4a and 4b described above make it possible to perform tests on all the signal output pads without omission. By configuring all of these signal output pads with smaller pads, it is required to increase the number of outputs. It is possible to deal with.
【００１６】次に、本発明の第２の実施例について説明
する。図２は本実施例の構成を示すブロック図である。
図２に示されるように、本実施例の半導体集積回路１
は、切替回路６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６
ｇおよび６ｈと、タイミング発生回路８と、電流源９
と、電圧計１０と、ラッチ回路１１ａ、１１ｂ、１１ｃ
および１１ｄと、内部回路１２とを備えて構成され、各
切替回路およびラッチ回路に対応して、それぞれ信号出
力パッド３ａ、３ｂ、３ｃおよび３ｄが接続されてお
り、更に、共通のテスト用として、それぞれテスト用パ
ッド４ａおよび４ｂが設けられている。Next, a second embodiment of the present invention will be described. FIG. 2 is a block diagram showing the configuration of this embodiment.
As shown in FIG. 2, the semiconductor integrated circuit 1 according to the present embodiment.
Are switching circuits 6a, 6b, 6c, 6d, 6e, 6f, 6
g and 6h, timing generation circuit 8, and current source 9
, Voltmeter 10, and latch circuits 11a, 11b, 11c
And 11d and the internal circuit 12, the signal output pads 3a, 3b, 3c and 3d are respectively connected to the switching circuits and the latch circuits, and further, for common testing, Test pads 4a and 4b are provided respectively.
【００１７】図２において、ラッチ回路１１ａ、１１
ｂ、１１ｃおよび１１ｄに対してラッチ信号ＶＬが入力
されると、当該ラッチ信号ＶＬに応じて、内部回路１２
より出力され、それぞれ信号線１３ａ、１３ｂ、１３ｃ
および１３ｄを介して伝達されてくる出力信号ＯＵＴ
１、ＯＵＴ２、ＯＵＴ３およびＯＵＴ４は、それぞれ対
応するラッチ回路１１ａ、１１ｂ、１１ｃおよび１１ｄ
によりラッチされる。これらのラッチ回路１１ａ、１１
ｂ、１１ｃおよび１１ｄから出力される出力信号は、通
常動作時においては、信号出力パッド３ａ、３ｂ、３ｃ
および３ｄから外部回路（図示されない）に出力され
る。また、テストモード時においては、タイミング発生
回路８より、所定のタイミングにおいて出力される切替
信号５ａ、５ｂ、５ｃおよび５ｄにより制御されて、そ
れぞれ切替回路６ａ、６ｂ、６ｃおよび６ｄは順次導通
状態となる。これにより、例えば、切替回路６ａおよび
切替回路６ｅの場合には、切替信号５ａにより制御され
て同時に導通状態となり、ラッチ回路１１ａからの出力
信号は、それぞれ切替回路６ａおよび６ｂを経由して、
対応するテスト用パッド４ａおよび４ｂに伝達される。
このようにして、ラッチ回路１１ａ、１１ｂ、１１ｃお
よび１１ｄからの出力信号は、それぞれ対応する切替信
号５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇおよび５
ｈにより制御されて、一方の切替回路６ａ、６ｂ、６ｃ
および６ｄによる出力信号は、順次テスト用パッド４ａ
に伝達され、また他方の切替回路６ｅ、６ｆ、６ｇおよ
び６ｈによる出力信号は、順次テスト用パッド４ｂに伝
達される。検査時においては、テスト用パッド４ａにお
いて電流源９を印加することにより、タイミング発生回
路８によりタイミングが選択されている切替信号５ａ、
５ｂ、５ｃおよび５ｄの内の一つの切替信号、例えばそ
れを切替信号５ａとすると、当該切替信号５ａにより制
御される切替回路６ａおよび６ｅが導通状態となり、電
流源９の電流が、切替回路６ａを介して、信号出力パッ
ド３ａに接続されているラッチ回路１１ａに流入する。
この電流の入力により、ラッチ回路１１ａの内部回路に
おいて発生する電圧を、切替回路６ｅを介してテスト用
パッド４ｂに出力し、電圧計１０により当該電圧を測定
することにより、ラッチ回路１１ａの特性が計測され
る。同様にして、タイミング発生回路８により、順次出
力される切替信号により、それぞれのラッチ回路の特性
を計測することができる。In FIG. 2, latch circuits 11a and 11a are provided.
When the latch signal VL is input to b, 11c, and 11d, the internal circuit 12 responds to the latch signal VL.
Output from the signal lines 13a, 13b, 13c, respectively.
And the output signal OUT transmitted via 13d
1, OUT2, OUT3, and OUT4 are corresponding latch circuits 11a, 11b, 11c, and 11d, respectively.
Latched by. These latch circuits 11a, 11
The output signals from b, 11c and 11d are output from the signal output pads 3a, 3b, 3c during normal operation.
And 3d to an external circuit (not shown). In the test mode, the switching circuits 6a, 6b, 6c and 6d are sequentially turned on by being controlled by the switching signals 5a, 5b, 5c and 5d output from the timing generation circuit 8 at a predetermined timing. Become. As a result, for example, in the case of the switching circuit 6a and the switching circuit 6e, the switching circuit 5a is controlled by the switching signal 5a to be in the conductive state at the same time, and the output signal from the latch circuit 11a passes through the switching circuits 6a and 6b, respectively.
It is transmitted to the corresponding test pads 4a and 4b.
In this way, the output signals from the latch circuits 11a, 11b, 11c and 11d correspond to the corresponding switching signals 5a, 5b, 5c, 5d, 5e, 5f, 5g and 5 respectively.
One of the switching circuits 6a, 6b, 6c is controlled by h.
The output signals from 6 and 6d are sequentially output to the test pad 4a.
And the output signals from the other switching circuits 6e, 6f, 6g and 6h are sequentially transmitted to the test pad 4b. At the time of inspection, by applying the current source 9 to the test pad 4a, the switching signal 5a whose timing is selected by the timing generation circuit 8,
When one of the switching signals 5b, 5c and 5d is used as the switching signal 5a, the switching circuits 6a and 6e controlled by the switching signal 5a become conductive, and the current of the current source 9 is changed to the switching circuit 6a. Through the latch circuit 11a connected to the signal output pad 3a.
By inputting this current, the voltage generated in the internal circuit of the latch circuit 11a is output to the test pad 4b via the switching circuit 6e, and the voltage is measured by the voltmeter 10. To be measured. Similarly, the characteristics of each latch circuit can be measured by the switching signal sequentially output from the timing generation circuit 8.
【００１８】即ち、本実施例においても、それぞれの信
号出力パッドに対応してそれぞれ一対の切替回路を設
け、これらの各対の切替回路に対応する一対のテスト用
パッド４ａおよび４ｂを設けて、試験時においては、そ
れぞれのテスト用パッドに対して、一方のテスト用パッ
ドは電流入力用とし、他方のテスト用パッドは電圧測定
用として使い分けることにより、従来問題とされている
切替回路における電圧低下分に起因する測定誤差は排除
される。また、上記のテスト用パッド４ａおよび４ｂに
より、全ての信号出力パッドに対する試験を漏れなく行
うことが可能となり、これらの全信号出力パッドを、よ
り小さいパッドにより構成することにより、多出力化の
要請に対応することができる。That is, also in this embodiment, a pair of switching circuits are provided corresponding to the respective signal output pads, and a pair of test pads 4a and 4b corresponding to the switching circuits of each pair are provided. During testing, one test pad is used for current input and the other test pad is used for voltage measurement for each test pad. The measurement error due to the minute is eliminated. Further, the test pads 4a and 4b described above make it possible to perform tests on all the signal output pads without omission. By configuring all of these signal output pads with smaller pads, it is required to increase the number of outputs. Can correspond to.
【００１９】[0019]
【発明の効果】以上説明したように、本発明は、それぞ
れの信号出力パッドに一対の切替回路を設け、これらの
切替回路対に対応する一対のテスト用パッド４ａおよび
４ｂを設けて、試験時に、一方のテスト用パッドは電流
入力用とし、他方のテスト用パッドは電圧測定用として
使い分けることにより、切替回路における電圧低下分に
起因する測定誤差を排除することが可能となり、測定の
信頼性を向上させることができるという効果がある。As described above, according to the present invention, each signal output pad is provided with a pair of switching circuits, and a pair of test pads 4a and 4b corresponding to these switching circuit pairs are provided so as to perform a test. , By using one test pad for current input and the other test pad for voltage measurement, it is possible to eliminate the measurement error due to the voltage drop in the switching circuit and to improve the measurement reliability. There is an effect that it can be improved.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図３】第１の従来例を示すブロック図である。FIG. 3 is a block diagram showing a first conventional example.
【図４】第２の従来例を示すブロック図である。FIG. 4 is a block diagram showing a second conventional example.
【図５】第３の従来例を示すブロック図である。FIG. 5 is a block diagram showing a third conventional example.
１ 半導体集積回路 ２ａ〜２ｄ 出力回路 ３ａ〜３ｄ 信号出力パッド ４、４ａ、４ｂ テスト用パッド ５ａ〜５ｄ 切替信号 ６ａ〜６ｈ 切替回路 ７ａ、７ｂ 仮信号出力パッド ８ タイミング回路 ９ 電流源 １０ 電圧計 １１ａ〜１１ｄ ラッチ回路 １２ 内部回路 １３ａ〜１３ｄ 信号線 DESCRIPTION OF SYMBOLS 1 semiconductor integrated circuit 2a-2d output circuit 3a-3d signal output pad 4, 4a, 4b test pad 5a-5d switching signal 6a-6h switching circuit 7a, 7b temporary signal output pad 8 timing circuit 9 current source 10 voltmeter 11a -11d Latch circuit 12 Internal circuit 13a-13d Signal line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/822
Claims (2)
ータ出力回路からのデータを、それぞれ個別に出力する
ための複数の信号出力パッドとを少なくとも有する半導
体集積回路において、 前記複数のデータ出力回路に対するテスト用パッドとし
て共用される第１および第２のテスト用パッドと、 前記複数の信号出力パッドと前記第１および第２のテス
ト用パッドとを、所定の切換信号により順次接続するよ
うに機能する複数の試験用接続切替手段と、 を少なくとも前記複数のデータ出力回路の特性試験用と
して備えることを特徴とする半導体集積回路。1. A semiconductor integrated circuit having at least a plurality of data output circuits and a plurality of signal output pads for individually outputting data from the plurality of data output circuits, wherein the plurality of data output circuits are provided. For connecting the first and second test pads commonly used as a test pad for the, and the plurality of signal output pads and the first and second test pads to each other by a predetermined switching signal. A semiconductor integrated circuit, comprising: a plurality of test connection switching means for performing at least a characteristic test of the plurality of data output circuits.
れ、第２の信号端子が前記第１のテスト用パッドに接続
されて、前記切替信号により開閉切替制御される第１の
切替回路と、 第１の信号端子が、前記第１の切替回路の第１の信号端
子とともに対応する前記信号出力パッドに共通接続さ
れ、第２の信号端子が前記第２のテスト用パッドに接続
されて、前記切替信号により開閉切替制御される第２の
切替回路と、 を備えて構成されることを特徴とする請求項１記載の半
導体集積回路。2. The test connection switching means has a first signal terminal connected to the corresponding signal output pad, and a second signal terminal connected to the first test pad to provide the switching signal. A first switching circuit controlled to be opened and closed by the first switching circuit and a first signal terminal are commonly connected to the corresponding signal output pad together with the first signal terminal of the first switching circuit, and the second signal terminal is 2. The semiconductor integrated circuit according to claim 1, further comprising a second switching circuit connected to the second test pad and controlled to be opened / closed by the switching signal.
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| JP6327227A JP2818546B2 (en) | 1994-12-28 | 1994-12-28 | Semiconductor integrated circuit |
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