JPH08184613A - 波形比較装置 - Google Patents

Abstract

(57)【要約】 【構成】 基準波形メモリ３６は比較しようとするアナ
ログ入力信号に対応する基準波形データを蓄積する。タ
イムベース制御回路１８は、アナログ入力信号がトリガ
回路１６に設定された所定レベルと交差するときに、ト
リガ回路が発生するトリガ信号に応答し、基準波形メモ
リから基準波形データの読み出しを開始する。読み出さ
れたデータは、デジタル・アナログ変換器３８でアナロ
グ出力信号に変換される。差分検出器４０は、このアナ
ログ出力信号及びアナログ入力信号を比較し、差が所定
値を超えるときに検出信号を発生する。 【効果】 到来するアナログ入力信号の連続する各周期
毎に、基準波形メモリ３６に蓄積された波形部分につい
て、アナログ入力信号及び基準波形の比較を行うことが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、蓄積した基準波形と取
り込み波形とを比較する波形比較装置に関する。

【０００２】

【従来の技術】デジタル・オシロスコープでは、入力波
形をその時間軸に沿って等しい間隔でサンプルし、サン
プル値をアナログ・デジタル変換してメモリに蓄積し、
蓄積したデジタル・データを読み出してデジタル・アナ
ログ変換し、振幅対時間波形として表示する。しかし、
デジタル・オシロスコープが有する波形メモリの記憶容
量にはコスト等の理由により制限があり、よって、連続
的に蓄積可能な入力波形の量は制限される。

【０００３】特公昭６３−３０５８０号公報には、制限
された記憶容量の波形メモリを使用して有意な波形のみ
を効果的に蓄積し表示する波形蓄積表示装置が記載され
ている。この装置では、比較基準となるアナログ入力信
号は、デジタル・データに変換されて取込み波形メモリ
に取り込まれた後、基準波形メモリに転送され、基準波
形として基準波形メモリに蓄積される。その後、比較さ
れるアナログ入力信号が取込みメモリに取り込まれる
と、比較ロジックは取込み波形メモリに蓄積された波形
を基準波形メモリ内の基準波形と比較する。これらの波
形間に所定の差異が検知された場合に、そのときの取込
み波形メモリ内の取込み波形は、変化波形メモリに転送
されて蓄積される。

【０００４】

【発明が解決しようとする課題】基準波形及び取込み波
形を比較する比較ロジックは、ハードウェア又はソフト
ウェアにより構成されるが、いずれの構成であっても、
比較操作のために時間を要するため、この操作中を取込
み波形メモリへのデータの取り込みは停止される。この
ため、入力信号の速度に応じてその数百〜数千周期分の
期間にわたり比較が行われない比較休止期間が間欠的に
生じ、予め蓄積された基準波形に対するアナログ入力信
号の連続的な比較ができない。したがって、本発明の目
的は、アナログ入力信号と予め蓄積された基準波形と
を、連続的に比較可能な波形比較装置の提供にある。

【０００５】

【課題を解決するための手段及び作用】本発明の波形比
較装置では、基準波形メモリは比較しようとするアナロ
グ入力信号に対応する基準波形データを蓄積する。タイ
ムベース制御回路は、アナログ入力信号がトリガ回路に
設定された所定レベルと交差するときに、トリガ回路が
発生するトリガ信号に応答し、相互のタイミングが一致
するように基準波形メモリから基準波形データの読み出
しを開始し、読出しを繰り返す。デジタル・アナログ変
換器は、基準波形メモリから読み出された基準波形デー
タをアナログ信号に変換する。差分検出器は、デジタル
・アナログ変換器のアナログ出力信号及びアナログ入力
信号を比較し、差が所定値を超えるときに出力信号を発
生する。これにより、従来の様に多数周期分の期間にわ
たり比較が行われない比較休止期間が間欠的に生じるこ
とがなく、到来するアナログ入力信号の連続する各周期
毎に、基準波形メモリ３６に蓄積された波形部分につい
て、アナログ入力信号及び基準波形の比較を行うことが
できる。

【０００６】

【実施例】図１は、本発明の波形比較装置を含むデジタ
ル・オシロスコープを示す。アナログ入力信号は、入力
端子１０を介して前置増幅器１２に供給される。前置増
幅器１２は、好適には従来のゲイン切替増幅器でよく、
入力信号を増幅且つ減衰して適当なレベルにする。前置
増幅器１２の出力信号は、アナログ・デジタル変換器
（ＡＤＣ）１４及びトリガ回路１６に供給される。タイ
ムベース制御回路１８は、マイクロプロセッサ、装置の
動作を制御するためにプログラムを記憶するリード・オ
ンリ・メモリ（ＲＯＭ）、種々の情報を記憶するための
ランダム・アクセス・メモリ（ＲＡＭ）とを含む制御回
路２０から送られる取込み開始信号に応答して、サンプ
リング・パルスをＡＤＣ１４に供給する。ＡＤＣ１４
は、供給されたサンプリング・クロックにより決まる速
度で、アナログ信号の瞬時値をｎビットのパラレル・デ
ータに変換する。タイムベース制御回路１８は、内蔵す
るアドレス・カウンタでサンプリング・クロックを計数
し、計数値をアドレス信号として取込み波形メモリ２２
に供給する。取込み波形メモリ２２はＡＤＣ１４からの
パラレル・データを入力アドレス信号により指定される
アドレスに蓄積する。

【０００７】トリガ回路１６は、前置増幅器１２からの
アナログ出力信号をポテンショメータ（図示せず）等に
より設定される可変トリガ・レベルと比較し、アナログ
出力信号が可変トリガ・レベルと交差するときに、トリ
ガ信号を発生しタイムベース制御回路１８に供給する。
タイムベース制御回路１８は、トリガ信号に応答して、
サンプリング・クロックの発生の停止時を、操作者によ
り制御回路２０に入力されたプリトリガ又はポストトリ
ガ命令に応じて制御する。

【０００８】波形表示メモリ２４には、制御回路２０に
よりバス２６を介して取込み波形メモリ２２に蓄積され
た波形を表すデータが転送され蓄積される。波形表示メ
モリ２４に蓄積された波形データは、表示クロック及び
アドレス・カウンタ２８の制御下で読み出され、デジタ
ル・アナログ変換器（ＤＡＣ）及び垂直増幅器３０でア
ナログ信号に変換された後に、陰極線管、フラット表示
パネル等の表示器３２の垂直軸に供給される。表示クロ
ック及びアドレス・カウンタ２８で発生されたアドレス
・データは、ＤＡＣ及び水平増幅器３４でアナログ信号
に変換され、表示器３２の水平軸に供給される。以上の
構成及び動作により、取込み波形が表示器３２に表示さ
れる。

【０００９】このデジタル・オシロスコープは、波形を
表示する波形表示モードの他に、入力波形と予め蓄積し
た基準波形とを比較する波形比較モードで動作すること
可能である。波形比較モードでは、操作者の手動又はプ
ログラムによる命令により、制御回路２０は取込み波形
メモリ２２の波形データをバス２６を介して、基準波形
メモリ３６に転送し、基準波形として蓄積する。基準波
形メモリ３６及び取込み波形メモリ２２の記憶容量は等
しい。取込み波形メモリ２２のトリ信号発生時のデータ
を蓄積するアドレスは制御回路２０に記憶されており、
このアドレスからデータの読み出しが開始され、基準波
形メモリ３６の０番地アドレスから順番に蓄積される。
その後、アナログ入力信号に対して、上述と同様にＡＤ
Ｃ１４及び取込み波形メモリ２２はデータを蓄積し、ト
リガ回路１６はトリガ信号が発生される。このときのア
ナログ入力信号が、蓄積された基準波形に対応するアナ
ログ入力信号と大体同じであれば、２つの信号の波形全
体に対するトリガ時点は略一致する。ここで、トリガ点
が略一致しなければ、後述する様に、２つの信号の差が
検出されることとなる。

【００１０】波形比較モードでは、制御回路２０に制御
されてタイムベース制御回路１８は、トリガ信号を受け
取ると、基準波形メモリ３６に蓄積された波形データを
上述のトリガ信号発生時データを蓄積するアドレス、即
ち０番地からから読出し始める。これと同時に、タイム
ベース制御回路１８は、イネーブル信号を差分検出器４
０に供給し、差分検出器４０を動作可能にする。ＤＡＣ
３８は、基準波形メモリ３６から読み出されたデジタル
・データをタイムベース制御回路１８からのクロック信
号に応じてアナログ信号に変換し、差分検出器４０の一
方の入力端に供給する。差分検出器４０の他方の入力端
には、前置増幅器１２を通過したアナログ入力信号が、
遅延素子４２を介して供給される。遅延素子４２による
信号の遅延時間は、波形比較モードでトリガ回路１６で
トリガ信号が発生してから、ＤＡＣ３８からアナログ信
号の出力が開始されるまでの時間に相当するように選ば
れる。よって、差分検出器４０の２つの入力端に供給さ
れる信号のタイミングは一致する。

【００１１】イネーブル信号により動作可能状態にある
差分検出器４０は、ＤＡＣ３８の出力信号及びアナログ
入力信号のレベルを比較し、その差が所定範囲を超えた
場合即ち変化部分が発生した場合に、論理レベル１の検
出信号を出力する。検出信号が出力されないまま、基準
波形メモリ３６の最後のアドレスの読出しが終了する
と、タイムベース制御回路１８は、イネーブル信号に代
えてディスエーブル信号を差分検出器４０に供給し、差
分検出器４０の出力信号を論理レベル０に維持し、不適
切な比較による検出信号の出力を禁止する。トリガ回路
１６が、次の周期で再びトリガ信号を発生すると、タイ
ムベース制御回路１８は再びイネーブル信号を差分検出
器４０に供給する。これにより、図２に示す様に、到来
するアナログ入力信号の各周期毎に、基準波形メモリ３
６に蓄積された波形部分についての比較が行われる。基
準波形メモリ３６に蓄積された波形データが丁度１周期
分であれば、タイムベース制御回路１８はイネーブル信
号を出力したままで、基準波形メモリ３６の読出し動作
を繰り返せばよい。

【００１２】差分検出器４０からの検出信号はタイムベ
ース制御回路１８に送られ、タイムベース制御回路１８
はこれに応答して、基準波形メモリの読出し動作を停止
すると共に、取込み波形メモリ２２への取込み波形デー
タの蓄積動作の停止をプリトリガ又はポストトリガ命令
に応じて制御する。よって、取込み波形の変化部分の周
囲のデータが蓄積される。次に、制御回路２０により、
取込み波形メモリ２２内のデータは、バス２６を介して
変化波形メモリ４４に転送され蓄積される。変化波形メ
モリ４４の内容は波形表示メモリ２４に送られ、取込み
波形と同様に上述の様に表示できる。

【００１３】図３は、図１の差分検出器４０の具体的回
路の一例を示す回路図である。ＤＡＣ３８の出力信号及
び遅延素子４２を通過したアナログ入力信号は、夫々減
算器５０の非反転入力端及び反転入力端に夫々入力され
る。減算器５０の差出力電圧は、比較器５２の反転入力
端及び比較器５４の非反転入力端に夫々入力される。比
較器５２の非反転入力端及び比較器５４の反転入力端に
は、減算器５０の差出力電圧の上限電圧＋Ｖ１及び下限
電圧−Ｖ２が夫々供給され、差出力電圧が上限及び下限
電圧により設定される電圧範囲内になるか否かが調べら
れる。差出力電圧がこの電圧範囲外であれば、比較器５
２及び５４のいずれかから論理レベル１の出力が出力さ
れ、オア・ゲート５６を通過する。オア・ゲート５６の
出力信号は、アンド・ゲート５８の一方の入力端に供給
され、他方の入力端にはタイムベース制御回路１８よ
り、イネーブル信号又はディスエーブル信号が供給され
る。アンド・ゲート５８は、イネーブル信号が供給され
るときはオア・ゲート５６の出力を通過させ、ディスエ
ーブル信号が供給されるときは、出力を論理レベル０に
維持する。この様な構成の他に、電圧範囲の正負電圧が
同じであれば、減算回路５０の差出力電圧を絶対値回路
に供給し、その出力を比較器で限界電圧と比較してもよ
い。

【００１４】上述では、本発明の波形比較装置をデジタ
ル・オシロスコープに使用した場合について説明した
が、基準波形は予め取り込んだ波形ではなく、コンピュ
ータをを用いて作成した波形であってもよい。

【００１５】

【発明の効果】本発明の波形比較装置では、従来の様に
多数周期分の期間にわたり比較が行われない比較休止期
間が間欠的に生じることがなく、到来するアナログ入力
信号の連続する各周期毎に、基準波形メモリ３６に蓄積
された波形部分について、アナログ入力信号及び基準波
形の比較を行うことができる。

【図面の簡単な説明】

【図１】本発明の波形比較装置を組み込んだデジタル・
オシロスコープを示すブロック図。

【図２】図１の装置の動作説明のための波形図。

【図３】図１の差分検出器の具体的構成の一例を示す回
路図。

【符号の説明】

１６ トリガ回路 １８ タイムベース制御回路 ３６ 基準波形メモリ ３８ ＤＡＣ ４０ 差分検出器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基準波形データを蓄積する基準波形メモ
   リと、、 アナログ入力信号が所定レベルと交差するときに、トリ
   ガ信号を発生するトリガ回路と、 該トリガ回路からの上記トリガ信号に応答して、該基準
   波形メモリから上記基準波形データの読み出しを開始す
   るタイムベース制御回路と、 上記基準波形メモリから読み出された上記基準波形デー
   タをアナログ信号に変換するデジタル・アナログ変換器
   と、 該デジタル・アナログ変換器のアナログ出力信号及び上
   記アナログ入力信号を比較し、差が所定値を超えるとき
   に出力信号を発生する差分検出器とを具えることを特徴
   とする波形比較装置。