JPH08181677A - 時分割多重接続のフレームタイミング制御 - Google Patents

時分割多重接続のフレームタイミング制御

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JPH08181677A
JPH08181677A JP7261687A JP26168795A JPH08181677A JP H08181677 A JPH08181677 A JP H08181677A JP 7261687 A JP7261687 A JP 7261687A JP 26168795 A JP26168795 A JP 26168795A JP H08181677 A JPH08181677 A JP H08181677A
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burst
frame
microcontroller
counter
frame timing
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JP7261687A
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Jouko Hakkanen
ヘッケーネン ヨウコ
Arto Karppanen
カルッパネン アルト
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Nokia Mobile Phones Ltd
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
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    • H04B7/24—Radio transmission systems, i.e. using radiation field for communication between two or more posts
    • H04B7/26—Radio transmission systems, i.e. using radiation field for communication between two or more posts at least one of which is mobile
    • H04B7/2643—Radio transmission systems, i.e. using radiation field for communication between two or more posts at least one of which is mobile using time-division multiple access [TDMA]
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0694—Synchronisation in a TDMA node, e.g. TTP
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】 【課題】 本発明は、ＴＤＭＡ信号のフレームタイミン
グを制御する方法と、その回路構成に関し、ＴＤＭＡに
基づくシステムがより大きなデータ伝送容量が必要とな
り、異種セル間の通信が不可欠となり移動電話タイミン
グの要件が増大するのに対し、データの伝送の中断なし
に１つのセルから他のセルへ高速で引き継ぐようにする
ことを課題とする。 【解決手段】 セルラーシステムにおけるＴＤＭＡ信号
のフレームタイミング制御は、移動機及び／又は基地局
において機能がフレームタイミング制御ユニット１とマ
イクロコントローラ２とにより分担されるように具体化
される。このようにして、１つのＴＤＭＡセルタイプか
ら他のＴＤＭＡセルタイプへと移動するとき、音声又は
データの通信を中断させることなくフレームタイミング
を柔軟に制御することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明の対象は、ＴＤＭＡ
（時分割多重接続）信号のフレームタイミングを制御す
る方法と、このフレームタイミングを実現するための回
路構成とである。
【０００２】
【従来の技術】デジタル方式のセルラ電話システムは、
例えば、基地局と移動機との間の通信に時分割多重接続
に基づいてデータ送信を行う。時分割ＧＳＭシステムは
８個のタイムスロットを使用するが、そのために、同時
に８個の移動機が同じ送信／受信周波数で基地局と通信
することができる。各移動機は、フレームから１個のタ
イムスロットを保留し、送信されるべき音声又はデータ
信号を符号化された形でこのタイムスロットに納める。
ＧＳＭシステムにおける移動電話のフレームタイミング
は、タイムスロットがかなり長く（５７７μｓ）、ビッ
ト伝送速度が低い（２７０ｋｂｉｔ／ｓ）ので、信号処
理装置により時間的にあまり厳密に制御されなくても良
い。更に、ＧＳＭ移動機には同時送受信は必要とされな
い。
【０００３】
【発明が解決しようとする課題】ＴＤＭＡに基づくシス
テムが発展するのに従って、より大きなデータ伝送容量
が必要となり、その結果として異種セル間の通信が必要
となるので、移動電話タイミングの要件が増大する。セ
ルの種類は、ビット伝送速度及びバースト長に関してセ
ル毎に異なっている。ミクロセル又はピコセルに比べる
とマクロセルのバースト長はより大きく、ビット伝送速
度はより低い。この場合、データ伝送の中断無しに一つ
のセルから他のセルへ高速で引き継ぐことが重要にな
る。
【０００４】特にデータを高いビット伝送速度で転送す
るときには、移動電話は短いバーストを高いビット伝送
速度で受信しながら同時により長いバーストをより低い
ビット伝送速度で送信しなければならない。
【０００５】むしろ、ＴＤＭＡシステムのミクロセルに
おけるクロック周波数はより高く、そして特に移動機が
異種セル間を移動するとき、例えばマクロセルとミクロ
／ピコセルとの間を移動するときには、より高いビット
伝送速度とより高いフレームタイミングの精度とが必要
となる。
【０００６】
【課題を解決するための手段】本発明の目的は、上記し
た課題を克服するＴＤＭＡ信号のためのフレームタイミ
ング制御を提供することである。これを達成するため
に、本発明の方法は、請求項１によると、送受信機の高
速フレームタイミング論理により実現されるフレームタ
イミング制御ユニットと、送受信機部のマイクロコント
ローラとの間でフレームタイミング制御が分割されるこ
とを特徴とする。この場合、マイクロコントローラ又は
ＤＳＰにはあまり大きな処理能力は要求されず、フレー
ム制御に必要な回路の構成は依然として割合に単純であ
る。
【０００７】マイクロコントローラは今や各ＴＤＭＡフ
レームの長さと、各バーストのスタート値及びストップ
値を定義する。フレームタイミングユニットのフレーム
タイミングブロックはＴＤＭＡフレームの長さを指定
し、タイミングデータはバースト構築ブロックの受信機
ブランチ及び送信ブランチに送られる。フレーム長を指
示するデータはフレームタイミングブロックレジスタに
記録され、その後はカウンタはフレームの長さ値に達す
るまでシステムクロックと同期してカウントする。割り
込み信号はそこからマイクロコントローラに送られてカ
ウンタがリセットされる。この機能は連続的に反復され
る。カウンタに接続される同期入力は、もし必要なら
ば、例えばカウンタを他のカウンタと同期させなければ
ならないとき、即ち二つの基地局間を同期させなければ
ならないとき、カウンタがカウントサイクルの途中でリ
セットされるように、作動可能にされる。
【０００８】本発明の方法はＴＤＭＡに基づくシステム
の柔軟な応用を提供するものであり、それぞれのＴＤＭ
Ａに基づくシステムの要件に従って、マイクロコントロ
ーラを使ってフレーム長と、同じフレーム内の受信バー
スト又は送信バーストの長さと、受信又は送信のバース
ト構築のサンプリング速度とを変化させることができ
る。
【０００９】本発明の回路構成は、請求項７に記載した
事項を特徴とする。フレームタイミングユニットが１６
ビットカウンタと、３個の１６ビット比較器と、比較レ
ジスタ及びそのバッファーレジスタと、８ビットフレー
ムカウンタと、送受信タイミング制御回路とから成るよ
うに、この回路構成をＦＰＧＡ（フィールドプログラマ
ブルゲートアレイ）ユニットによりＣＭＯＳ技術を使っ
て容易に具体化することができる。フレームタイミング
制御ユニットは、フィルター、受信増幅、送信パワーレ
ベル、及びパワーランプが実時間で正しく選択されるよ
うに制御するとともに、更に実時間割り込みパルスをマ
イクロコントローラに提供する。
【００１０】本発明のＴＤＭＡフレームタイミング制御
は、セルラー通信網の移動機（ＭＳ）及び／又は基地局
（ＢＳ）に適用されることのできるものである。本発明
により達成され得る特徴として、下記のものを挙げるこ
とができる：フレーム長を如何なる値にも設定すること
ができる；受信バースト長、バーストスタート値及びバ
ーストストップ値を自由に選択することができるととも
にサンプリング速度をバースト毎に変えることができ
る；送信バースト長、バーストスタート値及びバースト
ストップ値を自由に選択することができ（特に時間進み
の形成を容易にする）、サンプリング速度をバースト毎
に変えることができるとともにいろいろなパワーランプ
の形を選択し制御することができる。送信パワーを制御
することができるとともにパワーランプの形を送信バー
スト毎に変えることもできる；一つのＴＤＭＡセルタイ
プから他のＴＤＭＡセルタイプへの引継を、音声又はデ
ータの通信を中断させずに迅速に実行することができ
る；いわゆる二重モード又は多重モード等の、他の多様
なＴＤＭＡに基づくシステムで作動する移動機に本発明
を適用することもできる。
【００１１】
【発明の実施の形態】次に添付図面を参照して本発明を
更に詳しく説明する。
【００１２】例として移動機の送受信部を使って本発明
の方法及びシステムを図１〜５に記載してある。図１を
参照すると、無線部（ＲＦユニット）の受信ブランチで
受信されたベースバンド信号はまずＡ／Ｄ（アナログ／
デジタル）変換器４に送られ、そこからＦＩＦＯメモリ
ー３に送られ、そこから，受信されたＩ／Ｑサンプル
（同相／直角位相サンプル。即ち、同相のサンプルと、
これらに対して位相が９０度ずれているサンプルと。当
該分野の専門家には周知されている）がデジタル信号処
理装置（図示せず）に読み込まれる。これと同様に、デ
ジタル信号処理装置から出る送信されるべきＩ／Ｑサン
プルはまずＦＩＦＯメモリー５に送られ、そこからベー
スバンド信号としてデジタル／アナログ変換器６を介し
て送られる。
【００１３】図１は、ＴＤＭＡ信号のフレームタイミン
グ制御のための本発明による構成のブロック図を示す。
この制御は、フレームタイミング制御ユニット１と１６
ビット・マイクロコントローラ２とに分担されて行わ
れ、これらの間のデータ伝送は１６ビット・データバス
により行われる。希望に応じてマイクロコントローラを
デジタル信号処理装置２と置換することができる。
【００１４】本発明によるフレームタイミング制御ユニ
ット１は、サンプリング速度を実時間で選択できるよう
にクロック信号「Ａ／Ｄクロック」及び「Ｄ／Ａクロッ
ク」を使って回路４、６のサンプリング動作を制御す
る。制御論理１は、フィルター、受信増幅、送信パワー
レベル及びパワーランプ（これらについてはここに詳し
くは説明しないけれども、当該分野の専門家には周知さ
れている）が正しく選択されるように監視を行う。制御
論理１は、実時間割り込みパルスをマイクロコントロー
ラ２に与える。
【００１５】本発明による構成の回路設計の主な基礎
は、一般的な機能的柔軟性である。これは、作用を二つ
の部分に分けることにより達成される。マイクロコント
ローラは割合に単純な１６ビット・マイクロコントロー
ラであることができ、各々約７０マイクロ秒の連続する
タイムスロットを処理するけれども、ここではＤＳＰの
性能は不要である。フレーム同期制御ユニット１は、高
速論理により実現され得るものである。本発明の基本的
目的の一つは、フレーム構築が種々のＴＤＭＡに基づく
システムと矛盾してはならないということである。本実
施例においてフレームを構築するとき、フレーム長は、
希望される如何なる長さであっても良く、動作を中断さ
せずにその長さを容易に変更することができる。受信バ
ースト構築に希望される如何なるバースト長も使うこと
ができる。バーストスタート値及びバーストストップ値
も自由に選択できる。種々のバースト間でサンプリング
速度を変えることができる。送信バースト構築時に、バ
ースト長及びバーストスタート値及びバーストストップ
値も自由に選択できる。それに対応して、種々のバース
ト間でサンプリング速度を変えることができる。送信時
に、種々の送信パワーレベル及びパワーランプを選択す
ることもできる。
【００１６】図２は、１フレームサイクル中に、即ち時
点１２及び１５の間に、連続する二つのバースト１６、
１７がどのようにして構築されるかを示す。フレームサ
イクルスタート値には番号１２、１５が付され、バース
ト１６、１７のスタート値には番号１３、１４が付され
ている。フレーム長定義には番号７が付されており、バ
ーストスタート定義には番号８、１０が付され、バース
トストップ定義には番号９、１１が付されている。ここ
でのサンプリング速度とバースト１６、１７の長さとは
互いに異なっている。
【００１７】本発明の方法のフレームタイミング制御
は、前述したように制御ユニット１及びマイクロコント
ローラ２により分担される。図２は、図１の構成で具体
化されているマイクロコントローラ２とフレームタイミ
ングユニット１との作業の割り当てを時間軸上に略図示
している。マイクロコントローラ２（μＣ）のタスクは
上の線に表されており、論理回路１のタスクは下の時間
軸に表されている。本発明の方法は、下記のような段階
に分割され得る。
【００１８】Ａ）ＴＤＭＡフレームの各バーストの長さ
７、スタート値８、１０及び各バーストのストップ値
９、１１は、それぞれの必要に応じて、連続的動作とし
てマイクロコントローラ２で定義され、これによりバー
ストの長さも定義される。
【００１９】Ｂ）自分の順番がきたＴＤＭＡフレームの
長さ１２、１５は、フレームタイミングユニット１（図
３）のフレームタイミングブロック１８で形成される。
割り込みラインを使ってフレーム同期として新しいフレ
ームのスタート値がマイクロコントローラ２に知らされ
るが、このことはフレームの始まりの部分の矢印（１２
及び１５）により示されている。受信ブランチ及び送信
ブランチのバースト構築ブロック１９、２０のためのタ
イミングデータもフレームタイミングユニット１で形成
される（図３）。
【００２０】本発明のＴＤＭＡフレームタイミング制御
ユニット１は三つのブロック、即ちフレームタイミング
ブロック１８、受信バースト構築ブロック１９及び送信
バースト構築ブロック２０、に分かれている。
【００２１】図３は図１のフレームタイミングユニット
の構造を表しており、その送信バースト構築ブロック及
び受信バースト構築ブロックはより詳しく表されてい
る。
【００２２】送信バースト構築ブロック２０及び受信バ
ースト構築ブロック１９の主なタスクは、与えられたバ
ーストサイクル中にＡ／Ｄ及びＤ／Ａサンプリングを刻
時することである。これらのブロック２０、１９は、バ
ーストスタート値（１３、１４）の割り込みデータを同
期のためにマイクロコントローラ２に送る。送信バース
ト構築ブロック２０はパワーランプ制御（ｒａｍｐ ａ
ｄｄｒ、 ｒａｍｐｓｅｔ）も発生させるが、これらは
送信機に行くものであってここに詳しくは示されていな
い。
【００２３】ここにブロック図として示されているフレ
ームタイミングブロック１８は、カウンタ２２、入力レ
ジスタ２１、出力レジスタ２３、及び比較器２４からな
る。マイクロコントローラ２がデータバス「ｕＣバス」
を使ってフレーム長の値を入力レジスタ２１に入力した
後、カウンタ２２はフレーム信号の長さをカウントし
て、フレームサイクル中に割り込み［ｆｒａｍｅ ｉｎ
ｔ」を１回マイクロコントローラ２に与える。必要なら
ば外部同期信号「ｓｙｎｃ」によってカウンタ２２をリ
セットすることができる。
【００２４】フレーム長のカウントは、処理装置が１６
ビット・フレームの長さの値を入力レジスタ２１に書き
込むときに始まる。カウンタ２２が入力レジスタ２１の
値に達したことを比較器２４が検出してフィードバック
信号「ｃｌｒ」によりカウンタ２２をリセットするま
で、カウンタ２２はシステムクロックのサイクルをカウ
ントする。フレーム長のカウント及び測定は連続的動作
として反復される。
【００２５】新しい値を入力レジスタ２１に書き込むこ
とによってフレーム長を変更することができる。二つの
装置間で再同期化を実行しなければならないときには信
号「ｓｙｎｃ」をカウンタ２２の入力に送ることがで
き、これによりカウンタはカウントサイクルの途中で直
ちにリセットされる。出力レジスタ２３は、各々のフレ
ームの進行中の長さカウントの値を含む。このレジスタ
を読むことにより、処理装置はその時点でのタイミング
を非常に正確に検査することができる。このカウンタに
より形成される、フレーム信号の１６ビットカウント値
も、信号「カウント値」として送受信バースト構築ブロ
ック２０、１９に送られる。
【００２６】受信バースト構築ブロック１９は入力レジ
スタ２５を含み、これにバーストデータがデータバスか
ら書き込まれる。送信モードデータ「Ｒｘモード」は受
信モードレジスタ２６に送られるが、所望のサンプリン
グ速度がＲｘモードにより定義される。このブロックは
更に受信ドライバ２７、比較レジスタ２８、比較器２
９、及び遅延素子３０を含む。マイクロコントローラ２
は、実際のスタート値及びストップ値を定義することに
よりそれぞれのバースト長を定義する。基準時間がカウ
ンタ２２から受信されて、比較器２９において、与えら
れたスタート値及びストップ値と比較される。このよう
にして、受信バースト構築ブロック１９は所望の長さの
バーストを形成することができる。受信バースト構築ブ
ロック１９は、ドライバ２７の出力のクロック信号「Ａ
／Ｄサンプル」を使うことによりサンプリング速度を制
御し、受信されるバースト毎にその速度を変えることが
できる。
【００２７】処理装置は最初にバーストスタート時間を
入力レジスタ２５に書き込む。この値は更に比較レジス
タ２８に転送される。コントローラを使って所望のサン
プリング速度をモードレジスタ２６に与えることもでき
る。カウンタ２２から受信された時間基準「カウント
値」がそのレジスタのスタート時間と一致するとき、比
較器２９は割り込み「Ｒｘ int」を処理装置２に与え、
受信が開始される。
【００２８】処理装置２が割り込み信号を受信すると、
処理装置２はその受信したバーストについてのストップ
値を入力レジスタ２５に書き込む。この値は更に比較レ
ジスタ２８に転送される。その後、処理装置は新しいバ
ーストスタート値を再び入力レジスタ２５に与えること
ができる。この待ち合わせ機構を使うことにより、フレ
ームタイミング制御ユニットは連続するバーストを受信
することができ、制御動作に要求されるタイミング精度
は妥当な精度となる、即ち割合に低速の素子で回路を具
体化することができる。Ｉ／Ｑサンプルの受信は、Ａ／
Ｄ変換器の変換時間を補償する短い遅延３０の後に開始
される。受信は「カウント値」がバーストストップ値と
一致するまで続けられる。
【００２９】同様に、図３の送信バースト構築ブロック
２０は、入力レジスタ３１、モードレジスタ３２、送信
ドライバ３３、比較レジスタ３４、比較器３５及びラン
プカウンタ３６から成る。マイクロコントローラ２は、
実際のスタート値及びストップ値を定義することにより
バースト長を指定する。与えられたスタート値及びスト
ップ値と比較される基準時間をカウンタ２２を使って提
供することができる。このようにして、送信バースト構
築ブロック２０は所望の長さのバーストを形成すること
ができる。送信バースト構築ブロック２０は、送信され
るバースト毎にサンプリング速度を変えることもでき
る。
【００３０】処理装置は最初にバーストスタート値を入
力レジスタ３１に書き込む。この値は更に比較レジスタ
３４に転送される。コントローラ２を使って所望のサン
プリング速度又は送信モード「Ｔｘモード」をモードレ
ジスタ３２に与えることもできる。カウンタ２２から得
られる時間基準「カウント値」がバーストスタート値と
一致するとき、比較器３５は割り込み「Ｔｘ ｉｎｔ」
を処理装置２に与え、送信が開始される。この割り込み
信号を受信すると、処理装置２は、送信されるバースト
のストップ値を入力レジスタ３１に書き込む。この値は
更に比較レジスタ３４に転送される。その後、処理装置
２は新しいバーストスタート値を再び入力レジスタ３１
に与えることができる。このような構成により、コント
ローラ１は連続するバーストを送信することができ、そ
の動作は、受信ブランチに関して上記したものと概ね対
応する。その結果として、送信バースト長はバースト毎
に変化することができるとともに、サンプリング速度も
バースト毎に異なることができる。I/Q サンプルは送信
中にD/A 変換器６に入力される。
【００３１】ランプカウンタ３６は送信ドライバ３３と
関連して動作する。送信機（図示せず）のパワーレベル
「ramp addr 」とランプ形状「ramp sel」とは、これら
二つのブロック３３、３６を使って制御される。バース
トの開始時に、公知のように送信機パワーレベルはゼロ
であり、ランプアップの終わりに所望のパワーレベルに
達する。バーストの送信は、このパワーレベルで続けら
れる。カウンタ２２の出力「カウント値」がバーストス
トップ値と一致するとき、パワーダウン過程が始まって
送信パワーはオフにされる。パワーランプの形はサンプ
ルの形でランプメモリー（図示せず）に記憶されてお
り、そこから「ramp addr 」バスにより制御されて、パ
ワーレベルを制御するD/A 変換器（図示せず）へ検索さ
れる。ランプ中、カウンタ３６のカウントは上昇し、こ
れに対応してランプメモリーはパワーを連続的に変化さ
せ増大させる制御シーケンスを生じさせる。バースト終
了時、パワーレベル制御は同様であるが下向きである。
この構成を使って、連続するバーストのために種々のラ
ンプ形状を選択することができる。
【００３２】図４はフレームタイミングユニット１の構
造を表しており、幾つかの重要な構成要素はより詳しく
示されている。フレームタイミングブロック１８に対応
する構成要素は、入力レジスタ３７（図３では番号２
１）、カウンタ４２（２２）及び比較器４３（２４）で
ある。受信ブランチのバースト構築ブロック１９に対応
する構成要素は、入力レジスタ３９（図３では番号２
５）、比較レジスタ３８（２８）、及び比較器４４（２
９）である。同様に、送信ブランチのバースト構築ブロ
ック１９に対応する構成要素は、入力レジスタ４１（図
３では番号３１）、比較レジスタ４０（３４）及び比較
器４５（３５）である。図４の上記の構成要素３７〜４
５は１６ビット素子である。
【００３３】ＴＤＭＡフレームタイミングの基本思想は
高速タイミング制御ユニット１（図１）にあり、このユ
ニットはパラメータを与えやすく、またデータバス「マ
イクロコントローラデータバス」を使って１６ビット・
マイクロコントローラ２に接続されることができる。ユ
ニット１の主要な構成要素は、図４に示されている１６
ビット・フレームタイミングカウンタ４２であり、これ
は周波数７．２ＭＨｚで動作する。制御ユニット１は一
つのクロック信号「クロック」によってのみ正確に刻時
される。図４の構成要素を使って、音声又はデータの通
信を中断させずに一つのＴＤＭＡセルタイプから他のＴ
ＤＭＡセルタイプへの高速の引継を可能にするフレーム
タイミングを提供することができる。この分野の専門家
には明らかなように、この回路をＣＭＯＳ技術により具
体化することができる。高い周波数で動作する構成要素
は数個しか含まれていないので、論理は少量のパワーし
か消費しない。フレームタイミング制御ユニット１を１
６ビット・マイクロコントローラ２のインターフェース
回路として使うことができ、これを介してフレームタイ
ミング制御ユニットは送受信ブランチのフレームタイミ
ング及びバースト構築を制御する。制御ユニット１を集
積回路又はより大きな回路の一部として有利に具体化す
ることができる。
【００３４】図５は、原則として移動機の無線部（図１
のＲＦユニット）を制御するために使われるフレームタ
イミングと信号のタイミングとの具体化の例を示す。こ
の例では低速のセルタイプ（マクロセル）から高速のセ
ルタイプ（ミクロセル／ピコセル）への移行が行われ
る。移動機がデータを高速で送信しているとき、移動機
は、通信責任引継に伴う制御を可能にするために、高い
ビット伝送速度を有する即ち高サンプリング速度の短い
バーストを受信すると同時により低いビット伝送速度を
有する即ち低サンプリング速度のより長いバーストを送
信することができなければならない。マクロセルでは、
移動機は６４ｋｂｉｔ／ｓのデータを転送するために１
８個のタイムスロットから成るフレームの１７個のタイ
ムスロットを使用する。この場合、残りのタイムスロッ
ト即ちバーストを使ってミクロ／ピコセルを監視し、通
信責任の引継を実行することができる。
【００３５】図５の信号を下に列挙する。 送信パワー制御（Ｔｘパワー制御）４９、Ｔｘ ＯＮ／
ＯＦ制御５０及びＴｘ帯域幅選択５１。 受信サンプリング及び制御イネーブル（Ｒｘサンプリン
グ及び制御イネーブル）５２及びＲｘ帯域幅選択５３。
【００３６】この例では、マクロセルからミクロ／ピコ
セルへ移動するとき、下記のような特性を持つというこ
とが仮定されている。 マクロセル ミクロ／ピコセル フレーム長、ｍｓ ５ ５ バースト長、μｓ ２７８ ６９ 搬送波ビット伝送速度、 ｋｂｉｔ／ｓ ４５０ １８００ ビット長、μｓ ２．２ ０．５５
【００３７】図５のタイムスロットの長さの値が丸めら
れていることには何の価値もない（信号５０、５２）。
図２に提示されている原理と図５とを比較すると有益で
あり、それは時間軸上で左から右への方向において読み
とることができる。しかし、図５は任意の時点でのフレ
ームの一部分を示しているに過ぎず、フレームの中の５
００μｓ程度の時間内の数個のバーストだけが示されて
いるが、フレーム全体の長さは、上記したように５ｍｓ
である。この例においてミクロセルのビット伝送速度は
マクロセルと比べると４倍であるので、ミクロセルでは
Ｄ／Ａ変換器及びＡ／Ｄ変換器のサンプリング速度も４
倍でなければならない。
【００３８】図５の始まりにおいて、移動機とマクロセ
ルの基地局との間に通常の無線リンクが確立されている
ものと仮定されている。両方のユニットのタイミング回
路が、マクロセルの動作の間一定のビット伝送速度及び
バースト長が使われる動作モードにセットされる。この
とき移動機が移動して通信責任をミクロセルに渡そうと
試みているということが仮定されている。マクロセルの
基地局との既存のリンクを依然として維持しながら上記
した空いているバーストを使って、今これを実行するこ
とができる。ところで、ミクロセルとの間で確立された
制御通信は、移動機のタイミング回路においてバースト
間で高速の周期的パラメータ変化を行わなければならな
いことを意味する。これは本発明の方法及び回路構成を
使えば可能であり、それは図１〜４を参照して上記され
ている。
【００３９】移動機がミクロセルを聞くとき、バースト
長及びビット伝送速度はミクロセルの動作モードに応じ
て設定されなければならない。マクロセルが通信を伝送
する間、対応するタイムスロット即ちバーストの際に、
マクロセルの動作モードに応じてマクロセルのバースト
長及びビット伝送速度が使われなければならない。この
ようにして、数個のフレームの際のバーストパラメータ
の変更が移動機の引継責任に必然的に結合される。本発
明によるとタイミングユニット１とマイクロコントロー
ラ２とが作業負荷を分担するので、それらの変更はそれ
ぞれのバーストの開始時になされ得るので、動作モード
は同一フレーム内でマクロセル動作モードからミクロセ
ル動作モードへと、或いはその逆に、しかも数回にわた
って、変更され得る。
【００４０】図５は、更に、送信ブランチの信号４９〜
５２を使って、左側で（Ｔｘ ＯＮ／ＯＦＦ、５０）マ
クロセルバースト（低ビット伝送速度バースト）が最初
に送られ、次に二つのミクロセルバースト（高ビット伝
送速度バースト）が送られることを示している。これに
対応して、図３に関連して上記したランプ制御により送
信機のパワーが制御されて図５のパワー曲線４９が得ら
れるが、この曲線は、僅かに湾曲したランプアップ部
（上昇）とランプダウン部（下降）とを有する。パワー
レベルもそれぞれのマクロセル又はミクロセルの動作モ
ードに応じて制御される。これに対応して、受信機部に
おいては、移動機が初めに（Ｒｘサンプリング及び制御
イネーブル、５２）高ビット伝送速度バーストを受信
し、その後に低ビット伝送速度バーストと、他の高ビッ
ト伝送速度バーストを受信することが図５の左側から示
されている。
【００４１】有利と考えられる実施例を、例を挙げてか
なり詳しく検討したが、本発明の方法と、それに基づく
回路構成とは、付属の請求項に属する他の回路構成を使
って具体化することもできることは、当該分野の専門家
には明らかである。
【００４２】
【発明の効果】所望のフレーム長と、バースト毎に異な
ることのある所望のバースト長と、所望のバースト送信
値又はバースト受信値とを適用するために本発明の柔軟
なＴＤＭＡ制御論理を使うことができる。本発明の制御
論理、即ちフレームタイミング制御ユニット１及びマイ
クロコントローラ２を使って、連続するタイムスロット
を送信及び受信の両方に同時に適用することができる。
本発明のＴＤＭＡフレームタイミング制御論理は、正確
なタイミングのために要求される信号を単一の７．２Ｍ
Ｈｚクロック信号から提供する。このフレームタイミン
グ制御論理は、１６ビット・マイクロコントローラのイ
ンターフェース回路として接続され、プログラマブル論
理ネットワークにより具体化される。
【図面の簡単な説明】
【図１】本発明の回路構成をブロック図の形で示す図で
ある。ここでＴＤＭＡ信号のフレームタイミング制御は
マイクロコントローラとフレーム制御ユニットとに分担
されている。
【図２】図１の構成において具体化されているマイクロ
コントローラ及びフレームタイミングユニットの作業の
割り当てを時間軸上に示す図である。
【図３】図１のフレームタイミングユニットの構造を示
す図である。このユニットの送信バースト及び受信バー
ストの両方の構築ブロックがより詳細に示されている。
【図４】図１のフレームタイミングユニットの構造を示
す図である。幾つかの重要な構成要素はより詳細に示さ
れている。
【図５】低ビット伝送速度セルタイプ（マクロセル）か
ら高ビット伝送速度セルタイプ（ミクロセル／ピコセ
ル）へ移動するときの、本発明のフレームタイミング制
御の動作の例を示す図である。
【符号の説明】
１…フレームタイミング制御ユニット ２…マイクロコントローラ ７…ＴＤＭＡフレーム長 ８、１０…バーストスタート値 ９、１１…バーストストップ値 １３、１４…タイミングデータ １８…フレームタイミングブロック １９、２０…バースト構築ブロック

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 種々のバースト長をＴＤＭＡフレームで
    送受信することのできる、移動機の送受信部におけるＴ
    ＤＭＡフレームタイミング制御の方法において、フレー
    ムタイミング制御は、高速論理により具体化される送受
    信機のフレームタイミング制御ユニット（１）と、送受
    信機部のマイクロコントローラ（２）とに分けられてお
    り、 Ａ）マイクロコントローラ（２）は、それぞれのＴＤＭ
    Ａフレーム長（７）と、それぞれのバーストスタート値
    （８、１０）と、それぞれのバーストストップ値（９、
    １１）とを定義し、 Ｂ）フレームタイミングユニット（１）のフレームタイ
    ミングブロック（１８）は、それぞれのＴＤＭＡフレー
    ム長を定義し（１２、１５）、各フレームのスタートに
    ついての情報はマイクロコントローラ（２）に送られ、
    タイミングデータ（１３、１４）はフレームタイミング
    ユニット（１）内で受信ブランチ及び送信ブランチのバ
    ースト構築ブロック（１９、２０）に送られ、各バース
    トのスタートについてのデータ（１３、１４）はマイク
    ロコントローラ（２）に送られることを特徴とする方
    法。
  2. 【請求項２】 フレームタイミングブロック（１８）
    は、 ａ）フレーム長を指示するデータをマイクロコントロー
    ラ（２）から受け取って、それを記憶し（２１）、 ｂ）その後にフレームタイミングブロック（１８）のカ
    ウンタ（２２）は、カウンタ（２２）をステップアップ
    させるクロックパルス（ｃｌｋ）を受け取り、 ｃ）記憶されたフレーム長（２１）は、各クロックパル
    ス後にカウンタ（２２）の出力読みとり値と比較され
    （２４）、このカウンタの出力読みとり値が、記憶され
    たフレーム長データと同じ大きさであるとき、その比較
    の結果として、マイクロコントローラ（２）への割り込
    み信号（frame int)と、カウンタ（２２）をリセットす
    るリセット信号（clr)とが生成され、 段階ａ）−ｃ）が連続的に反復されることを特徴とする
    請求項１に記載の方法。
  3. 【請求項３】 段階ｂ）において、 ｂ１）カウンタ（２２）のそれぞれの出力読みとり値は
    更に出力レジスタ（２３）に記憶され、そこからマイク
    ロコントローラ（２）は必要なときに正確なフレームタ
    イミングデータを得ることができることを特徴とする請
    求項２に記載の方法。
  4. 【請求項４】 カウンタは同期入力（sync)を備えてお
    り、これによりカウンタのカウント動作が継続される前
    にカウントサイクルの途中でカウンタ（２２）がリセッ
    トされるように同期入力を活性化させることができるこ
    とを特徴とする請求項２に記載の方法。
  5. 【請求項５】 フレーム長がそれぞれＴＤＭＡシステム
    の要件を満たすようにマイクロコントローラ（２）はフ
    レームタイミングブロック（１８）に記憶されているフ
    レーム長に対応するデータを更新することを特徴とする
    上記請求項１から４までのいずれか一項に記載の方法。
  6. 【請求項６】 マイクロコントローラ（２）は、ＴＤＭ
    Ａシステムのそれぞれの要件に応じて、瞬時受信バース
    ト長及び／又は瞬時送信バースト長及び／又は受信バー
    スト構築のサンプリング速度を制御し、及び／又は送信
    バースト構築及び／又は送信パワーレベルのサンプリン
    グ速度を制御することを特徴とする上記請求項１から５
    までのいずれか一項に記載の方法。
  7. 【請求項７】 上記請求項１から６までのいずれか一項
    に記載の方法を実施する回路構成において、マイクロコ
    ントローラ（２）とフレームタイミングユニット（１）
    とは１６ビット・データバスにより互いに接続され、こ
    のデータバスは、マイクロコントローラにより定義され
    るそれぞれのＴＤＭＡフレーム長、それぞれのバースト
    スタート値及びそれぞれのバーストストップ値を１６ビ
    ット・マイクロコントローラ（２）からフレームタイミ
    ングユニット（１）へ転送するのに使われることを特徴
    とする回路構成。
  8. 【請求項８】 マイクロコントローラ（２）の代わりに
    デジタル信号処理装置（２）が使われることを特徴とす
    る請求項７に記載の回路構成。
  9. 【請求項９】 フレームタイミングユニット（１）は、
    フレームタイミングブロック（１８）と、受信バースト
    構築ブロック（１９）と、送信バースト構築ブロック
    （２０）とから成り、フレームタイミングブロック（１
    ８）において、 入力レジスタ（２１；３７）は、マイクロコントローラ
    （２）により定義されるフレーム長をデータバスを介し
    て受け取って記憶し、 カウンタ（２２；４２）の第１入力は、カウンタにカウ
    ント動作を行わせるシステムクロック信号（clk;CLOCK)
    であり、 入力レジスタ（２１；２７）の出力である記憶されてい
    るフレーム長値は第１入力（Ａ）として比較器（２４；
    ４３）に送られ、カウンタ（２２、４２）の出力の段階
    的変化の結果は比較器（２４；４３）の第２入力（Ｂ）
    として送られ、比較器は、入力信号同士が等しい大きさ
    となったならば（A=B)、出力信号として、マイクロコン
    トローラ（２）へのフレームスタート割り込み（frame
    int)をフレーム同期として生じさせ、この出力信号（cl
    r)はカウンタ（２２、４２）の内容をリセットし、これ
    によりカウンタは次のフレーム長を定義し始めることを
    特徴とする上記請求項７及び８のいずれか一項に記載の
    回路構成。
  10. 【請求項１０】 それぞれのバーストの定義されたスタ
    ート／ストップ値データは受信ブランチ及び送信ブラン
    チのバースト構築ブロック（１９／２０）の入力レジス
    タ（２５；３９／３１；４１）においてデータバスを介
    して受信されてそのレジスタに記憶され、 比較器（２９；４４／３５；４５）はフレームタイミン
    グユニットカウンタ（２２；４２）の出力信号（カウン
    ト値）を、レジスタに記憶されているバースト長値と比
    較するために使われ、 比較器はその出力信号としてバーストスタート／ストッ
    プ割り込み（Rx int/Tx int)を生じさせ、 ドライバ回路（２７；４７／３３；４８）は、前記割り
    込み信号と受信／送信モード信号（Rx/Tx mode）を使っ
    て、Ａ／Ｄ変換（４）及びＤ／Ａ変換（６）の回路の動
    作を制御することを特徴とする請求項９に記載の回路構
    成。
  11. 【請求項１１】 送信バースト構築ブロック（２０；４
    ８）は更に送信パワーランプとパワーランプサンプリン
    グとを制御することを特徴とする請求項７から１０まで
    のいずれか一項に記載の回路構成。
  12. 【請求項１２】 集積回路としてＣＭＯＳ技術により具
    体化されることを特徴とする請求項７から１０までのい
    ずれか一項に記載の回路構成。
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