JPH0817150B2 - Positioning method for semiconductor manufacturing equipment - Google Patents
Positioning method for semiconductor manufacturing equipmentInfo
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- JPH0817150B2 JPH0817150B2 JP61190811A JP19081186A JPH0817150B2 JP H0817150 B2 JPH0817150 B2 JP H0817150B2 JP 61190811 A JP61190811 A JP 61190811A JP 19081186 A JP19081186 A JP 19081186A JP H0817150 B2 JPH0817150 B2 JP H0817150B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、反射または回折光を利用して自動的に各層
間の位置合わせを行なう露光装置で半導体集積回路を製
造する半導体製造装置の位置合わせ方法に関する。The present invention relates to the position of a semiconductor manufacturing apparatus that manufactures a semiconductor integrated circuit with an exposure apparatus that automatically aligns layers using reflected or diffracted light. Regarding the matching method.
従来、半導体基板上の位置合わせマークは、位置合わ
せを行なう層に応じて異なった層により形成した位置合
わせマークを１個もしくは複数個用いている。そして異
なる位置合わせ工程であっても、用いられる位置合わせ
マークの形状、数及び間隔はすべて同じにしている。Conventionally, as the alignment mark on the semiconductor substrate, one or a plurality of alignment marks formed by different layers depending on the layer to be aligned are used. Even in different alignment processes, the alignment marks used have the same shape, number and interval.
上述した従来の半導体基板上の位置合わせマークを用
いて位置合わせを行なった場合、各々の位置合わせ工程
に用いられるマークの形状、数及び間隔等が類似してい
るので、既に半導体基板上に形成された他工程に用いら
れる位置合わせマークを誤まって検出してしまうという
欠点がある。When alignment is performed using the alignment marks on the conventional semiconductor substrate described above, the shapes, numbers, and intervals of the marks used in each alignment process are similar, so that they are already formed on the semiconductor substrate. There is a drawback that the alignment mark used in the other process is mistakenly detected.
また、位置合わせ工程の増加にともない同一マークの
数を増すので位置合わせマークの占有面積が大きくな
り、チップの小型化と回路配置の設計時の制約となって
いた。Further, since the number of the same marks is increased as the number of alignment steps is increased, the area occupied by the alignment marks is increased, which has been a constraint in designing the chip size and circuit layout.
本発明の目的は、正しい位置合わせマークの検出が可
能となり、かつ位置合わせマークの配置の工夫をするこ
とにより位置合わせマークの占有面積を少なくでき、チ
ップの小型化と回路配置の設計時の制約を減らすことが
可能な半導体製造装置の位置合わせ方法を提供すること
にある。An object of the present invention is to make it possible to detect a correct alignment mark, and to reduce the occupied area of the alignment mark by devising the arrangement of the alignment mark. It is an object of the present invention to provide a method for aligning a semiconductor manufacturing apparatus capable of reducing the number of times.
本発明では、半導体基板上の所定の位置に付けられた
２つの位置合わせマークを発射光または回析光を利用し
て検出して前記位置合わせマークの各々の中心位置と前
記中心位置間の中心座標を自動認識し、前記中心座標が
予め決められた位置に来るように前記半導体基板を設定
して各製造工程間の前記半導体基板の位置合わせを露光
装置で行う半導体製造装置の位置合わせ方法において、
前記２つの位置合わせマークは、位置合わせを行う各製
造工程に応じて前記各々のマークの間隔を変えて形成す
る。In the present invention, two alignment marks provided at predetermined positions on a semiconductor substrate are detected by using emitted light or diffracted light to detect the center position of each of the alignment marks and the center between the center positions. In a method of aligning a semiconductor manufacturing apparatus, which automatically recognizes coordinates, sets the semiconductor substrate so that the central coordinate is located at a predetermined position, and aligns the semiconductor substrate between each manufacturing process with an exposure apparatus. ,
The two alignment marks are formed by changing the distance between the marks according to each manufacturing process for performing alignment.
次に、本発明の実施例について図面を参照して説明す
る。第３図は、例として長方形の２つの位置合わせマー
ク1a,1bがある距離r1だけ離れて配置してある図であ
る。第４図は、位置合わせマーク1a,1bを用いて、位置
合わせを行なった時に検出されるアライメント波形であ
る。ピーク2aは、マーク1aから検出されたものであり、
ピーク2bは、マーク1bから検出されたものである。そし
て、２つのピーク2a,2bの距離r2は、２つのマーク1a,1b
の距離r1に比例して長くなったり、短くなったりする。
ところで通常各層間の位置合わせに用いられるマーク
は、用途に応じて異なった層で形成されたマークを用い
ている。ここでゲート多結晶シリコン工程の位置合わせ
に用いられるマークは、ロコス工程で形成された第３図
に示すマークを用いるとする。また、コンタクト工程に
用いられるマークは、ゲート多結晶シリコン工程で形成
された第３図に示すマークを用いるとする。実際にコン
タクト工程の位置合わせを行なった場合、ロコス工程で
形成された２つのマークの距離が、ゲート多結晶シリコ
ン工程で形成された２つのマークの距離と同じであると
すると、光を照射してマークを捜す領域内にロコス工程
で形成したマークがあった場合に間違ってこれを検出し
てしまう。そこで本発明では、各々の工程で形成した２
つのマークの距離を変えることにより、各々検出される
アライメント波形の２つのピークの距離をかえて、マー
クを正しく検出することができる。第１図及び第２図
は、本発明の実施例として、異なる５工程に用いられる
位置合わせマークがウェーハ上に形成されている平面図
である。第１図はチップ内の任意の場所に形成された平
面図であり、第２図はチップを切断するための直線状の
余白部分であるスクライブ線上に形成された平面図であ
る。第２図の様に配置した場合は、チップ中に位置合わ
せマークが入っていない分だけ、チップの小型化や回路
設計上の制約を減らすことができる。またスクライブ線
上に占有する割合を少なく出来、有効に位置合わせマー
クを配置することができる。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 3 is a diagram in which two rectangular alignment marks 1a and 1b are arranged at a distance r 1 as an example. FIG. 4 shows an alignment waveform detected when the alignment is performed using the alignment marks 1a and 1b. Peak 2a is detected from mark 1a,
Peak 2b is detected from mark 1b. The distance r 2 between the two peaks 2a and 2b is equal to the two marks 1a and 1b.
It becomes longer or shorter in proportion to the distance r 1 .
By the way, as a mark that is usually used for alignment between the layers, a mark formed of different layers is used according to the application. Here, the mark used for alignment in the gate polycrystalline silicon process is the mark shown in FIG. 3 formed in the locos process. As the mark used in the contact process, the mark shown in FIG. 3 formed in the gate polycrystalline silicon process is used. If the distance between the two marks formed in the Locos process is the same as the distance between the two marks formed in the gate polycrystalline silicon process when the contact process is actually aligned, light irradiation is performed. If there is a mark formed by the Locos process in the area where the mark is searched for, it will be erroneously detected. Therefore, in the present invention, 2 formed in each process
By changing the distance between the two marks, it is possible to correctly detect the marks by changing the distance between the two peaks of the alignment waveform detected. FIG. 1 and FIG. 2 are plan views showing alignment marks used for five different processes on a wafer as an embodiment of the present invention. FIG. 1 is a plan view formed at an arbitrary place in a chip, and FIG. 2 is a plan view formed on a scribe line which is a linear blank portion for cutting the chip. In the case of arranging as shown in FIG. 2, it is possible to reduce the size of the chip and restrictions on circuit design because the alignment mark is not included in the chip. Further, the ratio occupied on the scribe line can be reduced, and the alignment mark can be effectively arranged.
尚、本発明に用いられる位置合わせマークの形状は、
位置合わせに支障がない限り、円，四角形，三角形，星
形等の任意の形を用いて良い。またウェーハ上の配置場
所に関しても同様である。The shape of the alignment mark used in the present invention is
Any shape such as a circle, a rectangle, a triangle, or a star may be used as long as it does not hinder the alignment. The same applies to the location on the wafer.
以上説明したように本発明は２つの場所に形成する位
置合わせマークを位置合わせを行なう各層間に応じて、
各々のマーク間隔を変えて形成してあるので、第１の効
果としては、正しい位置合わせマークの検出が行なえる
ことがあげられる。次に第二の効果としては、位置合わ
せマークの配置を工夫することで、位置合わせマークの
占有面積を少なくしてかつ、チップの小型化と回路配置
の設計を行なう時の制約を減らすことがあげられる。As described above, according to the present invention, the alignment marks formed at the two places can be aligned depending on the layers to be aligned.
Since the mark intervals are changed, the first effect is that the correct alignment mark can be detected. Next, the second effect is that by devising the arrangement of the alignment marks, it is possible to reduce the area occupied by the alignment marks, and reduce the size of the chip and the restrictions when designing the circuit layout. can give.
第１図は本発明の一実施例に用いられる位置合わせマー
クの配置を示す平面図、第２図は本発明の他の実施例に
用いられる位置合わせマークの配置を示す平面図、第３
図及び第４図は位置合わせ方法の原理を説明するための
単位位置合わせマークの平面図および位置合わせを行な
った時検出されるアライメント波形を示す図である。 1a,1b,11a,11b,12a,12b,13a,13b,14a,14b,15a,15b……
位置合わせマーク、r1,r11,r12,r13,r14,r15……位置合
わせマークの距離、2a,2b……アライメント波形のピー
ク、r2……アライメント波形のピークの距離、３……チ
ップ、４……スクライブ線。FIG. 1 is a plan view showing the arrangement of alignment marks used in one embodiment of the present invention, and FIG. 2 is a plan view showing the arrangement of alignment marks used in another embodiment of the present invention.
FIG. 4 and FIG. 4 are a plan view of a unit alignment mark for explaining the principle of the alignment method and a diagram showing an alignment waveform detected when the alignment is performed. 1a, 1b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b ……
Alignment mark, r 1 , r 11 , r 12 , r 13 , r 14 , r 15 …… Alignment mark distance, 2a, 2b …… Alignment waveform peak, r 2 …… Alignment waveform peak distance, 3 ... chip, 4 ... scribe line.
Claims (1)
つの位置合わせマークを反射光または回析光を利用して
検出して前記位置合わせマークの各々の中心位置と前記
中心位置間の中心座標を自動認識し、前記中心座標が予
め決められた位置に来るように前記半導体基板を設定し
て各製造工程間の前記半導体基板の位置合わせを露光装
置で行う半導体製造装置の位置合わせ方法において、前
記２つの位置合わせマークは、位置合わせを行う各製造
工程に応じて前記各々のマークの間隔を変えて形成する
ことを特徴とする半導体製造装置の位置合わせ方法。1. A device mounted on a semiconductor substrate at a predetermined position.
One of the alignment marks is detected by using reflected light or diffracted light to automatically recognize the center position of each of the alignment marks and the center coordinate between the center positions, and the center coordinate is set at a predetermined position. In the aligning method of a semiconductor manufacturing apparatus, in which the semiconductor substrate is set so as to come and the alignment of the semiconductor substrate between the manufacturing steps is performed by an exposure apparatus, the two alignment marks are aligned in each manufacturing step. A method of aligning a semiconductor manufacturing apparatus, characterized in that the intervals between the marks are changed according to the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190811A JPH0817150B2 (en) | 1986-08-13 | 1986-08-13 | Positioning method for semiconductor manufacturing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190811A JPH0817150B2 (en) | 1986-08-13 | 1986-08-13 | Positioning method for semiconductor manufacturing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345818A JPS6345818A (en) | 1988-02-26 |
| JPH0817150B2 true JPH0817150B2 (en) | 1996-02-21 |
Family
ID=16264140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61190811A Expired - Lifetime JPH0817150B2 (en) | 1986-08-13 | 1986-08-13 | Positioning method for semiconductor manufacturing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817150B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390428U (en) * | 1989-12-28 | 1991-09-13 | ||
| JPH0443625A (en) * | 1990-06-09 | 1992-02-13 | Seikosha Co Ltd | Manufacture of semiconductor device |
| TWI703402B (en) * | 2015-03-25 | 2020-09-01 | 日商尼康股份有限公司 | Layout method, mark detection method, exposure method, measurement device, exposure apparatus, and device manufacturing method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568490B2 (en) * | 1975-03-25 | 1981-02-24 | ||
| JPS56122128A (en) * | 1980-02-29 | 1981-09-25 | Telmec Co Ltd | Positioning system for printing device of semiconductor or the like |
| JPS59149367A (en) * | 1983-02-15 | 1984-08-27 | Mitsubishi Electric Corp | Pattern superposing method of photoetching technique |
-
1986
- 1986-08-13 JP JP61190811A patent/JPH0817150B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6345818A (en) | 1988-02-26 |
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