KR20020045743A - Wafer alignment mark in semiconductor device and method for wafer alignment using it - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 웨이퍼 정렬용 마크 형성 방법 및 이를 이용한 웨이퍼 정렬 방법에 관한 것으로, 보다 구체적으로는, 빛의 산란을 극대화하여 정렬키의 검출을 보다 용이하게 할 수 있는 웨이퍼 정렬 마크 형성방법에 관한 것이다.The present invention relates to a method for forming a mark for wafer alignment of a semiconductor device and a method for aligning a wafer using the same. More specifically, the present invention relates to a method for forming a wafer alignment mark capable of maximizing light scattering to more easily detect alignment keys. It is about.
반도체 소자 회로를 웨이퍼에 형성함에 있어서는 웨이퍼 상에 다수의 박막질들의 형성 및 불순물 층의 형성 등의 공정을 진행시킨 후에, 라인(Line) 및 콘택홀(contact hole)을 형성하여 영역간 전기적인 연결을 위한 배선공정을 진행시켜야 한다.In forming a semiconductor device circuit on a wafer, a process such as formation of a plurality of thin films and an impurity layer is formed on the wafer, and then lines and contact holes are formed for electrical connection between regions. The wiring process should proceed.
이를 위하여 웨이퍼 상부에 회로 패턴 레이어(Layer)와 또 다른 패턴 레이어를 적층하여 나갈 때, 반드시 두 레이어의 정확한 오버랩(overlap)이 이 필요하다. 이를 위해서 리소그래피(Lithography) 공정에서는, 웨이퍼 상부에 사전 형성된 임의의 패턴 레이어 위에 또 다른 회로 패턴 레이어가 그려져 있는 포토마스크 장치와 정렬이 필수적이다. 즉 웨이퍼와 포토마스크가 얼라인하여 노광(exposure) 하여 감광막수지(photoresist) 위에 회로 패턴이 형성할 수 있도록 노광장치(stepper)를 통하여 웨이퍼 얼라인먼트(alignment)를 실시한다. 노광 장치가 웨이퍼를 얼라인(align)하기 위해서는 웨이퍼 상부에 얼라인먼트 용 마크를 형성하고, 이 위에 얼라인먼트 위치 식별 목적의 He-Ne 등의 레이저 광을 스캔(scan)하게 된다. 이 때 이들 마크 위에서 반사된 빛을 노광장치가 검출하고 분석하여, 정확한 웨이퍼의 위치 정보를 알아내어 두 개의 패턴 레이어를 중첩 노광 할 수 있게 된다.For this purpose, when the circuit pattern layer and another pattern layer are stacked on the wafer, an accurate overlap of the two layers is necessary. For this purpose, in a lithography process, alignment is necessary with a photomask device in which another circuit pattern layer is drawn on any pattern layer previously formed on top of the wafer. In other words, wafer alignment is performed through an exposure apparatus so that the wafer and the photomask are aligned and exposed to form a circuit pattern on the photoresist. In order to align the wafer, the exposure apparatus forms an alignment mark on the wafer, and scans laser light such as He-Ne for alignment position identification purposes thereon. At this time, the exposure apparatus detects and analyzes the light reflected on these marks, thereby finding the exact position information of the wafer, thereby allowing the two pattern layers to be overlaid.
이 때, 보통 웨이퍼 정렬용 마크는 웨이퍼의 칩 분리영역, 즉, 스크라이브 라인(scribe lane) 영역에 형성하고, 이 정렬키에 400nm 내지 800nm 의 레이저 빛 신호를 보내 마크 토폴로지(topology)에서 반사되는 신호를 분석하므로 써 웨이퍼의 위치정렬을 파악한다.At this time, the wafer alignment mark is usually formed in the chip isolation region of the wafer, that is, the scribe lane region, and a signal reflected from the mark topology by sending a laser light signal of 400 nm to 800 nm to the alignment key. Analyze the wafer to determine the alignment of the wafer.
그러나, 종래의 웨이퍼 정렬키(=마크)는 웨이퍼 공정 중 증착 등의 공정에서 메탈 그레인(metal grain)등이 3㎛ 이상일 때, 상기 웨이퍼 정렬키는 비 선명하게 보여 웨이퍼 얼라인 시 불량을 나타낼 수 있다. 또한 두꺼운 박막 층이 마크 위에 형성된 경우에 있어서도 충분한 위치 신호의 빛 반사가 나타나지 않는 경우가 있을 수 있다.However, when the wafer alignment key (= mark) of the prior art has a metal grain of 3 μm or more in a process such as deposition during wafer processing, the wafer alignment key is inconspicuous and may show defects during wafer alignment. have. Further, even when a thick thin film layer is formed on the mark, there may be a case where the light reflection of a sufficient position signal does not appear.
이것은, 종래의 마크 크기가 4㎛ 정도의 폭을 갖는 크기로써, 이는 메탈 그레인 사이즈와 유사하기 때문에, 얼라인 시 정렬키의 인식을 어렵게 하는 일례로 들 수 있다. 또한 웨이퍼 토폴로지 단차를 줄이기 위한 CMP(chemical mechanic polishing)와 같은 공정을 진행하였을 경우 , 얼라인 마크의 단차가 줄어들어, 마크로부터 산란되어 나오는 빛이 주변의 영역과 구분하기가 어려워지기 때문에 웨이퍼를 정확히 정렬하기가 어렵다.This is a conventional mark size having a width of about 4 μm, which is similar to the metal grain size, and thus may be an example of making it difficult to recognize the alignment key during alignment. In addition, when a process such as chemical mechanic polishing (CMP) is used to reduce the wafer topology step, the alignment mark step is reduced, making it difficult to distinguish the scattered light from the mark from the surrounding area. Difficult to do
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 기존의 웨이퍼 정렬 마크를 형성하는 방법으로 석영 포토마스크 장치 위에 기존의 마크를 그대로 형성함과 동시에 주변에 보조패턴을 형성하므로 써, 이를 웨이퍼에 형성하고 축소 노광 장치가 얼라인 시 정렬키로 용이하게 인식할 수 있도록 하는 반도체 소자의 웨이퍼 정렬 마크 및 이에 사용한 웨이퍼 정렬 방법을 제공하는 것이다.An object of the present invention for solving the above problems is to form an existing pattern on the quartz photomask device as it is, and to form an auxiliary pattern in the periphery of the wafer by using a method of forming a conventional wafer alignment mark, which is then applied to the wafer. To provide a wafer alignment mark and a wafer alignment method of the semiconductor element to form and to be easily recognized by the alignment key at the time of alignment.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 웨이퍼 정렬용 마크를 설명하기 위한 포토마스크 도면.1A to 1C are photomask diagrams for explaining a wafer alignment mark of a semiconductor device according to the present invention;
도 2a 내지 도 2c는 본 발명의 웨이퍼 정렬용 포토마스크 장치 내 마크를 이용한 웨이퍼 정렬키 형성방법을 설명하기 위한 도면.2A to 2C are diagrams for explaining a method for forming a wafer alignment key using a mark in the photomask apparatus for wafer alignment according to the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
1 : 석영 기판 2 : 차광막1: quartz substrate 2: light shielding film
3 : 웨이퍼 기준패턴 4 : 미세패턴3: wafer reference pattern 4: fine pattern
10 : 스크라이브 라인 영역 11 : 소정의 막10 scribe line region 11: predetermined film
15 : 정렬키 20 : 차폐부15: alignment key 20: shield
30 : 보조 패턴부 100 : 웨이퍼 정렬 마스크30: auxiliary pattern portion 100: wafer alignment mask
상기와 같은 목적을 달성하기 위한 본 발명은, 석영기판과, 상기 석영기판상부에 일렬로 수 개의 직방 격자 모양으로 형성된 차폐부와, 상기 차폐부와 동시에 형성되며, 소정의 미세패턴으로 형성되어 빛의 산란효과를 극대화한 보조패턴부를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a quartz substrate, a shield formed in a plurality of rectangular lattice shapes in a row on the quartz substrate, and formed simultaneously with the shield, and formed in a predetermined fine pattern to provide light. It characterized in that it comprises an auxiliary pattern portion to maximize the scattering effect of.
또한, 본 발명에 따르면, 반도체 기판의 스크라이브 라인 상에 소정의 막을 증착하는 단계; 상기 소정의 막 상부에 감광막을 증착하는 단계; 상기 웨이퍼 정렬 마스크에 의해 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 장벽으로 하여 상기 소정의 막을 패터닝하는 단계; 상기 감광막 패턴을 제거하여 패터닝된 막을 노출시키는 단계; 상기 패터닝된 막 상부에 갭필막을 증착하는 단계; 및 상기 패터닝된 막이 노출될때까지 상기 갭필막을 연마하는 단계를 포함하여 구성하는 것을 특징으로 한다.According to the present invention, there is also provided a method, comprising: depositing a predetermined film on a scribe line of a semiconductor substrate; Depositing a photosensitive film on the predetermined film; Forming a photoresist pattern by the wafer alignment mask; Patterning the predetermined film using the photoresist pattern as an etch barrier; Removing the photoresist pattern to expose a patterned film; Depositing a gapfill film over the patterned film; And polishing the gap fill film until the patterned film is exposed.
(실시예)(Example)
이하, 본 발명의 반도체 소자의 웨이퍼 정렬 마스크 및 이에 따른 정렬키 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a wafer alignment mask and a method for forming an alignment key of the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1b는 본 발명의 웨이퍼 정렬 마스크를 설명하기 위한 도면이다.1A to 1B are diagrams for explaining the wafer alignment mask of the present invention.
먼저, 도 1a에 도시된 바와 같이, 투명한 재질, 예컨대, 석영기판(1) 상부에 차광막(2)을 증착한다.First, as shown in FIG. 1A, a light shielding film 2 is deposited on a transparent material, for example, a quartz substrate 1.
상기 차광막(2)은 바람직하게 크롬으로 형성된다.The light shielding film 2 is preferably formed of chromium.
그 다음, 상기 차광막(2) 상부에 웨이퍼 정렬키를 한정하기 위한 감광막 패턴(미도시)을 형성한다.Next, a photoresist pattern (not shown) for defining a wafer alignment key is formed on the light shielding layer 2.
이어서, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 하여 상기 차광막(2)을 패터닝하여, 상기 석영 기판(1) 상부에 일렬로 수 개의 직방격자 모양을 갖는 차광막(2)으로 형성된 한 쌍의 차폐부(20)를 형성한다.Subsequently, as shown in FIG. 1B, the light blocking film 2 is patterned by using the photoresist pattern as an etch barrier, and the light blocking film 2 having several rectangular grid shapes is formed on the quartz substrate 1 in a row. A pair of shields 20 is formed.
또한, 상기 한 쌍의 차폐부(20) 사이에 십자 모양의 웨이퍼 기준패턴(3)을 동시에 형성한다.In addition, a cross-shaped wafer reference pattern 3 is simultaneously formed between the pair of shields 20.
상기 차폐부(20)는 종래의 ASML사의 스케너에서 사용되는 종래의 웨이퍼 글로벌 얼라인먼트 마크(Wafer Global Alignment Mark)이다.The shield 20 is a conventional wafer global alignment mark used in a conventional ASML scanner.
본 발명에서는 상기와 같은 차폐부(20)를 형성함과 동시에, 상기 차폐부로부터 상하 100㎛ 이내의 거리만큼 이격되고, 좌우 200㎛ 이내의 거리만큼 이격된 보조패턴부(30)를 형성하여 반도체 소자의 웨이퍼 정렬 마스크(100)를 형성한다..In the present invention, the shielding portion 20 is formed as described above, and the auxiliary pattern portion 30 is spaced apart from the shielding portion by a distance of up to 100 μm, and spaced apart by a distance of 200 μm from the left and right. A wafer alignment mask 100 of the device is formed.
이 때, 상기 보조 패턴부(30)는 정사각형, 마름모, 직사각형 또는 원형 모양의 미세패턴(4)으로 형성될 수 있으며, 이러한 미세패턴(4)은 홀(hole) 패턴 또는 돌출 패턴으로 형성될 수 있다.In this case, the auxiliary pattern part 30 may be formed as a fine pattern 4 having a square, rhombus, rectangle or circular shape, and the fine pattern 4 may be formed as a hole pattern or a protruding pattern. have.
상기 보조 패턴부(30)는 0.05 × 0.05㎛ 내지 1 × 1㎛ 이내의 미세패턴으로 형성될 수 있으며, 또한, 0.1 × 10㎛ 이내의 긴 라인/스페이스 미세패턴으로 형성될 수도 있다.The auxiliary pattern part 30 may be formed as a fine pattern within 0.05 × 0.05 ㎛ to 1 × 1 ㎛, it may also be formed in a long line / space fine pattern within 0.1 × 10 ㎛.
도 1c는 도 1b에서 형성된 차폐부(20) 및 보조 패턴부(30)의 소정부분을 확대 도시한 것이다.FIG. 1C is an enlarged view of a predetermined portion of the shielding portion 20 and the auxiliary pattern portion 30 formed in FIG. 1B.
도시된 바와 같이, 상기 차광막(2) 사이에 보조 패턴부(30)의 소정의 미세패턴(4)들이 형성되어 있다.As illustrated, predetermined micropatterns 4 of the auxiliary pattern part 30 are formed between the light blocking films 2.
이러한 보조 패턴부(30)가 형성된 웨이퍼 정렬 마스크(100)로 인하여 웨이퍼상의 정렬키를 형성함으로써 빛의 산란효과를 극대화할 수 있어, 상기 정렬키에 신호를 보내 반사되는 신호를 용이하게 분석하므로 써 웨이퍼의 위치정렬을 파악할 수 있다.By forming the alignment key on the wafer due to the wafer alignment mask 100 having the auxiliary pattern portion 30 formed therein, the light scattering effect can be maximized, and the signal is sent to the alignment key to easily analyze the reflected signal. The alignment of wafers can be identified.
이하, 상기와 같이 형성된 반도체 소자의 웨이퍼 정렬 마스크를 통하여 웨이퍼 상에서의 정렬키 형성방법을 상세히 설명한다.Hereinafter, a method of forming an alignment key on a wafer through the wafer alignment mask of the semiconductor device formed as described above will be described in detail.
도 2a 내지 도 2c는 상기 도 1b의 AA' 라인의 단면을 나타낸 웨이퍼 정렬 마스크(100)를 이용하여 반도체 기판상의 스크라이브 라인 영역 상에 정렬키 형성방법을 설명하기 위한 단면도이다.2A to 2C are cross-sectional views illustrating a method of forming an alignment key on a scribe line region on a semiconductor substrate by using a wafer alignment mask 100 showing a cross section of the AA ′ line of FIG. 1B.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판상의 단위 칩을 분리하는 스크라이브 라인 영역(10)상에 소정의 막(11)이 증착된다.First, as shown in FIG. 2A, a predetermined film 11 is deposited on the scribe line region 10 that separates the unit chips on the semiconductor substrate.
그 다음, 상기 소정의 막(11) 상부에 소정의 패턴을 형성하기 위해 감광막을 증착한다. 이어서, 상기 웨이퍼 정렬 마스크(100)를 통하여 통상의 노광 및 현상 공정을 수행하므로 써, 상기 소정의 막(11) 상부에 감광막 패턴(12)을 형성한다.Then, a photoresist film is deposited to form a predetermined pattern on the predetermined film 11. Subsequently, the photosensitive film pattern 12 is formed on the predetermined film 11 by performing a normal exposure and development process through the wafer alignment mask 100.
그 다음, 도 2b에 도시된 바와 같이, 상기 감광막 패턴(12)을 식각 장벽으로 하여 상기 소정의 막(11)을 패터닝 한다.Next, as shown in FIG. 2B, the predetermined film 11 is patterned using the photoresist pattern 12 as an etch barrier.
이어서, 상기 감광막 패턴(12)을 제거하여 스크라이브 라인 영역(10) 상에 정렬키(15)를 형성한다.Subsequently, the photoresist pattern 12 is removed to form an alignment key 15 on the scribe line region 10.
그 다음, 도 2c에 도시된 바와 같이, 상기 정렬키(15)가 형성된 스크라이브 라인 영역(10)상에 상기 정렬키(15)를 매립시키는 갭필막(16)이 증착된다.Next, as shown in FIG. 2C, a gapfill film 16 for embedding the alignment key 15 is deposited on the scribe line region 10 in which the alignment key 15 is formed.
이어서, 통상적으로 수행되는 화학기계연마(Chemical mechanic polishing) 공정이 수행되어 상기 정렬키(15)가 노출되는 평탄화 공정이 수행된다.Subsequently, a chemical mechanical polishing process which is commonly performed is performed to perform a planarization process in which the alignment key 15 is exposed.
이러한, 평탄화 공정으로 인하여 칩상의 패턴들간의 단차가 줄어들지만, 상기 웨이퍼 정렬 마스크의 보조패턴부에 의해 형성된 상기 스크라이브 라인 영역(10) 상의 미세패턴들로 인하여 빛의 산란효과를 극대화할 수 있어, 상기 정렬키에 신호를 보내 반사되는 신호를 용이하게 분석하므로 써 웨이퍼의 위치정렬을 파악할 수 있다.Although the step between the patterns on the chip is reduced due to the planarization process, the light scattering effect can be maximized due to the fine patterns on the scribe line region 10 formed by the auxiliary pattern portion of the wafer alignment mask. By sending a signal to the alignment key to easily analyze the reflected signal it is possible to determine the position alignment of the wafer.
이상에서 자세히 설명한 바와같이, 본 발명은 웨이퍼 정렬 마스크의 보조패턴부에 의해 형성된 상기 스크라이브 라인 영역(10) 상의 미세패턴들로 인하여 빛의 산란효과를 극대화할 수 있어, 정렬키에 신호를 보내 반사되는 신호를 용이하게 분석하므로 써 웨이퍼의 위치정렬을 파악할 수 있다.As described in detail above, the present invention can maximize the scattering effect of light due to the fine patterns on the scribe line region 10 formed by the auxiliary pattern portion of the wafer alignment mask, and sends a signal to the alignment key to reflect the light. By easily analyzing the signals, the alignment of the wafers can be identified.
또한, 상기 보조패턴부를 형성하여 본 발명의 웨이퍼 정렬 마스크를 형성함에 있어, 별도의 제조비용이 필요하지 않다.In addition, in forming the auxiliary pattern part to form the wafer alignment mask of the present invention, a separate manufacturing cost is not required.
아울러, 반도체 제반공정에서 통상적인 화학기계연마 공정 등으로 인한 정렬키의 데미지를 극복할 수 있는 효과가 있다.In addition, there is an effect that can overcome the damage of the alignment key due to the conventional chemical mechanical polishing process in the semiconductor manufacturing process.
기타, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양하게 변경하여 실시할 수 있다.In addition, it can implement in various changes within the range which does not deviate from the summary of this invention.
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|---|---|---|---|---|
| KR100855851B1 (en) * | 2007-01-26 | 2008-09-01 | 주식회사 하이닉스반도체 | Semiconductor device and method for fabricating the same |
| KR101330706B1 (en) * | 2006-11-03 | 2013-11-19 | 삼성전자주식회사 | Alignment mark |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |