JPH08168018A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 従来回路に比べて部品点数が少なくかつ回路
構成が簡単な映像信号処理回路を提供する。 【構成】 入力アナログ映像信号（ａ）をＡＤコンバー
タ１２でＡＤ変換し、そのディジタルデータ（ｂ）又は
（ｃ）を映像信号の黒レベルとペデスタルレベルとの中
間レベルに対応して設定された基準値と比較器１３で比
較することで、１Ｈ期間の映像信号におけるバックポー
チ期間と有効映像信号期間とを区別し、映像有効信号
（ｄ）をフレームメモリ１５に与える。これを受けてフ
レームメモリ１５は、有効映像信号期間の映像信号を１
画素単位で１画面分格納する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号処理回路に関
し、特に入力されたアナログ映像信号に対して所定の信
号処理を施すためにこのアナログ映像信号をディジタル
化して一旦フレームメモリに格納する映像信号処理回路
に関するものである。

【０００２】

【従来の技術】ＣＣＤカメラを用いたパーソナルコンピ
ュータなどのイメージ入力装置において、ＣＣＤカメラ
から入力されるアナログ映像信号に基づいて１枚又は連
続した画像としてＣＲＴディスプレイ上に表示し、この
表示画像に対して種々の画像処理を施すことが行われ
る。この種の処理を施すためには、入力されたアナログ
映像信号をディジタル化して一旦フレームメモリに格納
することが行われる。

【０００３】ところで、複合映像信号は、図３に示すよ
うに、映像信号が水平及び垂直の各同期信号と複合さ
れ、有効期間と無効期間であるブランキング期間とから
構成されている。このような複合映像信号からブランキ
ング期間を除外し、有効信号のみを取り出すことによ
り、ＣＲＴディスプレイ上に１枚又は連続した画像とし
て表示できるのである。図３（Ｂ）は、ＮＴＳＣ(Natio
nal Television System Committee)方式白黒映像信号の
１水平走査期間の拡大図である。この１水平走査期間
（１Ｈ）は、ＣＲＴディスプレイ上の１画面の１ライン
に相当し、有効映像信号期間、フロントポーチ期間、バ
ックポーチ期間及び水平同期信号期間に分かれている。
なお、バックポーチ期間の電圧レベルは、映像信号の基
準レベルであり、ペデスタルレベルと称されている。

【０００４】映像信号は、縦軸が電圧であり、高レベル
で白、低レベルで黒の画像が得られる。また、横軸は時
間であり、ＮＴＳＣ方式の場合、１周期が約６３．７μ
sec.である。有効映像信号期間が約５２．９２μsec.で
あり、フロントポーチ期間、水平同期信号期間及びバッ
クポーチ期間の合計が約１０．７８μsec.（＝６３．７
μsec.−５２．９２μsec.）であり、この期間がブラン
キング期間である。一般に、ＣＲＴ画面上の１画素は映
像信号で約７０ｎsec.であるため、約６３．７μsec.は
９１０画素に相当することになる。また、有効映像画素
は７５６画素であるため、９１０画素との差、即ち１５
４画素（約１０．７８μsec.）がブランキング期間に当
たる。

【０００５】したがって、複合映像信号から有効映像信
号のみを取り出すには、約１０．７８μsec.を何らかの
方法で計測することになる。その方法としては、一般
に、１画素分に当たる７０ｎsec.周期のクロックをカウ
ントする方法が採られる。例えば、水平同期信号の立上
がりから有効映像信号までの期間（バックポーチ期間）
は、図３から明らかな如く４４．１μsec.である。つま
り、これは７０ｎsec.周期のクロックで６３カウント分
（６３画素分）である。よって、水平同期信号の立上が
りから７０ｎsec.周期のクロックで６４カウントした時
点以降が有効映像信号となる。

【０００６】このように、複合映像信号から有効映像信
号のみを取り出してフレームメモリに格納するための映
像信号処理回路の従来例を図４に示す。また、図５に、
各部の信号波形を示す。図４において、入力されるアナ
ログ映像信号は同期信号を含む複合映像信号（ｃ）であ
り、同期分離回路４１で同期信号が分離された後、ＡＤ
コンバータ４２で１画素単位のディジタルデータ（ｄ）
に変換される。このディジタルデータ（ｄ）は、ラッチ
回路４３でラッチされた後、フレームメモリ４４に格納
される。

【０００７】一方、同期分離回路４１で複合映像信号中
から分離された水平同期信号（ｂ）は、画素カウンタ４
５にカウントイネーブル信号として供給される。この画
素カウンタ４５は、例えば７０ｎsec.を１周期とする基
本クロック（ａ）をクロック入力とし、水平同期信号
（ｂ）が“Ｈ”レベルのとき基本クロック（ａ）の立上
がりでカウントアップし、そのカウント値を１０ビット
のカウントデータ（ｆ）として出力する。また、そのカ
ウント内容は、水平同期信号（ｂ）が“Ｌ”レベルのと
きにクリアされる。この画素カウンタ４５のカウントデ
ータ（ｆ）は、比較器４６の比較入力となる。比較器４
６は、本例の場合“６３”の比較基準値を持ち、画素カ
ウンタ４５のカウントデータが０〜６３のとき“Ｈ”レ
ベル、６４以上のとき“Ｌ”レベルの比較出力を映像有
効信号（ｅ）とする。

【０００８】この映像有効信号（ｅ）は、フレームメモ
リ４４に選択（ＣＳ）信号として、アドレスカウンタ４
７にカウントイネーブル信号としてそれぞれ供給される
とともに、２入力論理和回路４８の一入力となる。アド
レスカウンタ４７は、基本クロック（ａ）をカウントす
ることによってフレームメモリ４４に対するアドレス信
号（ｇ）を生成する。２入力論理和回路４８は、インバ
ータ４９で反転された基本クロック（ａ）を他入力と
し、その出力をフレームメモリ４４にライトイネーブル
（ＷＥ）信号（ｈ）として供給する。フレームメモリ４
４は、アドレス信号（ｇ）、選択信号（ｅ）及びライト
イネーブル信号（ｈ）に基づいて１画素単位に１画面分
の画像データを格納する。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の映像信号処理回路では、１ライン中の有効画素
（７５６画素）をフレームメモリ４４に格納するとき、
水平同期信号（ｂ）の“Ｈ”レベル期間において画素カ
ウンタ４５にて基本クロック（ａ）のカウントを行い、
そのカウントデータ（ｆ）を比較器４６にて基準値（＝
６３）と比較することによって有効映像信号期間を検出
し、その期間の映像信号をフレームメモリ４４に記憶す
る構成となっていたので、画素カウンタ４５及びそのカ
ウント値を比較する比較器４６が必要であり、部品点数
が多く、回路構成が複雑になるという問題があった。

【００１０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、従来回路に比べて部
品点数が少なくかつ回路構成が簡単な映像信号処理回路
を提供することにある。

【００１１】

【課題を解決するための手段】本発明による映像信号処
理回路は、入力されたアナログ映像信号をディジタル映
像信号に変換するＡＤ変換手段と、映像信号における黒
レベルとペデスタルレベルとの間のレベルに対応して設
定された基準値を有し、ＡＤ変換手段の出力データを基
準値と比較する比較手段と、この比較手段の比較結果に
基づいてＡＤ変換手段の出力データを格納する記憶手段
とを備えた構成となっている。

【００１２】

【作用】上記構成の映像信号処理回路において、比較手
段は、ＡＤ変換手段の出力データを比較入力とし、これ
を黒レベルとペデスタルレベルとの間のレベルに対応し
て設定された基準値と比較するで、１水平走査期間の映
像信号におけるバックポーチ期間と有効映像信号期間と
を区別し、有効映像信号期間では、その旨を示す信号を
記憶手段に与える。これを受けて記憶手段は、有効映像
信号期間の映像信号を１画素単位で１画面分格納する。

【００１３】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００１４】図１は、本発明の一実施例を示すブロック
図である。図１において、ＣＣＤカメラ（図示せず）か
ら入力されるアナログ映像信号は、同期分離回路１１を
経てＡＤコンバータ１２に供給される。同期分離回路１
１から出力されるアナログ映像信号としては、その入力
映像信号と全く同一の信号であっても良く、又水平同期
信号が除かれた信号であっても良い。ＡＤコンバータ１
２は、本例の場合、図３（Ａ）の映像信号におけるバッ
クポーチ期間のレベル、即ちペデスタルレベルを基準レ
ベルとし、この基準レベル以上の信号を１画素単位でデ
ィジタル信号に変換し、例えば８ビットのディジタルデ
ータとして出力する。

【００１５】ＡＤコンバータ１２の出力データは、比較
器１３の比較入力になるとともに、ラッチ回路１４でラ
ッチされた後フレームメモリ１５に格納される。比較器
１３は、映像信号におけるペデスタルレベルと黒レベル
との間の例えば中間レベルに対応して設定された基準値
を持ち、ＡＤコンバータ１２からのディジタルデータの
値が当該基準値よりも絶対値で大きいか否かを比較し、
ディジタルデータの値が基準値よりも大きいとき“Ｌ”
レベルの比較出力を発生し、これを映像有効信号とす
る。この映像有効信号は、フレームメモリ１５に選択
（ＣＳ）信号として、アドレスカウンタ１６にカウント
イネーブル信号としてそれぞれ供給されるとともに、２
入力論理和回路１７の一入力となる。

【００１６】基本クロックは、例えば７０ｎsec.を１周
期とするクロックであり、ＡＤコンバータ１４、ラッチ
回路１４及びアドレスカウンタ１６の各クロック端子に
印加されるとともに、インバータ１８で反転されて２入
力論理和回路１７の他入力となる。アドレスカウンタ１
６は、基本クロックをカウントすることによってフレー
ムメモリ１５に対するアドレス信号を生成する。２入力
論理和回路１７の出力は、フレームメモリ１５のライト
イネーブル（ＷＥ）信号となる。フレームメモリ１５
は、アドレス信号、選択信号及びライトイネーブル信号
に基づいて１画素単位に１画面分の画像データを格納す
る。

【００１７】次に、上記構成の回路動作について、図２
の波形図を参照しつつ説明する。先ず、ＡＤコンバータ
１２において、アナログ映像信号（ａ）はペデスタルレ
ベルを基準としてＡＤ変換が行われる。このように、ペ
デスタルレベルを基準レベルとしてＡＤ変換を行った場
合には、通常黒レベルはペデスタルレベルよりも高いこ
とから、真黒といわれる媒体をＣＣＤカメラで写したと
きの映像信号は黒レベルと同一レベルとなり、完全な黒
よりも白色（灰色）側のレベルとなる。このアナログ映
像信号（ａ）をＡＤ変換して得られるＡＤコンバータ出
力データ（ｂ）又は（ｃ）は、比較器１３で基準値と比
較される。

【００１８】比較器１３は、その基準値が黒レベルとペ
デスタルレベルとの中間レベルに対応して設定されてい
るため、１Ｈ期間の映像信号をバックポーチ期間と有効
映像信号期間とに区別できることになる。そして、有効
映像信号期間では“Ｌ”レベルの映像有効信号（ｄ）を
出力する。このように、比較器１３の基準値を黒レベル
とペデスタルレベルとの中間レベルに対応して設定する
ことにより、映像信号レベルが高レベルの場合のみなら
ず、黒レベル近傍の場合であっても、バックポーチ期間
と有効映像信号期間とを確実に区別できることになる。
なお、図２において、ＡＤコンバータ出力データ１
（ｂ）はアナログ映像信号（ａ）が最大レベル近傍（実
線）の場合のデータを、ＡＤコンバータ出力データ２
（ｃ）は映像信号（ａ）が黒レベル近傍（破線）の場
合のデータをそれぞれ示している。

【００１９】比較器１３から“Ｌ”レベルの映像有効信
号（ｄ）が出力されると、アドレスカウンタ１６が基本
クロックに同期してカウント動作を行い、フレームメモ
リ１５に対してアドレス信号（ｅ）を送出する。同時
に、映像有効信号（ｄ）を選択（ＣＳ）信号とするフレ
ームメモリ１５は、映像有効信号（ｄ）の“Ｌ”レベル
の期間において、アドレス信号（ｅ）で指定されたアド
レス位置にＡＤコンバータ出力データ（ｂ）又は（ｃ）
をライトイネーブル（ＷＥ）信号に同期して記録する。
以上により、ＣＣＤカメラから入力されたアナログ映像
信号（ａ）が１画素単位で１画面分フレームメモリ１５
に格納されることになる。

【００２０】上述したように、ＡＤコンバータ１２でＡ
Ｄ変換して得られるディジタルデータを、映像信号の黒
レベルとペデスタルレベルとの中間レベルに対応して設
定された基準値と比較器１３で比較し、１Ｈ期間の映像
信号におけるバックポーチ期間と有効映像信号期間との
区別を、映像信号の信号レベルに基づいて行うようにし
たことにより、図４に示す従来回路で用いていた画素カ
ウンタ４５が不要となる。これにより、画素カウンタ４
５が不要な分だけ回路構成を簡略化できるとともに、低
コスト化が図れる。

【００２１】さらに、従来回路では、画素カウンタ４５
の出力データが１０ビットであったことから、比較器４
６としては１０ビット対応の回路構成のものが必要であ
ったのに対し、本実施例においては、ＡＤコンバータ１
２の出力データが８ビットであり、比較器１３としては
８ビット対応の回路構成のもので良いことから、従来例
のものに比較して２ビット相当分の回路を削減できるた
め、回路構成をより簡略化できることになる。

【００２２】また、本実施例においては、ＡＤコンバー
タ１２の基準レベルを映像信号の基準レベルであるペデ
スタルレベルに設定したことにより、ペデスタルレベル
から最大レベルまでの間の信号レベルをＡＤ変換できる
ので、比較器１３にてバックポーチ期間と有効映像信号
期間とを区別する際に、その期間の区別を確実に行うこ
とができることになる。

【００２３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、入力アナログ映像信号をＡＤ変換して得られるデ
ィジタルデータを、映像信号の黒レベルとペデスタルレ
ベルとの間のレベルに対応して設定された基準値と比較
し、１Ｈ期間の映像信号におけるバックポーチ期間と有
効映像信号期間との区別を、映像信号の信号レベルに基
づいて行うようにしたことにより、従来用いていた画素
カウンタが不要になるとともに、比較器の構成も簡略化
できるので、その分だけ従来回路に比べて回路部品が少
なくかつ回路構成が簡単な映像信号処理回路を実現でき
ることになる。

【００２４】また、ＣＣＤカメラを用いたパーソナルコ
ンピュータなどのイメージ入力装置（静止画又は動画）
において、入力アナログ映像信号をディジタル化して一
旦フレームメモリに格納する回路として本発明による映
像信号処理回路を用いることにより、当該イメージ入力
装置の小型化に寄与できることになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明の動作説明のタイミングチャートであ
る。

【図３】映像信号を説明するためのタイミングチャート
である。

【図４】従来例を示すブロック図である。

【図５】従来回路の各部の信号波形を示すタイミングチ
ャートである。

【符号の説明】

１２ ＡＤコンバータ １３ 比較器 １５ フレームメモリ １６ アドレスカウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力されたアナログ映像信号をディジタ
   ル映像信号に変換するＡＤ変換手段と、 映像信号における黒レベルとペデスタルレベルとの間の
   レベルに対応して設定された基準値を有し、前記ＡＤ変
   換手段の出力データを前記基準値と比較する比較手段
   と、 前記比較手段の比較結果に基づいて前記ＡＤ変換手段の
   出力データを格納する記憶手段とを備えたことを特徴と
   する映像信号処理回路。
2. 【請求項２】 前記ＡＤ変換手段は、その基準レベルが
   映像信号におけるペデスタルレベルに設定されているこ
   とを特徴とする請求項１記載の映像信号処理回路。