JPH08160925A - 画面表示回路 - Google Patents

画面表示回路

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JPH08160925A
JPH08160925A JP6306411A JP30641194A JPH08160925A JP H08160925 A JPH08160925 A JP H08160925A JP 6306411 A JP6306411 A JP 6306411A JP 30641194 A JP30641194 A JP 30641194A JP H08160925 A JPH08160925 A JP H08160925A
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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Abstract

(57)【要約】 【目的】 それぞれドットパターンが表示された第１の
画面と第２の画面とを合成して表示装置に表示する画面
表示回路であって、ハードウェアの削減、ひいては製造
コストの低減を可能にする。 【構成】 パターンが表示される画面及びその画面上で
の位置を指定するデータを記憶するレジスタ13と、パタ
ーンを指定するデータを記憶するRAM ４と、第１，第２
の画面にそれぞれ表示されるべきパターンのアドレスを
一時記憶して出力する第１，第２バッファ15, 16と、複
数のフォントデータを記憶したROM ５と、ROM ５を第１
バッファ15と第２バッファ16とに交互に接続するスイッ
チ17と、ROM ５から交互に出力される第１，第２の画面
に表示されるべきパターンのドットデータを合成するミ
キシング回路22とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、テレビジョンセット，
ビデオテープレコーダ等の画像表示装置に使用される画
面表示回路に関し、更に詳述すれば、画像表示装置が本
来表示すべき画像に更にそれぞれに文字，記号等のパタ
ーンが表示された複数の画面を重畳して表示する画面表
示回路に関する。
【０００２】
【従来の技術】近年のテレビジョンセットあるいはビデ
オテープレコーダ等の画像表示装置では、選択されてい
るチャネル，音量等の操作情報、あるいは時刻等を文字
（記号を含む）でモニタの画面に表示するためのその装
置固有の文字表示機能を備えている場合が多い。そのよ
うな文字表示機能を発揮するには、文字のフォントデー
タをドットデータの形で記憶したメモリ（通常はROM)か
ら表示すべき文字のドットデータを読み出して指定の色
に着色し、適宜のタイミングでモニタの画面に表示する
ための画面表示回路等が必要である。
【０００３】また一方、テレビジョン放送に際して、画
像信号とは別に文字コードの信号を放送局から送信して
たとえば字幕を画像信号に重畳して表示する等の新たな
サービスが実用化されている。この場合、前述の個々の
テレビジョンセットあるいはビデオテープレコーダ等の
画像表示装置に固有の文字表示機能と同様に、フォント
データを記憶したメモリを含む画面表示回路が必要であ
る。換言すれば、画像表示装置固有の文字表示機能と放
送局から送信される文字コード信号による文字表示機能
とを同時に機能させるためには、実質的に同一構成の回
路が二組必要である。
【０００４】なお、図５(a) の模式図は上述のような表
示が行なわれた場合を模式的に示している。具体的に
は、図５(a) は画像表示装置固有の文字表示機能により
現在選択されているチャネル番号”CH5 ”を白抜き文字
で、放送局から送信されている文字コード信号による字
幕”HELLO ”を黒字でOR合成して表示させた状態を示し
ている。
【０００５】図11は上述のような２系統の文字表示を同
時に行なうための画面表示回路の従来の構成例を示すブ
ロック図であり、以下にこの従来例の構成について説明
する。
【０００６】図11において、参照符号10は画面表示回路
を示しており、前述の如くその画像表示装置自身の操作
情報あるいは時刻等の表示のための一組と、放送局から
送信される字幕等の文字コードで指定される文字，記号
等の表示のためのもう一組との計二組が備えられてい
る。なお、いずれの画面表示回路10もその内部構成は同
一であり、それぞれの内部構成要素には同一の参照符号
を付してある。両画面表示回路10内には、レジスタ３,
RAM ４, ROM ５, タイミング回路６, シフトレジスタ７
及び着色回路８がそれぞれ備えられている。
【０００７】参照符号１はCPU であり、データバス２に
より二組の画面表示回路10の各内部構成要素と接続され
ている。また、参照符号11R, 11G, 11B はそれぞれORゲ
ートを示しており、両画面表示回路10からそれぞれ出力
される R, G, B信号12をOR合成して出力する。
【０００８】以下に両画面表示回路10内の構成について
説明する。レジスタ３は、文字が表示されるべき表示画
面上の１行分の文字表示の単位であるブロックの番号を
CPU １が出力した場合にそれを一旦格納し、RAM ４に与
える。RAM ４は、各ブロック内に表示されるべき文字及
びその色を指定するデータ（以下、着色データと言う)
をCPU １が出力した場合にそれを格納する。このRAM ４
に格納されたデータの内の文字を指定するデータはROM
５に、色を指定するデータは着色回路８にそれぞれ与え
られる。
【０００９】ROM ５は、種々の文字のフォントデータを
ドットデータの形で格納している。このROM ５にRAM ４
から文字を指定するデータ、具体的にはROM ５内の各フ
ォントデータが格納されているアドレスを指定するデー
タが与えられると、対応するドットデータがパラレルデ
ータの形でシフトレジスタ７へ出力される。
【００１０】タイミング回路６は、図面では省略してあ
るが、画像表示装置の水平同期信号，垂直同期信号及び
文字表示用のクロック信号等が入力されており、それら
に基づいて画面表示回路10を動作させるためのタイミン
グ信号を生成する。このタイミング回路６が生成するタ
イミング信号はレジスタ３，RAM ４及びシフトレジスタ
７に与えられている。
【００１１】シフトレジスタ７はROM ５からパラレルデ
ータの形で出力されるドットデータをシリアルデータに
変換して着色回路８へ出力する。着色回路８はRAM ４か
ら出力される着色データと上述のシフトレジスタ７の出
力データとを合成することにより、 R, G, B信号をそれ
ぞれに対応する出力端子9R, 9B, 9Gへ出力する。
【００１２】ORゲート11R, 11B, 11G は、両画面表示回
路10の出力端子9R, 9B, 9Gからそれぞれ出力された２系
統の R, G, B信号それぞれをOR合成して図示されていな
い表示画面に表示される。
【００１３】このような従来の画面表示回路の動作は以
下の如くである。CPU １がまず文字を表示すべきブロッ
クを指定するブロック番号及びその内部に表示されるべ
き文字を指定するデータ及び色を指定する着色データを
データバス２へ出力すると、レジスタ３がブロック番号
を、またRAM ４が文字を指定するデータ及び着色データ
をそれぞれ格納する。
【００１４】タイミング回路６からはレジスタ３, RAM
４及びシフトレジスタ７に水平同期信号, 垂直同期信号
及び文字表示用のクロック信号に同期して生成されるタ
イミング信号が与えられているので、RAM ４はレジスタ
３から与えられているブロック番号に対応するタイミン
グで表示すべき文字を指定するデータをROM ５へ、着色
データを着色回路８へそれぞれ出力する。これによりRO
M ５からは指定されたフォントのドットデータがパラレ
ルデータの形で出力され、シフトレジスタ７によりシリ
アルデータに変換されて着色回路８に与えられる。着色
回路８ではRAM４から与えられている着色データとシフ
トレジスタ７から与えられているパラレルのフォントデ
ータとを合成して R, G, B信号を出力端子9R, 9B, 9Gそ
れぞれへ出力する。
【００１５】上述の動作が両画面表示回路10で行なわれ
るので、両画面表示回路10それぞれの出力端子9R, 9B,
9Gから R, G, B信号が出力され、それらはORゲート11R,
11B, 11G によりOR合成されて R, G, B信号12として、
たとえば図５(a) の模式図に示されているように、表示
画面に表示される。
【００１６】
【発明が解決しようとする課題】ところで、上述のよう
な従来の画面表示回路では、そのテレビジョンセットあ
るいはビデオテープレコーダ等の画像表示装置に固有の
文字表示機能のための画面表示回路と、放送局から送信
される文字コード信号で指定される文字，記号等を表示
するための画面表示回路との二組の画面表示回路が必要
であり、回路構成として無駄が多く、製造コストへの影
響が大きい。特に上述の従来の構成例に示されているよ
うに、フォントデータを格納するROM が占めるハードウ
ェア量が非常に大きいにも拘わらず、二つのROM には実
質的に同一のフォントデータが格納されているという無
駄がある。また、ROM の次にはRAM が占めるハードウェ
ア量が大きい。従って、これらを削減することが出来れ
ばハードウェアの削減、ひいては製造コストの低減が可
能になる。
【００１７】本発明はこのような事情に鑑みてなされた
ものであり、従来はその画像表示装置に固有の文字表示
機能のための画面表示回路と、放送局から送信される文
字コード信号で指定される文字，記号等を表示するため
の画面表示回路との二組が必要であったのを一組の回路
で構成することにより、特にフォントデータが格納され
ているROM が一つで済むような構成を採ることにより、
ハードウェアの削減、ひいては製造コストの低減を可能
とした画面表示回路の提供を目的とする。
【００１８】また、２画面を合成することにより、フォ
ントデータが予め用意されていない文字を表示し得るよ
うに構成して、フォントデータを格納するROM の容量を
削減し、あるいは逆に同一容量のROM で表示可能な文字
を増加させた画面表示回路の提供をも目的とする。
【００１９】更に、表示装置が複数備えられている場合
に、主たる表示装置以外の表示装置にも文字表示を行な
える画面表示回路の提供を目的とする。
【００２０】また更に、複数の画面に表示された文字を
OR合成するか、あるいはいずれかを優先して合成するこ
とが可能な画面表示回路の提供をも目的とする。
【００２１】
【課題を解決するための手段】本発明に係る画面表示回
路は、表示されるべきパターンが第１の画面または第２
の画面のいずれに表示されるかを指定するデータ及びそ
の画面上での位置を指定するデータを記憶する表示位置
記憶手段と、表示されるべきパターンを指定するデータ
を記憶する表示パターン記憶手段と、表示パターン記憶
手段に記憶されているデータの内の第１の画面に表示さ
れるべきパターンを指定するデータを一時記憶して出力
する第１の一時記憶手段と、表示パターン記憶手段に記
憶されているデータの内の第２の画面に表示されるべき
パターンを指定するデータを一時記憶して出力する第２
の一時記憶手段と、複数のパターンのドットデータを記
憶しており、パターンを指定するデータが与えられた場
合に対応するドットデータを出力するドットデータ記憶
手段と、ドットデータ記憶手段を第１の一時記憶手段と
第２の一時記憶手段とに交互に接続するスイッチング手
段と、ドットデータ記憶手段から出力された第１の画面
に表示されるべきパターンのドットデータと第２の画面
に表示されるべきパターンのドットデータとを合成する
合成手段とを備えている。
【００２２】また、本発明に係る画面表示回路は、第１
の画面に表示されるべきパターンの画面上での位置を指
定するデータを記憶する第１の表示位置記憶手段と、第
２の画面に表示されるべきパターンの画面上での位置を
指定するデータを記憶する第２の表示位置記憶手段と、
第１の画面に表示されるべきパターンを指定するデータ
を記憶する第１の表示パターン記憶手段と、第２の画面
に表示されるべきパターンを指定するデータを記憶する
第２の表示パターン記憶手段と、複数のパターンのドッ
トデータを記憶しており、パターンを指定するデータが
与えられた場合に対応するドットデータを出力するドッ
トデータ記憶手段と、ドットデータ記憶手段を第１の表
示パターン記憶手段と第２の表示パターン記憶手段とに
交互に接続するスイッチング手段と、ドットデータ記憶
手段から出力された第１の画面に表示されるべきパター
ンのドットデータと第２の画面に表示されるべきパター
ンのドットデータとを合成する合成手段とを備えてい
る。
【００２３】更に本発明に係る画面表示回路は、表示さ
れるべきパターンの第１の画面及び第２の画面上での共
通の表示位置を指定するデータを記憶する表示位置記憶
手段と、第１の画面に表示されるべき第１のパターンと
第２の画面に表示されるべき第２のパターンとを１デー
タで同時に指定するデータを記憶する表示パターン記憶
手段と、複数のパターンのドットデータを記憶してお
り、パターンを指定するデータが与えられた場合に対応
するドットデータを出力するドットデータ記憶手段と、
表示パターン記憶手段に記憶されている各データの第１
のパターンを指定する部分と第２のパターンを指定する
部分とをドットデータ記憶手段に交互に与えるスイッチ
ング手段と、ドットデータ記憶手段から出力された第１
の画面に表示されるべきパターンのドットデータと第２
の画面に表示されるべきパターンのドットデータとを合
成する合成手段とを備えている。
【００２４】また、本発明に係る画面表示回路は、合成
手段が、ドットデータ記憶手段から交互に出力されるデ
ータの論理和を求める論理和手段と、いずれか一方を選
択出力する選択出力手段と、論理和手段または選択出力
手段のいずれか一方を機能させる制御手段とを備えてい
る。
【００２５】また更に、本発明に係る画面表示回路は、
ドットデータ記憶手段から交互に出力されて合成手段に
入力されるデータの内の少なくとも一方を、合成手段を
バイパスして出力する手段を備ている。
【００２６】
【作用】本発明に係る画面表示回路では、表示パターン
記憶手段は、表示位置記憶手段に記憶されている表示位
置の表示を行なうタイミングにおいて、第１の画面に表
示されるべきパターンを指定するデータを出力して第１
の一時記憶手段に記憶させ、第２の画面に表示されるべ
きパターンを指定するデータを出力して第２の一時記憶
手段に記憶させ、スイッチング手段は、第１の一時記憶
手段に記憶されているデータと第２の一時記憶手段に記
憶されているデータとをドットデータ記憶手段に交互に
与え、ドットデータ記憶手段は、第１の一時記憶手段か
ら与えられたデータに対応するパターンのドットデータ
と第２の一時記憶手段から与えられたデータに対応する
パターンのドットデータを交互に出力し、合成手段は、
ドットデータ記憶手段から交互に出力されるドットデー
タを合成する。
【００２７】また、本発明に係る画面表示回路では、第
１の表示パターン記憶手段は、表示位置記憶手段に記憶
されている表示位置の表示を行なうタイミングにおい
て、第１の画面に表示されるべきパターンを指定するデ
ータを出力し、第２の表示パターン記憶手段は、表示位
置記憶手段に記憶されている表示位置の表示を行なうタ
イミングにおいて、第２の画面に表示されるべきパター
ンを指定するデータを出力し、スイッチング手段は、第
１の表示パターン記憶手段から出力されているデータと
第２の表示パターン記憶手段から出力されているデータ
とをドットデータ記憶手段に交互に与え、ドットデータ
記憶手段は、第１の表示パターン記憶手段から与えられ
たデータに対応するパターンのドットデータと第２の表
示パターン記憶手段から与えられたデータに対応するパ
ターンのドットデータとを交互に出力し、合成手段は、
ドットデータ記憶手段から交互に出力されるドットデー
タを合成する。
【００２８】更に、本発明に係る画面表示回路では、表
示パターン記憶手段は、表示位置記憶手段に記憶されて
いる表示位置の表示を行なうタイミングにおいて、表示
されるべきパターンを指定するデータを出力し、スイッ
チング手段は、表示パターン記憶手段から出力されてい
るデータの内の第１のパターンを指定する部分と第２の
パターンを指定する部分とをドットデータ記憶手段に交
互に与え、ドットデータ記憶手段は、表示パターン記憶
手段から交互に与えられたデータにそれぞれ対応するパ
ターンのドットデータを交互に出力し、合成手段は、ド
ットデータ記憶手段から交互に出力されるドットデータ
を合成する。
【００２９】また本発明に係る画面表示回路では、合成
手段が、ドットデータ記憶手段から交互に出力されるデ
ータのいずれか一方または両者の論理和を選択出力する
ように制御することが出来る。
【００３０】また更に本発明の画面表示回路では、ドッ
トデータ記憶手段から交互に出力されて合成手段に入力
されるデータの内の少なくとも一方が合成手段をバイパ
スして出力され、他の表示装置に表示することが出来
る。
【００３１】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
【００３２】〔第１の実施例〕まず、図１のブロック図
にその構成例が示されている第１の実施例について説明
するが、これは図６の模式図に示されているように、２
層の表示画面（以下、それぞれを第１レイヤ，第２レイ
ヤと言う）を出力し、それぞれのレイヤ上の任意のブロ
ックに文字表示を可能とする構成である。
【００３３】図１において、参照符号１はCPU であり、
データバス２により本発明の画面表示回路の各構成要素
と接続されている。
【００３４】参照符号13は表示位置記憶手段として機能
するレジスタであり、CPU １が文字を表示すべき表示画
面上の１行分の文字表示の単位であるブロックの番号及
びそのブロックを第１または第２のいずれのレイヤに表
示するかを指定するデータを出力した場合にそれを一旦
格納する。
【００３５】参照符号４は表示パターン記憶手段として
機能するRAM であり、上述のレジスタ13が保持している
データが与えられる他、各ブロック内に表示されるべき
文字のフォントデータを指定するデータ、即ち後述する
ROM ５における格納アドレス及びその色を指定するデー
タ（以下、着色データと言う）をCPU １が出力した場合
にそれを格納する。
【００３６】参照符号15は第１の一時記憶手段として機
能する第１バッファを示しており、上述のRAM ４に格納
されているデータの内の第１レイヤに表示されるべき文
字に関するデータが出力された場合にそれを一時的に保
持すると共に出力する。また、参照符号16は第２の一時
記憶手段として機能する第２バッファを示しており、上
述のRAM ４に格納されているデータの内の第２レイヤに
表示されるべき文字に関するデータが出力された場合に
それを一時的に保持すると共に出力する。第１バッファ
15に保持されたデータの内のフォントデータのアドレス
はスイッチング手段として機能するスイッチ17を介して
ROM ５に与えられ、着色データは第１着色回路20に直接
与えらる。また、第２バッファ16に保持されたデータの
内のフォントデータのアドレスはスイッチ17を介してRO
M ５に与えられ、着色データは第２着色回路21に直接与
えらる。
【００３７】ROM ５はドットデータ記憶手段として機能
する。即ち、ROM ５は、種々の文字のフォントデータを
ドットデータの形で格納しており、RAM ４から出力され
たフォントデータを指定するデータ、具体的にはROM ５
内の各フォントデータが格納されているアドレスが第１
バッファ15及びスイッチ17を介して与えられると、対応
するフォントのドットデータをパラレルデータの形で第
１シフトレジスタ18へ出力する。また、ROM ５は各フォ
ントデータが格納されているアドレスが第２バッファ16
及びスイッチ17を介して与えられると、対応するフォン
トのドットデータをパラレルデータの形で第２シフトレ
ジスタ19へ出力する。
【００３８】第１シフトレジスタ18はROM ５からパラレ
ルデータの形で与えられる第１レイヤに表示されるべき
文字のドットデータを、第２シフトレジスタ19はROM ５
からパラレルデータの形で与えられる第２レイヤに表示
されるべき文字のドットデータをそれぞれシリアルデー
タに変換する。
【００３９】参照符号14はタイミング回路を示してお
り、図面では省略してあるが、画像表示装置の水平同期
信号，垂直同期信号及び文字表示用のクロック信号等が
入力されており、それらに基づいて本発明の画面表示回
路を動作させるためのタイミング信号を生成する。この
タイミング回路14が生成するタイミング信号は上述のレ
ジスタ13，RAM ４, スイッチ17及び第１, 第２シフトレ
ジスタ18, 19に与えられている。
【００４０】参照符号20は第１着色回路を、21は第２着
色回路をそれぞれ示している。両着色回路20, 21には前
述の如くRAM ４から出力されて第１バッファ15，第２バ
ッファ16にそれぞれ保持されている着色データも与えら
れており、上述の両シフトレジスタ18, 19から出力され
るデータと着色データとを合成することにより、第１レ
イヤに表示すべき R, G, B信号及び第２レイヤに表示す
べき R, G, B信号をそれぞれ出力する。
【００４１】参照符号22は合成手段として機能するミキ
シング回路を示しており、両着色回路20, 21から出力さ
れる R, G, B信号をCPU １から与えられるデータに従っ
てOR合成した R, G, B信号12、あるいはいずれか一方を
優先して表示するように合成した R, G, B信号12を出力
する。
【００４２】このような本発明の画面表示回路の動作は
以下の如くである。CPU １がまず文字を表示すべきブロ
ックを指定するブロック番号, そのブロックが表示され
るべきレイヤ番号, ブロック内部に表示されるべき文字
のフォントデータ (アドレス) 及び色を指定するデータ
(着色データ) をデータバス２へ出力すると、レジスタ
13がブロック番号及びレイヤ番号を、またRAM ４がフォ
ントデータのアドレス及び着色データをそれぞれ格納す
る。
【００４３】タイミング回路６からはレジスタ13, RAM
４, スイッチ17及び両シフトレジスタ18, 19に水平同期
信号, 垂直同期信号及び文字表示用のクロック信号に同
期して生成されるタイミング信号が与えられているの
で、RAM ４はレジスタ13から与えられているブロック番
号に対応するタイミングで第１レイヤに表示すべき文字
のフォントデータのアドレスを第１バッファ15へ、着色
データを第１着色回路20へそれぞれ出力し、レジスタ13
から与えられているブロック番号に対応するタイミング
で第２レイヤに表示すべき文字のフォントデータのアド
レスを第２バッファ16へ、着色データを第２着色回路21
へそれぞれ出力する。
【００４４】両バッファ15, 16はRAM ４から出力された
第１, 第２レイヤに表示されるべき文字のフォントデー
タのアドレスをそれぞれ出力しているが、それらのデー
タはタイミング回路14が生成するタイミング信号により
切り換え制御されるスイッチ17を介して交互にROM ５に
与えられる。このスイッチ17を介してフォントデータの
アドレスが与えられることにより、ROM ５は対応するド
ットデータをパラレルデータの形で出力する。
【００４５】タイミング回路14の制御により、第１シフ
トレジスタ18はパラレルデータの形でROM ５から出力さ
れた第１レイヤに表示されるべきドットデータを一旦保
持し、第２シフトレジスタ19はパラレルデータの形でRO
M ５から出力された第２レイヤに表示されるべきドット
データを一旦保持する。両シフトレジスタ18, 19がROM
５から出力されたデータを保持するタイミングはタイミ
ング回路14が生成するタイミング信号により制御されて
いる。
【００４６】両シフトレジスタ18, 19に保持されたデー
タはタイミング回路14が生成するタイミング信号により
制御されて同時にシリアルデータに変換されてそれぞれ
第１着色回路20及び第２着色回路21へ出力される。両着
色回路20, 21ではRAM ４から出力されて両バッファ15,
16にそれぞれ保持されている着色データが与えられてい
るので、それを両シフトレジスタ18, 19から出力された
ドットデータと合成して R, G, B信号をミキシング回路
22へ出力する。ミキシング回路22には、第１,第２レイ
ヤをOR合成して表示するかあるいはいずれか一方を優先
的に表示するかを指示するデータが与えられている。従
って、ミキシング回路22は両着色回路20, 21からそれぞ
れ出力される R, G, B信号をOR合成して、あるいはいず
れかを優先的に合成して R, G, B信号12を出力する。
【００４７】以上のように本発明の画面表示回路の第１
の実施例では、最もハードウェア量が大きいROM と次に
ハードウェア量が大きいRAM とがそれぞれ１個ずつで済
むため、全体としてのハードウェアの大幅な削減が可能
になる。
【００４８】〔第２の実施例〕次に、本発明の画面表示
回路の第２の実施例について、その構成例を示す図２の
ブロック図を参照して説明する。なお、図２のブロック
図に示されている第２の実施例と前述の第１の実施例と
の相違は、第１の実施例で参照符号13にて示されている
レジスタと参照符号４にて示されているRAM とが第２の
実施例ではそれぞれ二組備えられていることである。な
お、第１の実施例で備えられていた第１及び第２のバッ
ファ15, 16は本第２の実施例では備えられていない。
【００４９】図２において、参照符号23は第１の表示位
置記憶手段として機能する第１のレジスタを、24は第２
の表示位置記憶手段として機能する第２のレジスタをそ
れぞれ示している。第１のレジスタ23は、表示されるべ
きブロック番号として第１レイヤのブロック番号がCPU
１から出力された場合にそのブロック番号を格納する。
また、第２のレジスタ24は、表示されるべきブロック番
号として第２レイヤのブロック番号がCPU １から出力さ
れた場合にそのブロック番号を格納する。
【００５０】参照符号26は第１の表示パターン記憶手段
として機能する第１RAM を、27は第２の表示パターン記
憶手段として機能する第２RAM をそれぞれ示している。
第１RAM 26は、第１レイヤのブロックに表示されるべき
文字のフォントデータのアドレス及びその着色データが
CPU １から出力された場合にそれを格納する。また、第
２RAM 27は、第２レイヤのブロックに表示されるべき文
字のフォントデータのアドレス及びその着色データがCP
U １から出力された場合にそれを格納する。
【００５１】なお、第１RAM 26に格納されているデータ
の内のフォントデータのアドレスはスイッチ17へ、着色
データは第１着色回路20へそれぞれ出力され、第２RAM
27に格納されているデータの内のフォントデータのアド
レスはスイッチ17へ、着色データは第２着色回路21へそ
れぞれ出力される。
【００５２】参照符号25はタイミング回路を示してお
り、図面では省略してあるが、水平同期信号，垂直同期
信号及び文字表示用のクロック信号等が入力されてお
り、それらに基づいて本発明の画面表示回路を動作させ
るためのタイミング信号を生成することは前述の第１の
実施例のタイミング回路14と同様である。しかし、本第
２の実施例のタイミング回路25が生成したタイミング信
号は第１のレジスタ23, 第２のレジスタ24, 第１RAM 2
6, 第２RAM 27, スイッチ17, 第１シフトレジスタ18及
び第２シフトレジスタ19に与えられている。
【００５３】他の構成は前述の第１の実施例と同様であ
る。このような構成の本発明の画面表示回路の第２の実
施例の動作は以下の如くである。
【００５４】CPU １が第１レイヤのブロックに表示され
るべき文字のフォントデータのアドレス及びその着色デ
ータを出力すると、第１のレジスタ23がブロック番号
を、第１RAM 26がフォントデータのアドレス及びその着
色データをそれぞれ格納する。また、CPU １が第２レイ
ヤのブロックに表示されるべき文字のフォントデータの
アドレス及びその着色データを出力すると、第２のレジ
スタ24がブロック番号を、第２RAM 27がフォントデータ
のアドレス及びその着色データをそれぞれ格納する。
【００５５】次に、タイミング回路25の制御により、第
１RAM 26は第１のシフトレジスタ23から与えられている
第１レイヤに表示されるべきブロック番号に対応するタ
イミングでデータを出力し、第２RAM 27は第２のシフト
レジスタ24から与えられている第２レイヤに表示される
べきブロック番号に対応するタイミングでデータを出力
する。これにより、第１RAM 26からは第１レイヤに表示
されるべき文字のフォントデータのアドレスがスイッチ
17に、着色データが第１着色回路20にそれぞれ与えられ
る。また、第２RAM 27からは第２レイヤに表示されるべ
き文字のフォントデータのアドレスがスイッチ17に、着
色データが第２着色回路21にそれぞれ与えられる。
【００５６】そして、タイミング回路25はスイッチ17を
まず第１RAM 26に接続するように制御して第１RAM 26が
出力しているフォントデータのアドレスをROM ５に与え
ることにより、対応するフォントデータをROM ５からパ
ラレルデータの形で出力させる。このROM ５から出力さ
れたデータは、タイミング回路25の制御により第１シフ
トレジスタ18に入力される。
【００５７】次に、タイミング回路25はスイッチ17をま
ず第２RAM 27に接続するように制御して第２RAM 27が出
力しているフォントデータのアドレスをROM ５に与える
ことにより、対応するフォントデータをROM ５からパラ
レルデータの形で出力させる。このROM ５から出力され
たデータは、タイミング回路25の制御により第２シフト
レジスタ19に入力される。以降の動作は前述の第１の実
施例と同様である。
【００５８】このような本発明の画面表示回路の第２の
実施例では、ROM は１個で済むがRAM が２個必要にな
る。しかし、前述の第１の実施例では、ROM, RAM共に従
来の回路に比して２倍のアクセススピードが要求される
が、本第２の実施例ではROM のみに２倍のアクセススピ
ードが要求される。従って、比較的低速なアクセスタイ
ムの RAMが使用可能であること、タイミング回路の構成
が比較的簡易で済むこと等から、全体的には第１の実施
例例に比してそれ程はハードウェア量を増加させること
なしに構成可能である。
【００５９】〔第３の実施例〕次に、本発明の画面表示
回路の第３の実施例について、その構成例を示す図３の
ブロック図を参照して説明する。なお、本第３の実施例
では、上述の第１及び第２の実施例で目的とした画像表
示装置に固有の文字表示機能と放送局から送信される文
字コードを表示する機能との２系統の文字表示を行なう
のでなく、ROMにフォントデータが用意されていない文
字を表示するさせる機能の実現を目的としている。この
ため、図３のブロック図に示されている第３の実施例と
前述の第１の実施例との相違は、第１の実施例で参照符
号４にて示されているRAM ４の構成が若干異なること
と、第１の実施例で備えられていた第１及び第３のバッ
ファ15, 16が本第３の実施例では備えられていないこと
である。
【００６０】本第３の実施例では、文字指定のためにRA
M ４に格納されるデータは図８の模式図に示されている
ようにビットフィールドが設定されている。即ち、20ビ
ットのデータの内のビット20〜18には色コード１が、ビ
ット17〜11には文字コード１が、ビット10〜８には色コ
ード２が、ビット７〜１には文字コード２がそれぞれ割
り当てられている。
【００６１】色コード１は第１のフォントの着色情報で
あり、文字コード１は第１のフォントのROM ５における
格納アドレスの一部であり、色コード２は第２のフォン
トの着色情報であり、文字コード２は第２のフォントの
ROM ５における格納アドレスの一部である。
【００６２】RAM ４からはレジスタ３から与えられてい
る文字の表示位置に対応するタイミングで図８に示され
ているような20ビットのデータの内のビット20〜11がス
イッチ17及び第１着色回路20に、より具体的にはビット
20〜18の色コード１のデータが第１着色回路20に、ビッ
ト17〜11の文字コード１のデータがスイッチ17を経由し
てROM ５にそれぞれ与えられる。また、20ビットのデー
タの内のビット10〜１がスイッチ17及び第２着色回路21
に、より具体的にはビット10〜８の色コード２のデータ
が第２着色回路21に、ビット７〜１の文字コード２のデ
ータがスイッチ17を経由してROM ５にそれぞれ与えられ
る。
【００６３】これ以降の動作は第１の実施例と同様であ
る。このような第３の実施例では、たとえば図７の模式
図に示されているように、20ビットのデータのビット17
〜11でフォント１の文字コードとして”５”が指定さ
れ、ビット７〜１でフォント２の文字コードとして”
□”が指定されたとすると、表示画面には文字”５”
を”□”で囲んだパターンが表示される。従って、ROM
５にフォントデータが用意されていないようなパターン
であっても、CPU １からRAM ４に図８に示されているよ
うなデータを与えてROM ５に予め用意されているフォン
トデータを組み合わせることにより、種々のパターンを
表示することが可能になる。
【００６４】また、本第３の実施例の回路において１個
の RAMとして示されているRAM ４を図２に示されている
第２の実施例の回路において２個の RAM26, 27を利用し
て、図８に示されている20ビットのデータを10ビットず
つ格納するように構成すれば、回路を共用することも可
能である。
【００６５】〔第４の実施例〕次に、本発明の画面表示
回路の第４の実施例について説明する。この第４の実施
例では、図４に回路構成例が示されているように、第１
着色回路20または第２着色回路21からミキシング回路22
へ出力されている R, G, B信号の内の一方をミキシング
回路22からの出力端子9R, 9B, 9Gとは別の出力端子29R,
29B, 29G からも出力可能なように構成されている。
【００６６】このような第４の実施例では、 CRTディス
プレイ等のような表示装置を二組用意すれば、出力端子
9R, 9B, 9Gから出力される R, G, B信号と出力端子29R,
29B, 29G から出力される R, G, B信号とを別々に表示
することが可能になる。
【００６７】〔第５の実施例〕次に、本発明の画面表示
回路の第１乃至第３の実施例に使用されているミキシン
グ回路22の構成について、その一構成例を示す図９の回
路図を参照して説明する。なお、以下の図９に関する説
明では、第１着色回路20から出力される R, G,B信号を
それぞれＲ′，Ｇ′，Ｂ′信号とし、第２着色回路21か
ら出力される R, G, B信号をそれぞれＲ″，Ｇ″，Ｂ″
信号とする。
【００６８】図９において、参照符号221 は２ビットレ
ジスタを示しており、CPU １からデータバス２を介して
与えられる２ビットデータを保持する。この２ビット(P
2, P1)データは、両着色回路20, 21からそれぞれ出力さ
れる R, G, B信号をOR合成するか、あるいはいずれかを
優先して合成するかを指示する。
【００６９】参照符号222 はオーバラップ検出回路を示
しており、両着色回路20, 21の双方から R, G, B信号が
出力されている場合にそれをオーバラップ状態として検
出して有意な (”１”) オーバラップ信号OLを発生す
る。具体的には、このオーバラップ検出回路222 は第１
着色回路20から出力される R, G, B信号を入力する３入
力のORゲート2221と、第２着色回路21から出力される
R, G, B信号を入力する３入力ORゲート2222と、両ORゲ
ート2221, 2222の出力信号を入力する２入力の ANDゲー
ト2223とで構成されている。
【００７０】第１着色回路20から出力される R, G, B信
号の内のいずれか一つでもが有意 (”１”) であれば、
換言すれば第１着色回路20からドットデータの出力が行
なわれていれば、ORゲート2221の出力信号は”１”にな
る。また同様に、第２着色回路21から出力される R, G,
B信号の内のいずれか一つでもが有意 (”１”) であれ
ば、換言すれば第２着色回路21からドットデータの出力
が行なわれていれば、ORゲート2222の出力信号は”１”
になる。従って、両ORゲート2221, 2222の出力信号が入
力される ANDゲート2223の出力は、両着色回路20, 21の
双方から R, G,B信号が出力されている場合に”１”に
なる。従って、 ANDゲート2223はこの状態をオーバラッ
プ状態として検出して有意 (”１”) なオーバラップ信
号OLを発生する。
【００７１】参照符号22R, 22G, 22B はそれぞれＲ信号
用のミキシング回路（以下、R-ミキシング回路とい
う）、Ｇ信号用のミキシング回路（以下、G-ミキシング
回路という）、Ｂ信号用のミキシング回路（以下、B-ミ
キシング回路という）を示しており、いずれも回路構成
としては同一であるので、ここではR-ミキシング回路22
Rの構成についてのみ説明する。
【００７２】R-ミキシング回路22R には２入力のNANDゲ
ート22R1, 22R2, ２入力の ANDゲート22R3, 22R4及び２
入力のORゲート22R5が備えられており、第１着色回路20
から出力されるＲ′信号, 第２着色回路21から出力され
るＲ″信号, 前述の２ビットレジスタ221 の両ビットP
2, P1及びオーバラップ検出回路222 の出力信号である
オーバラップ信号OLが入力されている。
【００７３】具体的には、２入力のNANDゲート22R1には
２ビットレジスタ221 のビットP1及びオーバラップ信号
OLが、２入力のNANDゲート22R2にはオーバラップ信号OL
及び２ビットレジスタ221 のビットP2がそれぞれ入力さ
れている。２入力の ANDゲート22R3にはNANDゲート22R1
の出力信号及び第１着色回路20の出力信号であるＲ′信
号が、２入力の ANDゲート22R4にはNANDゲート22R2の出
力信号及び第２着色回路21の出力信号であるＲ″信号が
それぞれ入力されている。そして、両 ANDゲート22R3,
22R4の出力信号が２入力のORゲート22R5に入力されてい
る。
【００７４】図10はCPU １から２ビットレジスタ221 に
設定されるデータ(P2, P1)の値とミキシング回路22の出
力信号の状態とを示す一覧表である。２ビットデータ(P
1, P2)が”00”である場合には両着色回路20, 21からの
R, G, B信号はOR合成され、”10”である場合には第１
着色回路20からのＲ′, Ｇ′, Ｂ′信号が優先され、”
01”である場合には第２着色回路21からのＲ″, Ｇ″,
Ｂ″信号が優先される。
【００７５】以下、本発明の画面表示回路のミキシング
回路22の動作について具体的に説明する。
【００７６】第１着色回路20または第２着色回路21の内
のいずれか一方のみから R, G, B信号が出力されている
場合にはオーバラップ信号OLが無意 (”０”) になる、
即ちオーバラップ状態ではないことが検出される。この
場合には、２ビットレジスタ221 に設定されているデー
タとは無関係に、NANDゲート22R1, 22R2の出力信号が共
に”１”になる。従って、第１着色回路20からＲ′,
Ｇ′, Ｂ′信号が出力されているのであれば、R-ミキシ
ング回路22R ではＲ′がそのまま ANDゲート22R3を経由
してORゲート22R5から出力され、出力端子9Rの出力信号
となる。同様に、B-ミキシング回路22B ではＢ′がその
まま出力されて出力端子9Bの出力信号となり、G-ミキシ
ング回路22G ではＧ′がそのまま出力されて出力端子9G
の出力信号となる。また、第２着色回路21からＲ″,
Ｇ″, Ｂ″信号が出力されているのであれば、R-ミキシ
ング回路22R ではＲ″がそのまま ANDゲート22R4を経由
してORゲート22R5から出力され、出力端子9Rの出力信号
となる。同様に、B-ミキシング回路22B ではＢ″がその
まま出力されて出力端子9Bの出力信号となり、G-ミキシ
ング回路22G ではＧ″がそのまま出力されて出力端子9G
の出力信号となる。
【００７７】これに対して、第１着色回路20及び第２着
色回路21の双方から R, G, B信号が出力されている場合
にはオーバラップ信号OLが有意 (”１”) になる、即ち
オーバラップ状態であることが検出される。この場合に
は、２ビットレジスタ221 に設定されているデータに従
って両 R, G, B信号が合成される。
【００７８】まず、２ビットレジスタ221 に２ビットデ
ータ(P2, P1)として”00”が設定されている場合には、
図10に示されているように、両 R, G, B信号はOR合成さ
れる。具体的には以下のようになる。２ビットデータ(P
2, P1)として”00”が設定され、且つオーバラップ信号
OLが”１”であるため、両NANDゲート22R1, 22R2の出力
信号は共に”１”になる。このため、 ANDゲート22R3は
他方の入力信号である第１着色回路20からのＲ′信号を
そのまま出力する状態に、 ANDゲート22R4は他方の入力
信号である第２着色回路21からのＲ″信号をそのまま出
力する状態になる。
【００７９】両 ANDゲート22R3, 22R4の出力信号はORゲ
ート22R5に入力されているので、ORゲート22R5の出力信
号はＲ′信号とＲ″信号とのOR合成になる。このような
動作はB-ミキシング回路22B 及びG-ミキシング回路22G
においても同様である。従って、ミキシング回路22は第
１着色回路20からのＲ′, Ｇ′, Ｂ′信号と第２着色回
路21からのＲ″, Ｇ″, Ｂ″信号とをOR合成した R, G,
B信号を出力する。
【００８０】２ビットレジスタ221 に２ビットデータ(P
2, P1)として”10”が設定されている場合には、図10に
示されているように、第１着色回路20から出力される
Ｒ′,Ｇ′, Ｂ′信号が優先される。具体的には以下の
ようになる。２ビットデータ(P2, P1)として”10”が設
定され、且つオーバラップ信号OLが”１”であるため、
NANDゲート22R1の出力信号は”１”に、NANDゲート22R2
の出力信号は”０”にそれぞれなる。このため、 ANDゲ
ート22R3は他方の入力信号である第１着色回路20からの
Ｒ′信号をそのまま出力する状態になるが、 ANDゲート
22R4は他方の入力信号である第２着色回路21からのＲ″
信号には拘わらず”０”を出力する状態になる。
【００８１】両 ANDゲート22R3, 22R4の出力信号はORゲ
ート22R5に入力されているので、ORゲート22R5の出力信
号はＲ′信号のみをそのまま出力する状態、即ち第１着
色回路20からのＲ′信号を優先する状態になる。このよ
うな動作はB-ミキシング回路22B 及びG-ミキシング回路
22G においても同様である。従って、ミキシング回路22
は第１着色回路20からのＲ′, Ｇ′, Ｂ′信号を優先し
て出力する状態になる。
【００８２】２ビットレジスタ221 に２ビットデータ(P
2, P1)として”01”が設定されている場合には、図10に
示されているように、第２着色回路21から出力される
Ｒ″,Ｇ″, Ｂ″信号が優先される。具体的には以下の
ようになる。２ビットデータ(P2, P1)として”01”が設
定され、且つオーバラップ信号OLが”１”であるため、
NANDゲート22R1の出力信号は”０”に、NANDゲート22R2
の出力信号は”１”にそれぞれなる。このため、 ANDゲ
ート22R3は他方の入力信号である第１着色回路20からの
Ｒ′信号には拘わらず”０”を出力する状態になり、 A
NDゲート22R4は他方の入力信号である第２着色回路21か
らのＲ″信号をそのまま出力する状態になる。
【００８３】両 ANDゲート22R3, 22R4の出力信号はORゲ
ート22R5に入力されているので、ORゲート22R5の出力信
号はＲ″信号のみをそのまま出力する状態、即ち第２着
色回路21からのＲ″信号を優先する状態になる。このよ
うな動作はB-ミキシング回路22B 及びG-ミキシング回路
22G においても同様である。従って、ミキシング回路22
は第２着色回路21からのＲ″, Ｇ″, Ｂ″信号を優先し
て出力する状態になる。
【００８４】このような本発明の画面表示回路のミキシ
ング回路22により両着色回路20, 21から出力される R,
G, B信号をOR合成した場合には前述の従来例と同様に、
図５(a) の模式図に示されているような表示が行なわれ
る。しかし、一方、たとえばチャネル番号”CH5 ”のフ
ォントを優先して表示する場合には、図５(b) の模式図
に示されているように、両者がオーバラップする部分
は”CH5 ”のフォントのデータのみが表示される。
【００８５】
【発明の効果】以上に詳述したように本発明に係る画面
表示回路によれば、従来はその画像表示装置に固有の文
字表示機能のための画面表示回路と、放送局から送信さ
れる文字コード信号で指定される文字，記号等を表示す
るための画面表示回路との二組必要であったのを一組の
回路で構成したので、特にフォントデータが格納されて
いるROM が一つで済むような構成を採ることにより、ハ
ードウェアの削減、ひいては製造コストの低減が可能に
なる。
【００８６】また本発明に係る画面表示回路によれば、
２画面を合成することにより、フォントデータが予め用
意されていない文字を表示し得るように構成したので、
フォントデータを格納するROM の容量を削減し、あるい
は逆に同一容量のROM で表示可能な文字を増加すること
が可能になる。このような構成はたとえば、日本語の濁
点，半濁点等を表示する場合に利用可能である。
【００８７】更に本発明に係る画面表示回路によれば、
表示装置が複数備えられている場合に、主たる表示装置
以外の表示装置にも文字表示を行なうことが可能にな
る。
【００８８】また更に本発明の画面表示回路によれば、
複数の画面に表示された文字をOR合成するか、あるいは
いずれかを優先して合成することが可能になる。
【図面の簡単な説明】
【図１】 本発明に係る画面表示回路の第１の実施例の
構成例を示すブロック図である。
【図２】 本発明に係る画面表示回路の第２の実施例の
構成例を示すブロック図である。
【図３】 本発明に係る画面表示回路の第３の実施例の
構成例を示すブロック図である。
【図４】 本発明に係る画面表示回路の第４の実施例の
構成例を示す回路図である。
【図５】 本発明の画面表示回路の第１，び第２の実施
例及び従来の画面表示回路による表示状態の一例を示す
模式図である。
【図６】 本発明の画面表示回路により表示が行なわれ
る２層の表示画面（レイヤ）を示す模式図である。
【図７】本発明の画面表示回路の第３の実施例による表
示状態の一例を示す模式図である。
【図８】 本発明の画面表示回路の第３の実施例で文字
指定のためにRAM に格納されるデータのビットフィール
ドの設定を示す模式図である。
【図９】 本発明の画面表示回路の第１乃至第３の実施
例に使用されているミキシング回路の一構成例を示す回
路図である。
【図１０】 本発明の画面表示回路の第１乃至第３の実
施例に使用されているミキシング回路の出力信号と２ビ
ットレジスタに設定されるデータの値との関係を示す一
覧表である。
【図１１】 従来の画面表示回路の構成例を示すブロッ
ク図である。
【符号の説明】
４ RAM 、５ ROM 、15 第１バッファ、16 第２バッ
ファ、17 スイッチ、22 ミキシング回路、23 第１レ
ジスタ、24 第２レジスタ、26 第１RAM 、27第２RAM
、221 ２ビットレジスタ、22R R-ミキシング回路、22G
G-ミキシング回路、 22B B-ミキシング回路、222 オ
ーバラップ検出回路。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 それぞれドットパターンが表示された第
    １の画面と第２の画面とを合成して表示装置に表示する
    画面表示回路において、 表示されるべきパターンが前記第１の画面または前記第
    ２の画面のいずれに表示されるかを指定するデータ及び
    その画面上での位置を指定するデータを記憶する表示位
    置記憶手段と、 表示されるべきパターンを指定するデータを記憶する表
    示パターン記憶手段と、 前記表示パターン記憶手段に記憶されているデータの内
    の前記第１の画面に表示されるべきパターンを指定する
    データを一時記憶して出力する第１の一時記憶手段と、 前記表示パターン記憶手段に記憶されているデータの内
    の前記第２の画面に表示されるべきパターンを指定する
    データを一時記憶して出力する第２の一時記憶手段と、 複数のパターンのドットデータを記憶しており、パター
    ンを指定するデータが与えられた場合に対応するドット
    データを出力するドットデータ記憶手段と、 前記ドットデータ記憶手段を前記第１の一時記憶手段と
    前記第２の一時記憶手段とに交互に接続するスイッチン
    グ手段と、 前記ドットデータ記憶手段から出力された前記第１の画
    面に表示されるべきパターンのドットデータと前記第２
    の画面に表示されるべきパターンのドットデータとを合
    成する合成手段とを備え、 前記表示パターン記憶手段は、前記表示位置記憶手段に
    記憶されている表示位置の表示を行なうタイミングにお
    いて、前記第１の画面に表示されるべきパターンを指定
    するデータを出力して前記第１の一時記憶手段に記憶さ
    せ、前記第２の画面に表示されるべきパターンを指定す
    るデータを出力して前記第２の一時記憶手段に記憶さ
    せ、 前記スイッチング手段は、前記第１の一時記憶手段に記
    憶されているデータと前記第２の一時記憶手段に記憶さ
    れているデータとを前記ドットデータ記憶手段に交互に
    与え、 前記ドットデータ記憶手段は、前記第１の一時記憶手段
    から与えられたデータに対応するパターンのドットデー
    タと前記第２の一時記憶手段から与えられたデータに対
    応するパターンのドットデータを交互に出力し、 前記合成手段は、前記ドットデータ記憶手段から交互に
    出力されるドットデータを合成すべくなしてあることを
    特徴とする画面表示回路。
  2. 【請求項２】 それぞれドットパターンが表示された第
    １の画面と第２の画面とを合成して表示装置に表示する
    画面表示回路において、 前記第１の画面に表示されるべきパターンの画面上での
    位置を指定するデータを記憶する第１の表示位置記憶手
    段と、 前記第２の画面に表示されるべきパターンの画面上での
    位置を指定するデータを記憶する第２の表示位置記憶手
    段と、 前記第１の画面に表示されるべきパターンを指定するデ
    ータを記憶する第１の表示パターン記憶手段と、 前記第２の画面に表示されるべきパターンを指定するデ
    ータを記憶する第２の表示パターン記憶手段と、 複数のパターンのドットデータを記憶しており、パター
    ンを指定するデータが与えられた場合に対応するドット
    データを出力するドットデータ記憶手段と、 前記ドットデータ記憶手段を前記第１の表示パターン記
    憶手段と前記第２の表示パターン記憶手段とに交互に接
    続するスイッチング手段と、 前記ドットデータ記憶手段から出力された前記第１の画
    面に表示されるべきパターンのドットデータと前記第２
    の画面に表示されるべきパターンのドットデータとを合
    成する合成手段とを備え、 前記第１の表示パターン記憶手段は、前記表示位置記憶
    手段に記憶されている表示位置の表示を行なうタイミン
    グにおいて、前記第１の画面に表示されるべきパターン
    を指定するデータを出力し、 前記第２の表示パターン記憶手段は、前記表示位置記憶
    手段に記憶されている表示位置の表示を行なうタイミン
    グにおいて、前記第２の画面に表示されるべきパターン
    を指定するデータを出力し、 前記スイッチング手段は、前記第１の表示パターン記憶
    手段から出力されているデータと前記第２の表示パター
    ン記憶手段から出力されているデータとを前記ドットデ
    ータ記憶手段に交互に与え、 前記ドットデータ記憶手段は、前記第１の表示パターン
    記憶手段から与えられたデータに対応するパターンのド
    ットデータと前記第２の表示パターン記憶手段から与え
    られたデータに対応するパターンのドットデータとを交
    互に出力し、 前記合成手段は、前記ドットデータ記憶手段から交互に
    出力されるドットデータを合成すべくなしてあることを
    特徴とする画面表示回路。
  3. 【請求項３】 それぞれドットパターンが表示された第
    １の画面と第２の画面とを合成して表示装置に表示する
    画面表示回路において、 表示されるべきパターンの前記第１の画面及び前記第２
    の画面上での共通の表示位置を指定するデータを記憶す
    る表示位置記憶手段と、 前記第１の画面に表示されるべき第１のパターンと前記
    第２の画面に表示されるべき第２のパターンとを１デー
    タで同時に指定するデータを記憶する表示パターン記憶
    手段と、 複数のパターンのドットデータを記憶しており、パター
    ンを指定するデータが与えられた場合に対応するドット
    データを出力するドットデータ記憶手段と、 前記表示パターン記憶手段に記憶されている各データの
    第１のパターンを指定する部分と第２のパターンを指定
    する部分とを前記ドットデータ記憶手段に交互に与える
    スイッチング手段と、 前記ドットデータ記憶手段から出力された前記第１の画
    面に表示されるべきパターンのドットデータと前記第２
    の画面に表示されるべきパターンのドットデータとを合
    成する合成手段とを備え、 前記表示パターン記憶手段は、前記表示位置記憶手段に
    記憶されている表示位置の表示を行なうタイミングにお
    いて、表示されるべきパターンを指定するデータを出力
    し、 前記スイッチング手段は、前記表示パターン記憶手段か
    ら出力されているデータの内の第１のパターンを指定す
    る部分と第２のパターンを指定する部分とを前記ドット
    データ記憶手段に交互に与え、 前記ドットデータ記憶手段は、前記表示パターン記憶手
    段から交互に与えられたデータにそれぞれ対応するパタ
    ーンのドットデータを交互に出力し、 前記合成手段は、前記ドットデータ記憶手段から交互に
    出力されるドットデータを合成すべくなしてあることを
    特徴とする画面表示回路。
  4. 【請求項４】 合成手段は、ドットデータ記憶手段から
    交互に出力されるデータの論理和を求める論理和手段
    と、いずれか一方を選択出力する選択出力手段と、前記
    論理和手段または選択出力手段のいずれか一方を機能さ
    せる制御手段とを備えたことを特徴とする請求項１，２
    及び３に記載の画面表示回路。
  5. 【請求項５】 ドットデータ記憶手段から交互に出力さ
    れて合成手段に入力されるデータの内の少なくとも一方
    を、前記合成手段をバイパスして出力する手段を備えた
    ことを特徴とする請求項１，２及び３に記載の画面表示
    回路。
  6. 【請求項６】 それぞれドットパターンが表示された第
    １乃至第ｎ（ｎは２以上の自然数）の画面を合成して表
    示装置に表示する画面表示回路において、 表示されるべきパターンが前記第１乃至第ｎの画面のい
    ずれに表示されるかを指定するデータ及びその画面上で
    の位置を指定するデータを記憶する表示位置記憶手段
    と、 表示されるべきパターンを指定するデータを記憶する表
    示パターン記憶手段と、 前記表示パターン記憶手段に記憶されているデータの内
    の前記第１乃至第ｎの画面にそれぞれ表示されるべきパ
    ターンを指定するデータをそれぞれ一時記憶して出力す
    る第１乃至第ｎの一時記憶手段と、 複数のパターンのドットデータを記憶しており、パター
    ンを指定するデータが与えられた場合に対応するドット
    データを出力するドットデータ記憶手段と、 前記ドットデータ記憶手段を前記第１乃至第ｎの一時記
    憶手段に順次的に接続するスイッチング手段と、 前記ドットデータ記憶手段から出力された前記第１乃至
    第ｎの画面にそれぞれ表示されるべきパターンのドット
    データを合成する合成手段とを備え、 前記表示パターン記憶手段は、前記表示位置記憶手段に
    記憶されている表示位置の表示を行なうタイミングにお
    いて、前記第１乃至第ｎの画面にそれぞれ表示されるべ
    きパターンを指定するデータを出力して前記第１乃至第
    ｎの一時記憶手段にそれぞれ記憶させ、 前記スイッチング手段は、前記第１乃至第ｎの一時記憶
    手段に記憶されているデータを前記ドットデータ記憶手
    段に順次的に与え、 前記ドットデータ記憶手段は、前記第１乃至第ｎの一時
    記憶手段から順次的に与えられたデータに対応するパタ
    ーンのドットデータを順次的に出力し、 前記合成手段は、前記ドットデータ記憶手段から順次的
    に出力されるドットデータを合成すべくなしてあること
    を特徴とする画面表示回路。
  7. 【請求項７】 それぞれドットパターンが表示された第
    １乃至第ｎ（ｎは２以上の自然数）の画面を合成して表
    示装置に表示する画面表示回路において、 前記第１乃至第ｎの画面にそれぞれ表示されるべきパタ
    ーンの画面上での位置を指定するデータをそれぞれ記憶
    する第１乃至第ｎの表示位置記憶手段と、 前記第１乃至第ｎの画面にそれぞれ表示されるべきパタ
    ーンを指定するデータをそれぞれ記憶する第１乃至第ｎ
    の表示パターン記憶手段と、 複数のパターンのドットデータを記憶しており、パター
    ンを指定するデータが与えられた場合に対応するドット
    データを出力するドットデータ記憶手段と、 前記ドットデータ記憶手段を前記第１乃至第ｎの表示パ
    ターン記憶手段に順次的に接続するスイッチング手段
    と、 前記ドットデータ記憶手段から出力された前記第１乃至
    第ｎにそれぞれ表示されるべきパターンのドットデータ
    とを合成する合成手段とを備え、 前記第１乃至第ｎの表示パターン記憶手段は、前記表示
    位置記憶手段に記憶されている表示位置の表示を行なう
    タイミングにおいて、前記第１乃至第ｎの画面にそれぞ
    れ表示されるべきパターンを指定するデータをそれぞれ
    出力し、 前記スイッチング手段は、前記第１乃至第ｎの表示パタ
    ーン記憶手段からそれぞれ出力されているデータを前記
    ドットデータ記憶手段に順次的に与え、 前記ドットデータ記憶手段は、前記第１乃至第ｎの表示
    パターン記憶手段からそれぞれ与えられたデータに対応
    するパターンのドットデータを順次的に出力し、 前記合成手段は、前記ドットデータ記憶手段から順次的
    に出力されるドットデータを合成すべくなしてあること
    を特徴とする画面表示回路。
  8. 【請求項８】 それぞれドットパターンが表示された第
    １乃至第ｎ（ｎは２以上の自然数）の画面を合成して表
    示装置に表示する画面表示回路において、 表示されるべきパターンの前記第１乃至第ｎの画面上で
    の共通の表示位置を指定するデータを記憶する表示位置
    記憶手段と、 前記第１乃至第ｎの画面にそれぞれ表示されるべきパタ
    ーンを１データで同時に指定するデータを記憶する表示
    パターン記憶手段と、 複数のパターンのドットデータを記憶しており、パター
    ンを指定するデータが与えられた場合に対応するドット
    データを出力するドットデータ記憶手段と、 前記表示パターン記憶手段に記憶されている各データの
    第１乃至第ｎのパターンをそれぞれ指定する部分を前記
    ドットデータ記憶手段に順次的に与えるスイッチング手
    段と、 前記ドットデータ記憶手段から出力された前記第１乃至
    第ｎの画面にそれぞれ表示されるべきパターンのドット
    データを合成する合成手段とを備え、 前記表示パターン記憶手段は、前記表示位置記憶手段に
    記憶されている表示位置の表示を行なうタイミングにお
    いて、表示されるべきパターンを指定するデータを出力
    し、 前記スイッチング手段は、前記表示パターン記憶手段か
    ら出力されているデータの内の第１乃至第ｎのパターン
    をそれぞれ指定する部分を前記ドットデータ記憶手段に
    順次的に与え、 前記ドットデータ記憶手段は、前記表示パターン記憶手
    段から順次的に与えられたデータにそれぞれ対応するパ
    ターンのドットデータを順次的に出力し、 前記合成手段は、前記ドットデータ記憶手段から順次的
    に出力されるドットデータを合成すべくなしてあること
    を特徴とする画面表示回路。
  9. 【請求項９】 合成手段は、ドットデータ記憶手段から
    順次的に出力されるデータの論理和を求める論理和手段
    と、いずれか一つのみを選択出力する選択出力手段と、
    前記論理和手段または選択出力手段のいずれか一方を機
    能させる制御手段とを備えたことを特徴とする請求項
    ６，７及び８に記載の画面表示回路。
  10. 【請求項１０】 ドットデータ記憶手段から順次的に出
    力されて合成手段に入力されるデータの内の少なくとも
    一つを、前記合成手段をバイパスして出力する手段を備
    えたことを特徴とする請求項６，７及び８に記載の画面
    表示回路。
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