JPH08160460A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH08160460A JPH08160460A JP30655194A JP30655194A JPH08160460A JP H08160460 A JPH08160460 A JP H08160460A JP 30655194 A JP30655194 A JP 30655194A JP 30655194 A JP30655194 A JP 30655194A JP H08160460 A JPH08160460 A JP H08160460A
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Abstract
(57)【要約】
【目的】 ドレインラインをＢＭに代替させることによ
り開口率を向上した液晶表示装置において、ソース・ド
レイン間の寄生容量を低減して、クロストークを防ぎ、
表示品位を高める。 【構成】 ドレインライン（１５）を、膜厚の厚いメイ
ンライン（１５Ｍ）部と膜厚の薄いサブライン（１５
Ｓ）部で段差をつけるとともに、層間絶縁層（１６）を
平坦化した構成である。画素電極（１７）は層間絶縁層
（１６）を挟んでサブライン（１５Ｓ）部に重畳され周
縁が遮光されている。ドレインライン（１５）の段差に
よる層間絶縁層（１６）の膜厚のために、寄生容量が低
減される。
り開口率を向上した液晶表示装置において、ソース・ド
レイン間の寄生容量を低減して、クロストークを防ぎ、
表示品位を高める。 【構成】 ドレインライン（１５）を、膜厚の厚いメイ
ンライン（１５Ｍ）部と膜厚の薄いサブライン（１５
Ｓ）部で段差をつけるとともに、層間絶縁層（１６）を
平坦化した構成である。画素電極（１７）は層間絶縁層
（１６）を挟んでサブライン（１５Ｓ）部に重畳され周
縁が遮光されている。ドレインライン（１５）の段差に
よる層間絶縁層（１６）の膜厚のために、寄生容量が低
減される。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関するもので、特に、
多結晶シリコン（ｐ−Ｓｉ）の薄膜電界効果トランジス
タ（ＴＦＴ：Thin Film Transistor）を用いたアクティ
ブマトリクス型の液晶表示装置に関するものである。
Ｄ：Liquid Crystal Display）に関するもので、特に、
多結晶シリコン（ｐ−Ｓｉ）の薄膜電界効果トランジス
タ（ＴＦＴ：Thin Film Transistor）を用いたアクティ
ブマトリクス型の液晶表示装置に関するものである。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子としてＴＦＴを用
い、線順次走査による駆動を可能としたアクティブマト
リクスＬＣＤは、原理的にデューティ比１００％のスタ
ティック駆動をマルチプレクス的に行うことができ、大
画面、高コントラスト比の動画ディスプレイに使用され
ている。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子としてＴＦＴを用
い、線順次走査による駆動を可能としたアクティブマト
リクスＬＣＤは、原理的にデューティ比１００％のスタ
ティック駆動をマルチプレクス的に行うことができ、大
画面、高コントラスト比の動画ディスプレイに使用され
ている。
【０００３】アクティブマトリクスＬＣＤは、マトリク
ス配置された画素電極にＴＦＴを接続した基板（ＴＦＦ
基板）と、共通電極を有する基板（対向基板）が、液晶
を挟んで貼り合わされ、各表示画素をなす画素容量ごと
に電圧が印加される構成となっている。ＴＦＴは、一走
査線ごとに一斉にＯＮされ、画素電極へのデータ信号入
力を選択するとともに、ＯＦＦ抵抗により、画素容量へ
印加された電圧を次フィールドでの書き換えまでの期間
保持する働きを有している。液晶は、電気光学的に異方
性を有しており、各画素容量により形成された電界に従
って透過光を変調し、表示画像を作り出す。
ス配置された画素電極にＴＦＴを接続した基板（ＴＦＦ
基板）と、共通電極を有する基板（対向基板）が、液晶
を挟んで貼り合わされ、各表示画素をなす画素容量ごと
に電圧が印加される構成となっている。ＴＦＴは、一走
査線ごとに一斉にＯＮされ、画素電極へのデータ信号入
力を選択するとともに、ＯＦＦ抵抗により、画素容量へ
印加された電圧を次フィールドでの書き換えまでの期間
保持する働きを有している。液晶は、電気光学的に異方
性を有しており、各画素容量により形成された電界に従
って透過光を変調し、表示画像を作り出す。
【０００４】近年、ＴＦＴとして、チャンネル層にｐ−
Ｓｉを用いたものがあり、高移動度が達成され、ＴＦＴ
サイズの小型化、駆動回路部の一体搭載などが実現され
ている。ＴＦＴの小型化は、表示領域の拡大につなが
り、高開口率が得られるので、特に、プロジェクターの
ライトバルブに用いられている。更に明るさを高める目
的で、ブラックマトリクス（ＢＭ）となる遮光層をＴＦ
Ｔのアレイ基板側に内蔵形成したものがある。即ち、Ｂ
Ｍを対向基板側に形成した場合の貼り合わせ時の位置ず
れを考慮したマージンによる表示領域の損失分を取り戻
すことにより、開口率を向上したものである。
Ｓｉを用いたものがあり、高移動度が達成され、ＴＦＴ
サイズの小型化、駆動回路部の一体搭載などが実現され
ている。ＴＦＴの小型化は、表示領域の拡大につなが
り、高開口率が得られるので、特に、プロジェクターの
ライトバルブに用いられている。更に明るさを高める目
的で、ブラックマトリクス（ＢＭ）となる遮光層をＴＦ
Ｔのアレイ基板側に内蔵形成したものがある。即ち、Ｂ
Ｍを対向基板側に形成した場合の貼り合わせ時の位置ず
れを考慮したマージンによる表示領域の損失分を取り戻
すことにより、開口率を向上したものである。
【０００５】このような構成に関して、特に、走査線や
信号線との重畳部を工夫してＢＭとして機能させること
により、対向基板側のＢＭを不要あるいは縮小して、開
口率を向上したものがある。図７はその従来構造の平面
図であり、図８は、図７のＤ−Ｄ線に沿った断面図であ
る。耐熱性の石英ガラスなどからなる基板（５０）上
に、ｐ−Ｓｉの活性層（５１）が形成され、ノンドープ
のチャンネル層（５１ｎ）、Ｎ型に高濃度にドーピング
されたソース及びドレイン領域（５１ｓ，５１ｄ）が含
まれている。また電荷保持用の第１の補助容量電極（５
１Ｃ）がソース領域（５１ｓ）と一体に形成されてい
る。これらを覆う全面にはＣＶＤあるいは熱酸化により
形成されたゲート絶縁層（５２）が被覆され、ゲート絶
縁層（５２）上にはドープドｐ−Ｓｉからなるゲートラ
イン（５３）及び第２の補助容電極（５３Ｃ）が形成さ
れ、ゲートライン（５３）の一部はチャンネル層（５１
ｎ）上に配されゲート電極（５３Ｇ）となっている。こ
れらを覆う全面にはＣＶＤにより第１の層間絶縁層（５
４）が被覆され、第１の層間絶縁層（５４）上にはＡｌ
のドレインライン（５５）が形成され、ゲート絶縁層
（５２）及び第１の層間絶縁層（５４）に開通されたコ
ンタクトホール（ＣＴ３）を介して、ドレイン領域（５
１ｄ）に接続されている。ドレインライン（５５）上に
はＣＶＤにより第２の層間絶縁層（５６）が被覆され、
第２の層間絶縁層（５６）上には液晶を駆動する画素電
極（５７）がＩＴＯにより形成され、ゲート絶縁層（５
２）、第１の層間絶縁層（５４）及び第２の層間絶縁層
（５６）に形成されたコンタクトホール（ＣＴ４）を介
して、ソース領域（５１ｓ）に接続されている。画素電
極（５７）は、ゲートライン（５３）とドレインライン
（５５）に囲まれた領域に配置され、ドレインライン
（５５）と重畳部を有して、ＢＭを兼用している。この
構成により、ドレインライン（５５）側において、貼り
合わせずれを考慮した対向基板側のＢＭのマージンが不
要になり、開口率が向上する。
信号線との重畳部を工夫してＢＭとして機能させること
により、対向基板側のＢＭを不要あるいは縮小して、開
口率を向上したものがある。図７はその従来構造の平面
図であり、図８は、図７のＤ−Ｄ線に沿った断面図であ
る。耐熱性の石英ガラスなどからなる基板（５０）上
に、ｐ−Ｓｉの活性層（５１）が形成され、ノンドープ
のチャンネル層（５１ｎ）、Ｎ型に高濃度にドーピング
されたソース及びドレイン領域（５１ｓ，５１ｄ）が含
まれている。また電荷保持用の第１の補助容量電極（５
１Ｃ）がソース領域（５１ｓ）と一体に形成されてい
る。これらを覆う全面にはＣＶＤあるいは熱酸化により
形成されたゲート絶縁層（５２）が被覆され、ゲート絶
縁層（５２）上にはドープドｐ−Ｓｉからなるゲートラ
イン（５３）及び第２の補助容電極（５３Ｃ）が形成さ
れ、ゲートライン（５３）の一部はチャンネル層（５１
ｎ）上に配されゲート電極（５３Ｇ）となっている。こ
れらを覆う全面にはＣＶＤにより第１の層間絶縁層（５
４）が被覆され、第１の層間絶縁層（５４）上にはＡｌ
のドレインライン（５５）が形成され、ゲート絶縁層
（５２）及び第１の層間絶縁層（５４）に開通されたコ
ンタクトホール（ＣＴ３）を介して、ドレイン領域（５
１ｄ）に接続されている。ドレインライン（５５）上に
はＣＶＤにより第２の層間絶縁層（５６）が被覆され、
第２の層間絶縁層（５６）上には液晶を駆動する画素電
極（５７）がＩＴＯにより形成され、ゲート絶縁層（５
２）、第１の層間絶縁層（５４）及び第２の層間絶縁層
（５６）に形成されたコンタクトホール（ＣＴ４）を介
して、ソース領域（５１ｓ）に接続されている。画素電
極（５７）は、ゲートライン（５３）とドレインライン
（５５）に囲まれた領域に配置され、ドレインライン
（５５）と重畳部を有して、ＢＭを兼用している。この
構成により、ドレインライン（５５）側において、貼り
合わせずれを考慮した対向基板側のＢＭのマージンが不
要になり、開口率が向上する。
【０００６】図９と図１０は、画素電極（５７）とドレ
インライン（５５）との重畳部の断面構造であり、図７
のＥ−Ｅ線部に対応している。図９に示す如く、隣接す
る画素電極（５７）間は、ソース・ソースの間の横方向
電界によるクロストークを防ぐため、最低離間距離
（Ｌ）が必要であるとともに、画素電極（５７）の周縁
部では電界の乱れのために液晶の配向が不安定で、この
部分でも遮光が必要とされ、幅（Ｌ1）をもってドレイ
ンライン（５５）との重畳部が要されている。しかし、
このような重畳部は、即、ソース・ドレイン間の寄生容
量となり、ドレイン信号の歪みをもたらしクロストーク
やコントラスト比低下の原因となっていた。
インライン（５５）との重畳部の断面構造であり、図７
のＥ−Ｅ線部に対応している。図９に示す如く、隣接す
る画素電極（５７）間は、ソース・ソースの間の横方向
電界によるクロストークを防ぐため、最低離間距離
（Ｌ）が必要であるとともに、画素電極（５７）の周縁
部では電界の乱れのために液晶の配向が不安定で、この
部分でも遮光が必要とされ、幅（Ｌ1）をもってドレイ
ンライン（５５）との重畳部が要されている。しかし、
このような重畳部は、即、ソース・ドレイン間の寄生容
量となり、ドレイン信号の歪みをもたらしクロストーク
やコントラスト比低下の原因となっていた。
【０００７】一方、図１０の構造は、このような問題を
無くすものであり、画素電極（５７）の周縁下部に、幅
（Ｌ1）にわたって遮光層（５８）が形成されている。
これにより、画素電極（５７）とドレインライン（５
５）の重畳部幅（Ｌ2）を小さくして、寄生容量が減少
されている。
無くすものであり、画素電極（５７）の周縁下部に、幅
（Ｌ1）にわたって遮光層（５８）が形成されている。
これにより、画素電極（５７）とドレインライン（５
５）の重畳部幅（Ｌ2）を小さくして、寄生容量が減少
されている。
【０００８】
【発明が解決しようとする課題】図７、図８及び図９に
示した従来構造では、ドレインライン（５５）をもって
ＢＭのエッジに代替させ、対向基板側のサブＢＭを小さ
くすることにより、高開口率化が実現されている。ま
た、図１０に示すごとく、画素電極（５７）の周縁に遮
光層（５８）を付加配置することにより、ソース・ドレ
イン間の寄生容量を減少させた構造が可能となり、表示
品位の低下が防がれている。しかしながら、この構造で
は図９の場合と比べて、ドレインライン（５５）の幅が
狭くなっており、抵抗が増大している。即ち、ドレイン
配線パターンの設計が、線幅を最低離間距離（Ｌ）以下
にするという制限の下に行われており、配線抵抗による
信号遅延を招いていた。
示した従来構造では、ドレインライン（５５）をもって
ＢＭのエッジに代替させ、対向基板側のサブＢＭを小さ
くすることにより、高開口率化が実現されている。ま
た、図１０に示すごとく、画素電極（５７）の周縁に遮
光層（５８）を付加配置することにより、ソース・ドレ
イン間の寄生容量を減少させた構造が可能となり、表示
品位の低下が防がれている。しかしながら、この構造で
は図９の場合と比べて、ドレインライン（５５）の幅が
狭くなっており、抵抗が増大している。即ち、ドレイン
配線パターンの設計が、線幅を最低離間距離（Ｌ）以下
にするという制限の下に行われており、配線抵抗による
信号遅延を招いていた。
【０００９】また、ドレインライン（５５）を被覆する
第２の絶縁層（５６）は、画素電極（５７）の下地層と
なっており、ＣＶＤにより成膜されたＳｉＮXあるいは
ＳｉＯ2からなっている。このようなＣＶＤ膜はステッ
プカヴァレッジは良いが、下地形状がそのまま表面に現
れる。特に、ドレインライン（５５）は下地の段差に対
応して厚く５０００〜７０００Åの膜厚に形成されてい
るので、段差が大きく画素電極（５７）が隆起されてい
る。また、ドレインライン（５５）の幅を小さくしてい
るため、配線抵抗の上昇を抑えようとすると、膜厚を更
に増大しなければならない。このような段差があると、
画素電極（５７）の周縁部で電界が乱れ液晶の配向が不
安定になり、表示領域を拡げたことが返ってコントラス
ト比の低下をもたらしていた。また、このような段差
は、フォトエッチにおいて露光精度の低下を招き、これ
から、画素電極（５７）とドレインライン（５５）の重
畳部の拡大による寄生容量の増大、あるいは、重畳部の
減少更には消滅による光漏れにつながり、クロストーク
やコントラスト比の低下など、表示品位の低下の原因に
なっていた。
第２の絶縁層（５６）は、画素電極（５７）の下地層と
なっており、ＣＶＤにより成膜されたＳｉＮXあるいは
ＳｉＯ2からなっている。このようなＣＶＤ膜はステッ
プカヴァレッジは良いが、下地形状がそのまま表面に現
れる。特に、ドレインライン（５５）は下地の段差に対
応して厚く５０００〜７０００Åの膜厚に形成されてい
るので、段差が大きく画素電極（５７）が隆起されてい
る。また、ドレインライン（５５）の幅を小さくしてい
るため、配線抵抗の上昇を抑えようとすると、膜厚を更
に増大しなければならない。このような段差があると、
画素電極（５７）の周縁部で電界が乱れ液晶の配向が不
安定になり、表示領域を拡げたことが返ってコントラス
ト比の低下をもたらしていた。また、このような段差
は、フォトエッチにおいて露光精度の低下を招き、これ
から、画素電極（５７）とドレインライン（５５）の重
畳部の拡大による寄生容量の増大、あるいは、重畳部の
減少更には消滅による光漏れにつながり、クロストーク
やコントラスト比の低下など、表示品位の低下の原因に
なっていた。
【００１０】
【課題を解決するための手段】本発明では、この目的を
達成するために、第１に、一対の電極基板間に液晶が密
封され表示画素ごとに形成された液晶駆動用の画素容量
に信号電圧を印加することにより、前記液晶の配向を変
化して光を変調する液晶表示装置において、前記一対の
電極基板の一方は、基板上に、不純物を含有しないチャ
ンネル層及び該チャンネル層の両側端に不純物を含有し
たソース領域とドレイン領域を含んで島状に設けられた
多結晶半導体層と、該多結晶半導体層上に形成された第
１の絶縁層と、該第１の絶縁層が形成された前記基板上
に形成され前記チャンネル層の上方に配されたゲート電
極を含むゲートラインと、該ゲートライン上に形成され
た第２の絶縁層と、該第２の絶縁層が形成された前記基
板上に形成され前記ドレイン領域との接続部を有するド
レインラインと、該ドレインラインを覆って全面的に形
成され表面が平坦にされた第３の絶縁層と、該第３の絶
縁層上に形成され前記ソース領域との接続部を有し前記
画素容量の一方を成す画素電極からなる構成とした。
達成するために、第１に、一対の電極基板間に液晶が密
封され表示画素ごとに形成された液晶駆動用の画素容量
に信号電圧を印加することにより、前記液晶の配向を変
化して光を変調する液晶表示装置において、前記一対の
電極基板の一方は、基板上に、不純物を含有しないチャ
ンネル層及び該チャンネル層の両側端に不純物を含有し
たソース領域とドレイン領域を含んで島状に設けられた
多結晶半導体層と、該多結晶半導体層上に形成された第
１の絶縁層と、該第１の絶縁層が形成された前記基板上
に形成され前記チャンネル層の上方に配されたゲート電
極を含むゲートラインと、該ゲートライン上に形成され
た第２の絶縁層と、該第２の絶縁層が形成された前記基
板上に形成され前記ドレイン領域との接続部を有するド
レインラインと、該ドレインラインを覆って全面的に形
成され表面が平坦にされた第３の絶縁層と、該第３の絶
縁層上に形成され前記ソース領域との接続部を有し前記
画素容量の一方を成す画素電極からなる構成とした。
【００１１】第２に、第１の構成において、前記第３の
絶縁層は、液状材料の回転塗布及び焼成により形成され
たＳＯＧ膜、または、該ＳＯＧ膜を含む多層膜からなる
構成とした。第３に、第２の構成において、前記ＳＯＧ
膜は、液状材料の回転塗布及び焼成を複数回行うことに
より形成されている構成とした。
絶縁層は、液状材料の回転塗布及び焼成により形成され
たＳＯＧ膜、または、該ＳＯＧ膜を含む多層膜からなる
構成とした。第３に、第２の構成において、前記ＳＯＧ
膜は、液状材料の回転塗布及び焼成を複数回行うことに
より形成されている構成とした。
【００１２】第４に、第１の構成において、前記第３の
絶縁層は、研摩液による化学反応と機械的な摩擦研摩と
の合併作用を利用したＣＭＰ法により平坦化されている
構成とした。第５に、第１から第４のいずれかの構成に
おいて、前記ドレインラインは、前記画素電極の周辺位
置に配され、前記画素電極は前記第３の絶縁層を挟んで
部分的に前記ドレインラインに重畳され、かつ、前記画
素電極に重畳する部分では前記ドレインラインの厚さが
薄くされている構成とした。
絶縁層は、研摩液による化学反応と機械的な摩擦研摩と
の合併作用を利用したＣＭＰ法により平坦化されている
構成とした。第５に、第１から第４のいずれかの構成に
おいて、前記ドレインラインは、前記画素電極の周辺位
置に配され、前記画素電極は前記第３の絶縁層を挟んで
部分的に前記ドレインラインに重畳され、かつ、前記画
素電極に重畳する部分では前記ドレインラインの厚さが
薄くされている構成とした。
【００１３】第６に、第１から第５のいずれかの構成に
おいて、前記ゲートラインは、不純物を含有した多結晶
シリコン層からなり、前記画素電極の周辺位置で前記ド
レインラインに交差して形成され、前記画素電極の前記
ゲートラインに沿った縁線の帯域には遮光層が島状に形
成されている構成とした。
おいて、前記ゲートラインは、不純物を含有した多結晶
シリコン層からなり、前記画素電極の周辺位置で前記ド
レインラインに交差して形成され、前記画素電極の前記
ゲートラインに沿った縁線の帯域には遮光層が島状に形
成されている構成とした。
【００１４】
【作用】前記第１の構成において、画素電極の下地層を
平坦にすることにより、画素電極の平坦性が向上され、
これにより、液晶の配向乱れによるコントラスト比の低
下が防がれ、表示品位が向上される。また、下地層を平
坦にしたため、画素電極パターンの露光の際の位置合わ
せ精度が向上するので、画素電極と電極配線の位置関係
の微調整が可能となり、周縁遮光、開口率向上及び寄生
容量低減が実現され、表示品位が向上する。
平坦にすることにより、画素電極の平坦性が向上され、
これにより、液晶の配向乱れによるコントラスト比の低
下が防がれ、表示品位が向上される。また、下地層を平
坦にしたため、画素電極パターンの露光の際の位置合わ
せ精度が向上するので、画素電極と電極配線の位置関係
の微調整が可能となり、周縁遮光、開口率向上及び寄生
容量低減が実現され、表示品位が向上する。
【００１５】前記第２の構成で、ドレインラインを覆う
第３の絶縁層として、回転塗布法により形成したＳＯＧ
膜を用いることにより、ドレインライン層、及び、その
他の配線層の段差が緩和、あるいは、消滅され、画素電
極の下地層が平坦になる。これにより、画素電極の平坦
性が向上される。前記第３の構成で、ＳＯＧ膜の成膜を
複数回の分けて行うことにより、第３の絶縁層の平坦性
と膜質が向上される。
第３の絶縁層として、回転塗布法により形成したＳＯＧ
膜を用いることにより、ドレインライン層、及び、その
他の配線層の段差が緩和、あるいは、消滅され、画素電
極の下地層が平坦になる。これにより、画素電極の平坦
性が向上される。前記第３の構成で、ＳＯＧ膜の成膜を
複数回の分けて行うことにより、第３の絶縁層の平坦性
と膜質が向上される。
【００１６】前記第４の構成で、ドレインラインを覆う
第３の絶縁層に研摩液と機械的な摩擦研摩を加え、化学
的及び機械的の合併作用により凹凸を無くすＣＭＰ法を
用いて表面を平坦化することにより、ドレインライン
層、及び、その他の配線層の段差が緩和、あるいは、消
滅され、画素電極の下地層が平坦になる。これにより、
画素電極の平坦性が向上される。
第３の絶縁層に研摩液と機械的な摩擦研摩を加え、化学
的及び機械的の合併作用により凹凸を無くすＣＭＰ法を
用いて表面を平坦化することにより、ドレインライン
層、及び、その他の配線層の段差が緩和、あるいは、消
滅され、画素電極の下地層が平坦になる。これにより、
画素電極の平坦性が向上される。
【００１７】前記第５の構成で、画素電極をドレンライ
ンに重畳する領域にまでもってくることにより表示領域
がドレインラインエッジにまで拡大して開口率が向上す
るともに、画素電極周縁の遮光が成されてコントラスト
比が向上する。また、画素電極との重畳部においてドレ
インラインの膜厚を薄くすることにより、膜厚の厚い部
分との段差が、平坦化された第３の絶縁層の膜厚を生
み、この膜厚のためにソース・ドレイン間の寄生容量が
減少される。また、画素電極の下地層の平坦化が成さ
れ、画素電極とドレインラインとの位置関係が高精度に
制御されるため、ドレインラインによる画素電極周縁の
遮光効果と、ドレインラインと画素電極の重畳部での寄
生容量の低減が両方ともに実現され、どちらかの問題に
よる表示品位の低下が防がれる。
ンに重畳する領域にまでもってくることにより表示領域
がドレインラインエッジにまで拡大して開口率が向上す
るともに、画素電極周縁の遮光が成されてコントラスト
比が向上する。また、画素電極との重畳部においてドレ
インラインの膜厚を薄くすることにより、膜厚の厚い部
分との段差が、平坦化された第３の絶縁層の膜厚を生
み、この膜厚のためにソース・ドレイン間の寄生容量が
減少される。また、画素電極の下地層の平坦化が成さ
れ、画素電極とドレインラインとの位置関係が高精度に
制御されるため、ドレインラインによる画素電極周縁の
遮光効果と、ドレインラインと画素電極の重畳部での寄
生容量の低減が両方ともに実現され、どちらかの問題に
よる表示品位の低下が防がれる。
【００１８】前記第６の構成で、ゲートライン側の画素
電極周縁に遮光層を形成することにより、画素電極周縁
からの漏れ光が遮断され、表示品位が向上する。
電極周縁に遮光層を形成することにより、画素電極周縁
からの漏れ光が遮断され、表示品位が向上する。
【００１９】
【実施例】続いて、本発明を実施例に基づいて詳細に説
明する。図１は本発明の第１の実施例に係る液晶表示装
置の画素部の平面図であり、図２は図１のＡ−Ａ線に沿
った断面図、図３は図１のＢ−Ｂ線に沿った断面図、図
４は図１のＣ−Ｃ線に沿った断面図である。まず、高耐
熱性の石英ガラスなどの透明基板（１０）上に、６４０
℃、０．３Ｔｏｒｒ程度の高温低圧の条件下でＳｉＨ4
またはＳｉ2Ｈ6を材料ガスとした減圧ＣＶＤにより、厚
さ６００Å程度のｐ−Ｓｉを積層し、これをフォトエッ
チによりパターニングすることにより、ＴＦＴの活性層
（１１）及び第１の補助容量電極（１１Ｃ）が形成され
ている。活性層（１１）及び第１の補助容量電極（１１
Ｃ）を覆う全面にはＨＴＯ（High Tempereture Oxide）
膜、即ち、８８０℃、０．８Ｔｏｒｒ程度の高温低圧条
件で、材料ガスとしてＳｉＨ2Ｃｌ2とＮ2Ｏの混合ガス
を用いた減圧ＣＶＤにより成膜された厚さ１０００Åの
ＳｉＯ2が被覆され、ゲート絶縁層（１２）とされてい
る。第１の補助容量電極（１１Ｃ）は、活性層（１１）
領域を覆って形成されたレジストをマスクとして燐など
のＮ型不純物のイオン注入を行うことによりＮ+型にド
ープされて低抵抗化されている。
明する。図１は本発明の第１の実施例に係る液晶表示装
置の画素部の平面図であり、図２は図１のＡ−Ａ線に沿
った断面図、図３は図１のＢ−Ｂ線に沿った断面図、図
４は図１のＣ−Ｃ線に沿った断面図である。まず、高耐
熱性の石英ガラスなどの透明基板（１０）上に、６４０
℃、０．３Ｔｏｒｒ程度の高温低圧の条件下でＳｉＨ4
またはＳｉ2Ｈ6を材料ガスとした減圧ＣＶＤにより、厚
さ６００Å程度のｐ−Ｓｉを積層し、これをフォトエッ
チによりパターニングすることにより、ＴＦＴの活性層
（１１）及び第１の補助容量電極（１１Ｃ）が形成され
ている。活性層（１１）及び第１の補助容量電極（１１
Ｃ）を覆う全面にはＨＴＯ（High Tempereture Oxide）
膜、即ち、８８０℃、０．８Ｔｏｒｒ程度の高温低圧条
件で、材料ガスとしてＳｉＨ2Ｃｌ2とＮ2Ｏの混合ガス
を用いた減圧ＣＶＤにより成膜された厚さ１０００Åの
ＳｉＯ2が被覆され、ゲート絶縁層（１２）とされてい
る。第１の補助容量電極（１１Ｃ）は、活性層（１１）
領域を覆って形成されたレジストをマスクとして燐など
のＮ型不純物のイオン注入を行うことによりＮ+型にド
ープされて低抵抗化されている。
【００２０】ゲート絶縁層（１２）上には、活性層（１
１）と同様に高温減圧ＣＶＤにより、３０００Å程度の
ｐ−Ｓｉを成膜し、ＰＯＣｌ3（三塩化ホスホリル）を
拡散源とした減圧ＣＶＤによりＮ+型にドープし、これ
をフォトエッチによりパターニングすることにより、ゲ
ートライン（１３）、ゲート電極（１３Ｇ）及び第２の
補助容量電極（１３Ｃ）が形成されている。第２の補助
容量電極（１３Ｃ）はゲートライン（１３）の方向に沿
って画素間で接続され、共通電極電圧が印加される。第
２の補助容量電極（１３Ｃ）は、ソース電圧が印加され
る第１の補助容量電極（１１Ｃ）とゲート絶縁層（１
２）を挟んで重畳され、電荷保持用の補助容量を構成し
ている。活性層（１１）には、ゲート電極（１３Ｇ）を
マスクとして燐などのＮ型不純物のイオン注入を行うこ
とにより、ソース・ドレイン領域（１１ｓ，１１ｄ）が
形成されるとともに、ノンドープのチャンネル領域（１
１ｎ）が形成されている。
１）と同様に高温減圧ＣＶＤにより、３０００Å程度の
ｐ−Ｓｉを成膜し、ＰＯＣｌ3（三塩化ホスホリル）を
拡散源とした減圧ＣＶＤによりＮ+型にドープし、これ
をフォトエッチによりパターニングすることにより、ゲ
ートライン（１３）、ゲート電極（１３Ｇ）及び第２の
補助容量電極（１３Ｃ）が形成されている。第２の補助
容量電極（１３Ｃ）はゲートライン（１３）の方向に沿
って画素間で接続され、共通電極電圧が印加される。第
２の補助容量電極（１３Ｃ）は、ソース電圧が印加され
る第１の補助容量電極（１１Ｃ）とゲート絶縁層（１
２）を挟んで重畳され、電荷保持用の補助容量を構成し
ている。活性層（１１）には、ゲート電極（１３Ｇ）を
マスクとして燐などのＮ型不純物のイオン注入を行うこ
とにより、ソース・ドレイン領域（１１ｓ，１１ｄ）が
形成されるとともに、ノンドープのチャンネル領域（１
１ｎ）が形成されている。
【００２１】ゲートライン（１３）、ゲート電極（１３
Ｇ）及び第２の補助容量電極（１３Ｃ）を覆う全面には
熱ＣＶＤによりＳｉＯ2が積層され、第１の層間絶縁層
（１４）とされている。ドレイン領域（１１ｄ）上のゲ
ート絶縁層（１２）及び第１の層間絶縁層（１４）にコ
ンタクトホール（ＣＴ１）を開口したあと、スパッタリ
ングなどによりＡｌを６０００〜７０００Åの厚さに積
層し、フォトエッチによりドレインライン（１５）のメ
インライン（１５Ｍ）が形成され、コンタクトホール
（ＣＴ１）を介してドレイン領域（１１ｄ）に接続され
ている。更に、スパッタリングによりＭｏあるいはＴｉ
などを１５００Å程度の厚さに積層し、フォトエッチに
よりメインライン（１５Ｍ）よりも大きなパターンでメ
インライン（１５Ｍ）を覆い、ＢＭを兼ねたサブライン
（１５Ｓ）が形成されている。
Ｇ）及び第２の補助容量電極（１３Ｃ）を覆う全面には
熱ＣＶＤによりＳｉＯ2が積層され、第１の層間絶縁層
（１４）とされている。ドレイン領域（１１ｄ）上のゲ
ート絶縁層（１２）及び第１の層間絶縁層（１４）にコ
ンタクトホール（ＣＴ１）を開口したあと、スパッタリ
ングなどによりＡｌを６０００〜７０００Åの厚さに積
層し、フォトエッチによりドレインライン（１５）のメ
インライン（１５Ｍ）が形成され、コンタクトホール
（ＣＴ１）を介してドレイン領域（１１ｄ）に接続され
ている。更に、スパッタリングによりＭｏあるいはＴｉ
などを１５００Å程度の厚さに積層し、フォトエッチに
よりメインライン（１５Ｍ）よりも大きなパターンでメ
インライン（１５Ｍ）を覆い、ＢＭを兼ねたサブライン
（１５Ｓ）が形成されている。
【００２２】ドレインライン（１５）が形成された基板
（１０）上には、図５に示す如く、ＣＶＤによりＳｉＯ
2膜（１）を１０００〜２０００Å程度の厚さに積層し
た後、ＳＯＧ（spin-on-glass）溶液の回転塗布及び焼
成を複数回にわたって行い、ＳｉＯ2を主成分とした
膜、即ち、ＳＯＧ膜（２）を形成している。ＳＯＧ膜
は、ケイ素化合物ＲｎＳｉ（ＯＨ）4-n及び添加剤を有
機溶剤に溶解したＳＯＧ溶液をスピンナーを用いて回転
塗布し、熱処理を行うことにより、溶剤の蒸発及び脱水
・重合反応を促して無機質のＳｉＯ2が生成されたもの
である。ＳＯＧ膜は表面の平坦性に優れており、本実施
例でも、ドレインライン（１５）を完全に覆うととも
に、段差が無くされている。特に、本実施例の如く、回
転塗布及び焼成を複数回に分けて行うことにより、平坦
性及び膜質が更に向上する。ＳＯＧ膜（２）上には更に
ＣＶＤによりＳｉＮX膜（３）を形成し、これらＳｉＯ2
膜（１）、ＳＯＧ膜（２）及びＳｉＮX膜（３）をもっ
て第２の層間絶縁層（１６）としている。
（１０）上には、図５に示す如く、ＣＶＤによりＳｉＯ
2膜（１）を１０００〜２０００Å程度の厚さに積層し
た後、ＳＯＧ（spin-on-glass）溶液の回転塗布及び焼
成を複数回にわたって行い、ＳｉＯ2を主成分とした
膜、即ち、ＳＯＧ膜（２）を形成している。ＳＯＧ膜
は、ケイ素化合物ＲｎＳｉ（ＯＨ）4-n及び添加剤を有
機溶剤に溶解したＳＯＧ溶液をスピンナーを用いて回転
塗布し、熱処理を行うことにより、溶剤の蒸発及び脱水
・重合反応を促して無機質のＳｉＯ2が生成されたもの
である。ＳＯＧ膜は表面の平坦性に優れており、本実施
例でも、ドレインライン（１５）を完全に覆うととも
に、段差が無くされている。特に、本実施例の如く、回
転塗布及び焼成を複数回に分けて行うことにより、平坦
性及び膜質が更に向上する。ＳＯＧ膜（２）上には更に
ＣＶＤによりＳｉＮX膜（３）を形成し、これらＳｉＯ2
膜（１）、ＳＯＧ膜（２）及びＳｉＮX膜（３）をもっ
て第２の層間絶縁層（１６）としている。
【００２３】なお、このような高温プロセスを要する構
成は、高耐熱性の石英ガラス基板及びｐ−ＳｉＴＦＴを
用いた液晶表示装置においてのみ実現される。また、Ｓ
ＯＧの焼成時に既にＡｌにより形成されているドレイン
ライン（１５）の耐熱性を考慮して、温度を高くしない
場合、ＳＯＧ膜（２）の膜質が悪化するが、図５の如き
多層絶縁構造とすることにより、膜質の劣悪なＳＯＧ膜
（２）を平坦化のみに用い、ＳｉＯ2膜（１）及びＳｉ
ＮX膜（３）でもって層間絶縁が成され、ＳＯＧ膜
（２）の欠陥による絶縁不良が防がれる。
成は、高耐熱性の石英ガラス基板及びｐ−ＳｉＴＦＴを
用いた液晶表示装置においてのみ実現される。また、Ｓ
ＯＧの焼成時に既にＡｌにより形成されているドレイン
ライン（１５）の耐熱性を考慮して、温度を高くしない
場合、ＳＯＧ膜（２）の膜質が悪化するが、図５の如き
多層絶縁構造とすることにより、膜質の劣悪なＳＯＧ膜
（２）を平坦化のみに用い、ＳｉＯ2膜（１）及びＳｉ
ＮX膜（３）でもって層間絶縁が成され、ＳＯＧ膜
（２）の欠陥による絶縁不良が防がれる。
【００２４】ソース領域（１１ｓ）上のゲート絶縁層
（１２）、第１の層間絶縁層（１４）及び第２の層間絶
縁層（１６）にコンタクトホール（ＣＴ２）を開口した
あと、ＩＴＯのスパッタリングとフォトエッチを行うこ
とにより画素電極（１７）が形成され、コンタクトホー
ル（ＣＴ２）を介して、ソース領域（１１ｓ）にも接続
されている。画素電極（１７）は、平坦化された第２の
層間絶縁層（１６）上に形成されているため、高い平坦
性が得られている。更に、画素電極（１７）上、ゲート
ライン（１３）に沿ったエッジを覆う帯域には、Ｃｒな
どがアイランド状に形成され遮光層（１８）とされてい
る。
（１２）、第１の層間絶縁層（１４）及び第２の層間絶
縁層（１６）にコンタクトホール（ＣＴ２）を開口した
あと、ＩＴＯのスパッタリングとフォトエッチを行うこ
とにより画素電極（１７）が形成され、コンタクトホー
ル（ＣＴ２）を介して、ソース領域（１１ｓ）にも接続
されている。画素電極（１７）は、平坦化された第２の
層間絶縁層（１６）上に形成されているため、高い平坦
性が得られている。更に、画素電極（１７）上、ゲート
ライン（１３）に沿ったエッジを覆う帯域には、Ｃｒな
どがアイランド状に形成され遮光層（１８）とされてい
る。
【００２５】図１及び図３に示す如く、画素電極（１
７）はサブライン（１５Ｓ）上に重畳されるとともに、
メインライン（１５Ｍ）に近接されている。即ち、ドレ
インライン（１５）は、膜厚の厚いメインライン（１５
Ｍ）部と、膜厚の薄いサブライン（１５Ｓ）部からな
り、メインライン（１５Ｍ）は従来よりも線幅が狭く、
かつ、画素電極（１７）は従来よりも大きく、隣接する
画素電極（１７）とのクロストークを防ぐための最低離
間距離（Ｌ）の限界まで拡げられ、表示領域がサブライ
ン（１５Ｓ）のエッジにまで拡大されているとともに、
サブライン（１５Ｓ）はコントラスト比向上のために必
要な周縁遮光領域の幅（Ｌ1）をもって画素電極（１
７）に重畳され、ＢＭとして機能している。また、サブ
ライン（１５Ｓ）は、メイライン（１５Ｍ）の線幅が縮
小されていることによる抵抗の増大を抑え、導電率を補
償するとともに、膜厚が薄く形成されて、メイライン
（１５Ｍ）部との段差が得られ、これにより、ドレイン
ライン（１５）を覆って平坦化された第２の層間絶縁層
（１６）上の画素電極（１７）との離間距離が稼がれ
て、寄生容量を減少している。
７）はサブライン（１５Ｓ）上に重畳されるとともに、
メインライン（１５Ｍ）に近接されている。即ち、ドレ
インライン（１５）は、膜厚の厚いメインライン（１５
Ｍ）部と、膜厚の薄いサブライン（１５Ｓ）部からな
り、メインライン（１５Ｍ）は従来よりも線幅が狭く、
かつ、画素電極（１７）は従来よりも大きく、隣接する
画素電極（１７）とのクロストークを防ぐための最低離
間距離（Ｌ）の限界まで拡げられ、表示領域がサブライ
ン（１５Ｓ）のエッジにまで拡大されているとともに、
サブライン（１５Ｓ）はコントラスト比向上のために必
要な周縁遮光領域の幅（Ｌ1）をもって画素電極（１
７）に重畳され、ＢＭとして機能している。また、サブ
ライン（１５Ｓ）は、メイライン（１５Ｍ）の線幅が縮
小されていることによる抵抗の増大を抑え、導電率を補
償するとともに、膜厚が薄く形成されて、メイライン
（１５Ｍ）部との段差が得られ、これにより、ドレイン
ライン（１５）を覆って平坦化された第２の層間絶縁層
（１６）上の画素電極（１７）との離間距離が稼がれ
て、寄生容量を減少している。
【００２６】そして、このような、画素電極（１７）と
メイライン（１５Ｍ）及びサブライン（１５Ｓ）との位
置関係は、第２の層間絶縁層（１６）の平坦性を向上し
たことにより合わせ精度が向上され、１μｍ以下のアラ
イメントずれの範囲で制御が可能となっている。このた
め、画素電極（１７）とメイライン（１５Ｍ）との離間
距離の狂い起因するソース・ドレイン間のクロストーク
や、画素電極（１７）とサブライン（１５Ｓ）との重畳
部面積の狂いによる周縁遮光不良、寄生容量の増大など
の問題が防がれる。
メイライン（１５Ｍ）及びサブライン（１５Ｓ）との位
置関係は、第２の層間絶縁層（１６）の平坦性を向上し
たことにより合わせ精度が向上され、１μｍ以下のアラ
イメントずれの範囲で制御が可能となっている。このた
め、画素電極（１７）とメイライン（１５Ｍ）との離間
距離の狂い起因するソース・ドレイン間のクロストーク
や、画素電極（１７）とサブライン（１５Ｓ）との重畳
部面積の狂いによる周縁遮光不良、寄生容量の増大など
の問題が防がれる。
【００２７】同様に、図４に示す如く、ゲートライン
（１３）側の辺でも、遮光層（１８）の位置が高精度に
制御され、最低離間距離（Ｌ）及び周縁遮光幅（Ｌ1）
を確保するとともに、画素電極（１７）を拡げて表示領
域がゲートライン（１３）のエッジにまで拡大されてい
る。これにより、サブライン（１５Ｓ）と合わせて、画
素電極（１７）周縁のＢＭのメインエッジを成し、対向
基板側に形成されるサブＢＭ（不図示）が縮小され、開
口率が向上している。なお、画素電極（１７）とゲート
ライン（１３）は、第１の絶縁層（１４）及び第２の絶
縁層（１６）を挟んで離間されているため、重畳部での
寄生容量による影響は無い。
（１３）側の辺でも、遮光層（１８）の位置が高精度に
制御され、最低離間距離（Ｌ）及び周縁遮光幅（Ｌ1）
を確保するとともに、画素電極（１７）を拡げて表示領
域がゲートライン（１３）のエッジにまで拡大されてい
る。これにより、サブライン（１５Ｓ）と合わせて、画
素電極（１７）周縁のＢＭのメインエッジを成し、対向
基板側に形成されるサブＢＭ（不図示）が縮小され、開
口率が向上している。なお、画素電極（１７）とゲート
ライン（１３）は、第１の絶縁層（１４）及び第２の絶
縁層（１６）を挟んで離間されているため、重畳部での
寄生容量による影響は無い。
【００２８】第２の層間絶縁層（１６）の平坦化とし
て、前述のＳＯＧ膜（２）の使用の他に、ＣＭＰ（chem
ical mechanical polishing）法によるものがある。即
ち、ドレインライン（１５）が形成された基板上に、Ｅ
ＣＲ−ＣＶＤによりＳｉＯ2膜を形成し、弱アルカリ性
の研摩液を用いた機械的な研摩除去により、化学反応と
機械的な摩擦の合併作用効果により研摩能率を高め、平
坦化を行う。これにより高精度な平坦性が得られ、画素
電極（１７）の凹凸が無くされる。
て、前述のＳＯＧ膜（２）の使用の他に、ＣＭＰ（chem
ical mechanical polishing）法によるものがある。即
ち、ドレインライン（１５）が形成された基板上に、Ｅ
ＣＲ−ＣＶＤによりＳｉＯ2膜を形成し、弱アルカリ性
の研摩液を用いた機械的な研摩除去により、化学反応と
機械的な摩擦の合併作用効果により研摩能率を高め、平
坦化を行う。これにより高精度な平坦性が得られ、画素
電極（１７）の凹凸が無くされる。
【００２９】なお、本発明では、ドレンライン（１５）
の構造は、上述のものに限定されることはない。他の実
施例として、図６に示す如く、大きなパターンのサブラ
イン（２５Ｓ）を下層に形成した後、小さなパターンの
メインライン（２５Ｍ）を上層に形成する構造も可能で
ある。
の構造は、上述のものに限定されることはない。他の実
施例として、図６に示す如く、大きなパターンのサブラ
イン（２５Ｓ）を下層に形成した後、小さなパターンの
メインライン（２５Ｍ）を上層に形成する構造も可能で
ある。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
で、画素電極の下地層の平坦化を行うことにより、ブラ
ックマトリクスをドレインラインで代替させた構造にお
いて、画素電極の段差が無くされ、表示品位が向上し
た。ドレインラインに段差をつけて、厚い部分の幅を従
来の線幅よりも小さくし、これに近接させて画素電極を
拡げることにより開口率が向上した。また、薄い部分を
ブラックマトリクスとして画素電極に重畳させることに
より、平坦化された層間絶縁層上の画素電極との離間距
離が稼がれて寄生容量が減少した。
で、画素電極の下地層の平坦化を行うことにより、ブラ
ックマトリクスをドレインラインで代替させた構造にお
いて、画素電極の段差が無くされ、表示品位が向上し
た。ドレインラインに段差をつけて、厚い部分の幅を従
来の線幅よりも小さくし、これに近接させて画素電極を
拡げることにより開口率が向上した。また、薄い部分を
ブラックマトリクスとして画素電極に重畳させることに
より、平坦化された層間絶縁層上の画素電極との離間距
離が稼がれて寄生容量が減少した。
【図１】本発明の実施例に係る液晶表示装置の平面図で
ある。
ある。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１のＢ−Ｂ線に沿った断面図である。
【図４】図１のＣ−Ｃ線に沿った断面図である。
【図５】第２の層間絶縁層の断面図である。
【図６】本発明の他の実施例に係る液晶表示装置の断面
図である。
図である。
【図７】従来の液晶表示装置の平面図である。
【図８】図７のＤ−Ｄ線に沿った断面図である。
【図９】図７のＥ−Ｅ線に沿った断面図である。
【図１０】図７のＥ−Ｅ線に沿った断面図である。
１ ＳｉＯ2膜 ２ ＳＯＧ膜 ３ ＳｉＮX膜 １０ 透明基板 １１ ｐ−Ｓｉ活性層 １２ ゲート絶縁層 １３，３３ ゲートライン １４ 第１の層間絶縁層 １５，２５ ドレインライン １５Ｍ，２５Ｍ メインライン １５Ｓ，２５Ｓ サブライン １６ 第２の層間絶縁層 １７ 画素電極 １８ 遮光層 ＣＴ コンタクトホール Ｌ 最低離間距離 Ｌ1 周縁遮光幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (6)
- 【請求項１】 一対の電極基板間に液晶が密封され表示
画素ごとに形成された液晶駆動用の画素容量に信号電圧
を印加することにより前記液晶の配向を変化して光を変
調する液晶表示装置において、 前記一対の電極基板の一方は、基板上に、不純物を含有
しないチャンネル層及び該チャンネル層の両側端に不純
物を含有したソース領域とドレイン領域を含んで島状に
形成された多結晶半導体層と、該多結晶半導体層上に形
成された第１の絶縁層と、該第１の絶縁層が形成された
前記基板上に形成され前記チャンネル層の上方に配され
たゲート電極を含むゲートラインと、該ゲートライン上
に形成された第２の絶縁層と、該第２の絶縁層が形成さ
れた前記基板上に形成され前記ドレイン領域との接続部
を有するドレインラインと、該ドレインラインを覆って
全面的に形成され表面が平坦にされた第３の絶縁層と、
該第３の絶縁層上に形成され前記ソース領域との接続部
を有し前記画素容量の一方を成す画素電極とから成るこ
とを特徴とする液晶表示装置。 - 【請求項２】 前記第３の絶縁層は、液状材料の回転塗
布及び焼成により形成されたＳＯＧ膜、または、該ＳＯ
Ｇ膜を含む多層膜からなることを特徴とする請求項１記
載の液晶表示装置。 - 【請求項３】 前記ＳＯＧ膜は、液状材料の回転塗布及
び焼成を複数回行うことにより形成されていることを特
徴とする請求項２記載の液晶表示装置。 - 【請求項４】 前記第３の絶縁層は、研摩液による化学
反応と機械的な摩擦研摩との合併作用を利用したＣＭＰ
法により平坦化されていることを特徴とする請求項１記
載の液晶表示装置。 - 【請求項５】 前記ドレインラインは、前記画素電極の
周辺位置に配され、前記画素電極は前記第３の絶縁層を
挟んで部分的に前記ドレインラインに重畳され、かつ、
前記ドレインラインは前記画素電極に重畳する部分にお
いて膜厚が薄くされていることを特徴とする請求項１か
ら請求項４のいずれかに記載の液晶表示装置。 - 【請求項６】 前記ゲートラインは、不純物を含有した
多結晶シリコン層からなり、前記画素電極の周辺位置で
前記ドレインラインに交差して形成され、前記画素電極
の前記ゲートラインに沿った縁線の帯域には遮光層が島
状に形成されていることを特徴とする請求項１から請求
項５のいずれかに記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30655194A JP3469662B2 (ja) | 1994-12-09 | 1994-12-09 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30655194A JP3469662B2 (ja) | 1994-12-09 | 1994-12-09 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08160460A true JPH08160460A (ja) | 1996-06-21 |
| JP3469662B2 JP3469662B2 (ja) | 2003-11-25 |
Family
ID=17958409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30655194A Expired - Fee Related JP3469662B2 (ja) | 1994-12-09 | 1994-12-09 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469662B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381122B1 (ko) * | 1999-08-30 | 2003-04-23 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
| US7110068B2 (en) | 2002-07-30 | 2006-09-19 | Hitachi Displays, Ltd. | Liquid crystal display device |
| KR100825318B1 (ko) * | 2002-06-26 | 2008-04-28 | 엘지디스플레이 주식회사 | 횡전계방식 액정 표시소자 및 그 제조방법 |
| JP2008252101A (ja) * | 2008-04-18 | 2008-10-16 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置およびその作製方法 |
| KR100945467B1 (ko) * | 2001-10-09 | 2010-03-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 스위칭소자, 표시장치, 그 스위칭소자를 사용한 발광장치및 반도체장치 |
| JP2012043800A (ja) * | 2011-09-01 | 2012-03-01 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置の作製方法 |
| CN103018973A (zh) * | 2011-09-22 | 2013-04-03 | 瀚宇彩晶股份有限公司 | 液晶显示器的单位像素 |
| CN109920798A (zh) * | 2019-02-01 | 2019-06-21 | 云谷（固安）科技有限公司 | 阵列基板及其制作方法和显示面板 |
| CN115249617A (zh) * | 2022-09-22 | 2022-10-28 | 广州粤芯半导体技术有限公司 | 半导体器件及其制备方法 |
-
1994
- 1994-12-09 JP JP30655194A patent/JP3469662B2/ja not_active Expired - Fee Related
Cited By (10)
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