JPH08159752A - 積分回路 - Google Patents
積分回路Info
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- JPH08159752A JPH08159752A JP31938194A JP31938194A JPH08159752A JP H08159752 A JPH08159752 A JP H08159752A JP 31938194 A JP31938194 A JP 31938194A JP 31938194 A JP31938194 A JP 31938194A JP H08159752 A JPH08159752 A JP H08159752A
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- voltage
- integrating circuit
- operational amplifier
- circuit
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Abstract
(57)【要約】
【目的】 記憶したオフセット電圧が変動することを無
くし、より高精度にする。 【構成】 積分回路のオペアンプ３のオフセット値をデ
ィジタル値によって記憶するキャンセル手段１，２を設
け、積分回路のオフセット電圧であるアナログ電圧を公
知のＡＤ変換によりディジタル値に変換し、そのディジ
タル値をＲＡＭや電気的に書換え可能なＲＯＭやフリッ
プフロップ等の記憶素子に記憶させるようにしている。
くし、より高精度にする。 【構成】 積分回路のオペアンプ３のオフセット値をデ
ィジタル値によって記憶するキャンセル手段１，２を設
け、積分回路のオフセット電圧であるアナログ電圧を公
知のＡＤ変換によりディジタル値に変換し、そのディジ
タル値をＲＡＭや電気的に書換え可能なＲＯＭやフリッ
プフロップ等の記憶素子に記憶させるようにしている。
Description
【０００１】
【産業上の利用分野】本発明は、カメラ等のアクティブ
タイプの測距装置等に用いられる積分回路に改良に関す
るものである。
タイプの測距装置等に用いられる積分回路に改良に関す
るものである。
【０００２】
【従来の技術】図３は従来の積分回路の構成を示す回路
図であり、図中、２３はオペアンプで、入力段にはＦＥ
Ｔ（電圧効果型トランジスタ）等を用い、入力バイアス
電流を無くす構造になっている。２２は抵抗値Ｒを持つ
抵抗で、入力電圧ＶiNを以下の関係より電流Ｉに交換す
る。
図であり、図中、２３はオペアンプで、入力段にはＦＥ
Ｔ（電圧効果型トランジスタ）等を用い、入力バイアス
電流を無くす構造になっている。２２は抵抗値Ｒを持つ
抵抗で、入力電圧ＶiNを以下の関係より電流Ｉに交換す
る。
【０００３】 Ｉ＝ＶiN／Ｒ ……（１） ２１はコンデンサである。ここで、前述の電流ＩをＴ秒
間積分した時のオペアンプ２３の出力電圧ＶiNT は、 ＶiNT ＝（Ｉ×Ｔ）／Ｃ ……（２） となり、上記（１），（２）式より ＶiNT ＝ −｛（ＶiN×Ｉ）／（Ｒ×Ｃ）｝ ……（３） と表せる。
間積分した時のオペアンプ２３の出力電圧ＶiNT は、 ＶiNT ＝（Ｉ×Ｔ）／Ｃ ……（２） となり、上記（１），（２）式より ＶiNT ＝ −｛（ＶiN×Ｉ）／（Ｒ×Ｃ）｝ ……（３） と表せる。
【０００４】この様に抵抗ＲとコンデンサＣとオペアン
プ２３により、入力電圧ＶiNを積分する積分回路を構成
している。この例では、「Ｔ／（Ｒ×Ｃ）」が積分アン
プのゲインとなる。
プ２３により、入力電圧ＶiNを積分する積分回路を構成
している。この例では、「Ｔ／（Ｒ×Ｃ）」が積分アン
プのゲインとなる。
【０００５】ところが、オペアンプ２３に入力バイアス
電流が有ると、入力バイアス電流を積分してしまい、誤
積分する。そこで先程述べた様に、入力段にＦＥＴ等を
用いて入力バイアス電流を無くしている。しかしなが
ら、ＦＥＴを使うと、ＶTHのバラツキが大きい為、オペ
アンプ２３のオフセットＶOFFSETが大きくなってしま
う。つまり、 Ｉ＝｛（ＶiN−ＶOFFSET）／Ｒ｝ ……（４） ＶiNT ＝｛（ＶiN−ＶOFFSET）／（Ｒ×Ｃ）｝×Ｔ ……（５） となる。
電流が有ると、入力バイアス電流を積分してしまい、誤
積分する。そこで先程述べた様に、入力段にＦＥＴ等を
用いて入力バイアス電流を無くしている。しかしなが
ら、ＦＥＴを使うと、ＶTHのバラツキが大きい為、オペ
アンプ２３のオフセットＶOFFSETが大きくなってしま
う。つまり、 Ｉ＝｛（ＶiN−ＶOFFSET）／Ｒ｝ ……（４） ＶiNT ＝｛（ＶiN−ＶOFFSET）／（Ｒ×Ｃ）｝×Ｔ ……（５） となる。
【０００６】ここで、ＶiN ＝ＶRef が無信号のとき、 ＶiNT ＝（ＶOFFSET×Ｔ）／（Ｒ×Ｃ） ……（６） となるので、入力信号「ＶiN＝０」でもオペアンプ２３
にオフセット電圧ＶOFFSETが有ると、積分ゲイン倍だけ
誤積分され、正しい積分ができなくなってしまう。そこ
で、図４の様にオフセットをキャンセルする公知の回路
が有る。
にオフセット電圧ＶOFFSETが有ると、積分ゲイン倍だけ
誤積分され、正しい積分ができなくなってしまう。そこ
で、図４の様にオフセットをキャンセルする公知の回路
が有る。
【０００７】図４において、２１，２２，２３は図３の
それと同じであり、次にオフセットキャンセル回路の構
成を説明する。
それと同じであり、次にオフセットキャンセル回路の構
成を説明する。
【０００８】２４はコンパレータ、２５はＦＥＴ等で構
成されるアナログスイッチ、２６はオフセットを記憶す
るコンデンサ、２７はマイコン等で構成される制御回路
であり、これらによりオフセットキャンセル回路を構成
している。
成されるアナログスイッチ、２６はオフセットを記憶す
るコンデンサ、２７はマイコン等で構成される制御回路
であり、これらによりオフセットキャンセル回路を構成
している。
【０００９】ここで、オフセットキャンセル動作につい
て説明する。
て説明する。
【００１０】オフセットキャンセル時、制御回路２７は
アナログスイッチ２５をＯＮする信号を出す。コンパレ
−タ２４はオペアンプ２３の出力である積分出力ＶiNT
と基準電圧ＶREF を比較し、この結果が「ＶiNT ＞Ｖ
Ref 」ならば“Ｌ（ローレベルの信号を意味する）”を
出力し、「ＶiNT ≦ＶRef 」ならば“Ｈ（ハイレベルの
信号を意味する）”を出力する。なお、オペアンプ２３
のオフセット電圧ＶOFFSETはこの反転入力端子への入力
（−入力）と非反転入力端子への入力（＋入力）との間
で、以下のような関係があるものとする。
アナログスイッチ２５をＯＮする信号を出す。コンパレ
−タ２４はオペアンプ２３の出力である積分出力ＶiNT
と基準電圧ＶREF を比較し、この結果が「ＶiNT ＞Ｖ
Ref 」ならば“Ｌ（ローレベルの信号を意味する）”を
出力し、「ＶiNT ≦ＶRef 」ならば“Ｈ（ハイレベルの
信号を意味する）”を出力する。なお、オペアンプ２３
のオフセット電圧ＶOFFSETはこの反転入力端子への入力
（−入力）と非反転入力端子への入力（＋入力）との間
で、以下のような関係があるものとする。
【００１１】 ＶOFFSET＝（＋入力）−（−入力） ……（７） ここで、「ＶiNT ＞ＶRef 」（ＶOFFSETが−）だと、Ｖ
iNT →−入力→Ｒ→ＶiNと電流が流れる。このとき、コ
ンパレータ２４は“Ｌ”となるので、オフセット記憶用
コンデンサ２６は−方向に充電され、この充電に伴って
オペアンプ２３の＋入力の電圧が下がる。すると、積分
出力ＶiNT も下がる。そして、オフセット電圧ＶOFFSET
がコンデンサ２６に記憶された時、入力電圧ＶiNとオペ
アンプ２３の−入力の電圧が等しくなるところで安定す
る。この様にして積分回路のオフセットがキャンセルさ
れる。そして、積分動作の時は制御手段２７よりアナロ
グスイッチ２５がＯＦＦする信号が出力され、コンデン
サ２６は先程のオフセット電圧を記憶することができ
る。
iNT →−入力→Ｒ→ＶiNと電流が流れる。このとき、コ
ンパレータ２４は“Ｌ”となるので、オフセット記憶用
コンデンサ２６は−方向に充電され、この充電に伴って
オペアンプ２３の＋入力の電圧が下がる。すると、積分
出力ＶiNT も下がる。そして、オフセット電圧ＶOFFSET
がコンデンサ２６に記憶された時、入力電圧ＶiNとオペ
アンプ２３の−入力の電圧が等しくなるところで安定す
る。この様にして積分回路のオフセットがキャンセルさ
れる。そして、積分動作の時は制御手段２７よりアナロ
グスイッチ２５がＯＦＦする信号が出力され、コンデン
サ２６は先程のオフセット電圧を記憶することができ
る。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来例では、オフセット電圧を記憶するのにコンデンサ２
６を用い、アナログ的に記憶しているので、長時間積分
すると記憶した電圧が時間とともに変動してしまって誤
積分してしまう為、積分精度が落ちてしまう欠点が有っ
た。
来例では、オフセット電圧を記憶するのにコンデンサ２
６を用い、アナログ的に記憶しているので、長時間積分
すると記憶した電圧が時間とともに変動してしまって誤
積分してしまう為、積分精度が落ちてしまう欠点が有っ
た。
【００１３】コンデンサに記憶した電圧が時間により変
化する理由を、図５，図６を用いて詳しく説明する。図
５はコンデンサの回路図である。しかし、図５は理想の
コンデンサであって、厳密には図６の様に等価回路の様
になっている。
化する理由を、図５，図６を用いて詳しく説明する。図
５はコンデンサの回路図である。しかし、図５は理想の
コンデンサであって、厳密には図６の様に等価回路の様
になっている。
【００１４】図６の３０はコンデンサであるが、入力端
子には小さな抵抗３１が接続されている。３２は抵抗値
の非常に高い抵抗である。これはコンデンサの誘導体は
絶縁体だが、厳密に言うと非常に高い抵抗成分を持って
いる。コンデンサの誘電体には遅性分極が有り、これは
図６の様に３３の抵抗値の高い抵抗と３４の小さなコン
デンサとして表すことができる。
子には小さな抵抗３１が接続されている。３２は抵抗値
の非常に高い抵抗である。これはコンデンサの誘導体は
絶縁体だが、厳密に言うと非常に高い抵抗成分を持って
いる。コンデンサの誘電体には遅性分極が有り、これは
図６の様に３３の抵抗値の高い抵抗と３４の小さなコン
デンサとして表すことができる。
【００１５】図５の様に、理想的なコンデンサの両端を
開放にすると、該コンデンサに記憶された電荷は逃げ道
が無いので長時間経過しても記憶された電圧は変わらな
いが、実際には図６の様な抵抗３２や抵抗３３とコンデ
ンサ３４が有る為、コンデンサ３０に記憶された電荷は
逃げてしまい、記憶された電圧が変わってしまう。
開放にすると、該コンデンサに記憶された電荷は逃げ道
が無いので長時間経過しても記憶された電圧は変わらな
いが、実際には図６の様な抵抗３２や抵抗３３とコンデ
ンサ３４が有る為、コンデンサ３０に記憶された電荷は
逃げてしまい、記憶された電圧が変わってしまう。
【００１６】（発明の目的）本発明の第１の目的は、記
憶したオフセット電圧が変動することを無くし、より高
精度にすることのできる積分回路を提供することであ
る。
憶したオフセット電圧が変動することを無くし、より高
精度にすることのできる積分回路を提供することであ
る。
【００１７】本発明の第２の目的は、より正確にオペア
ンプのオフセットを記憶し、精度の高いものにすること
のできる積分回路を提供することである。
ンプのオフセットを記憶し、精度の高いものにすること
のできる積分回路を提供することである。
【００１８】
【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１記載の本発明は、積分回路のオペア
ンプのオフセット値をディジタル値によって記憶するキ
ャンセル手段を設け、積分回路のオフセット電圧である
アナログ電圧を公知のＡＤ変換によりディジタル値に変
換し、そのディジタル値をＲＡＭや電気的に書換え可能
なＲＯＭやフリップフロップ等の記憶素子に記憶させる
ようにしている。
るために、請求項１記載の本発明は、積分回路のオペア
ンプのオフセット値をディジタル値によって記憶するキ
ャンセル手段を設け、積分回路のオフセット電圧である
アナログ電圧を公知のＡＤ変換によりディジタル値に変
換し、そのディジタル値をＲＡＭや電気的に書換え可能
なＲＯＭやフリップフロップ等の記憶素子に記憶させる
ようにしている。
【００１９】また、上記第２の目的を達成するために、
請求項２記載の本発明は、該積分回路のオフセット値を
キャンセルする際に、オペアンプのゲインを上げるゲイ
ン可変手段を設け、オフセット値のキャンセル時には、
積分回路のゲインを上げ、オフセットにより積分される
電圧を大きくし、オフセットの差によるエラーを大きく
してオフセットを検出し易くするようにしている。
請求項２記載の本発明は、該積分回路のオフセット値を
キャンセルする際に、オペアンプのゲインを上げるゲイ
ン可変手段を設け、オフセット値のキャンセル時には、
積分回路のゲインを上げ、オフセットにより積分される
電圧を大きくし、オフセットの差によるエラーを大きく
してオフセットを検出し易くするようにしている。
【００２０】
【実施例】以下、本発明を図示の実施例に基づいて詳細
に説明する。
に説明する。
【００２１】図１は本発明の一実施例における積分回路
の構成を示す回路図であり、１はマイコンやハードロジ
ック等で構成される回路の制御回路である。２はＤＡコ
ンバータで、制御回路１より発生するディジタル信号に
基づいてアナログ電圧を発生する。３はオペアンプで、
＋入力（非反転入力端子）にはＤＡコンバータ２が接続
され、−入力（反転入力端子）と出力の間には電流Ｉを
積分する手段であるところのコンデンサ７，８（それぞ
れの容量をＣ1 ，Ｃ2 とする）が接続されている。４は
入力電圧を電流Ｉに変換する抵抗値Ｒを持つ抵抗であ
る。
の構成を示す回路図であり、１はマイコンやハードロジ
ック等で構成される回路の制御回路である。２はＤＡコ
ンバータで、制御回路１より発生するディジタル信号に
基づいてアナログ電圧を発生する。３はオペアンプで、
＋入力（非反転入力端子）にはＤＡコンバータ２が接続
され、−入力（反転入力端子）と出力の間には電流Ｉを
積分する手段であるところのコンデンサ７，８（それぞ
れの容量をＣ1 ，Ｃ2 とする）が接続されている。４は
入力電圧を電流Ｉに変換する抵抗値Ｒを持つ抵抗であ
る。
【００２２】通常この種の回路はいきなり積分回路とし
て使用されることはなく、例えばアクティブタイプの測
距装置において、受光信号を積分して測距情報を得るも
のに使用される場合、センサ信号を電圧に変換し、その
信号を増幅するアンプ（図１の１２）等が有り、その先
にこの種の積分回路が接続されている。
て使用されることはなく、例えばアクティブタイプの測
距装置において、受光信号を積分して測距情報を得るも
のに使用される場合、センサ信号を電圧に変換し、その
信号を増幅するアンプ（図１の１２）等が有り、その先
にこの種の積分回路が接続されている。
【００２３】１１はインバータである。１２はアンプで
あり、その出力側に前記抵抗４が接続されており、その
接続点をＶiNとする。５，６はアナログスイッチであ
る。
あり、その出力側に前記抵抗４が接続されており、その
接続点をＶiNとする。５，６はアナログスイッチであ
る。
【００２４】アナログスイッチ５，６がＯＮするとコン
デンサ７と８が並列に接続されて、静電容量が増す。こ
の積分回路のゲインをＧINT とすると、 ＧINT ＝−ＶOUT ／ＶiN ＝−｛Ｔ／（Ｃ×Ｒ）｝ ……（８） で表される。ここで、Ｔは積分時間であり、Ｃはオペア
ンプ３の−入力と出力の間に接続されるコンデンサの容
量である。よって、前記アナログスイッチ５と６がＯＦ
Ｆの時には「Ｃ＝Ｃ2 」となり、上記の（８）式は ＧINT ＝−Ｔ／（Ｃ2 ×Ｒ） ……（９） となる。また、アナログスイッチ５と６がＯＮした時に
は、Ｃは「Ｃ1 ＋Ｃ2 」となり、上記（８）式は以下の
（１０）式の様になり、積分ゲインを下げることができ
る。
デンサ７と８が並列に接続されて、静電容量が増す。こ
の積分回路のゲインをＧINT とすると、 ＧINT ＝−ＶOUT ／ＶiN ＝−｛Ｔ／（Ｃ×Ｒ）｝ ……（８） で表される。ここで、Ｔは積分時間であり、Ｃはオペア
ンプ３の−入力と出力の間に接続されるコンデンサの容
量である。よって、前記アナログスイッチ５と６がＯＦ
Ｆの時には「Ｃ＝Ｃ2 」となり、上記の（８）式は ＧINT ＝−Ｔ／（Ｃ2 ×Ｒ） ……（９） となる。また、アナログスイッチ５と６がＯＮした時に
は、Ｃは「Ｃ1 ＋Ｃ2 」となり、上記（８）式は以下の
（１０）式の様になり、積分ゲインを下げることができ
る。
【００２５】 ＧINT ＝−Ｔ｛（Ｃ1 ＋Ｃ2 ）×Ｒ｝ ……（１０） つまり、アナログスイッチ５と６をコントロールするこ
とにより、積分ゲインＧINT を可変することができる。
このことは、オフセットキャンセル時のみ積分ゲインＧ
INT を大きくして、オフセットエラーを大きくして検出
し易くすることが可能となる。
とにより、積分ゲインＧINT を可変することができる。
このことは、オフセットキャンセル時のみ積分ゲインＧ
INT を大きくして、オフセットエラーを大きくして検出
し易くすることが可能となる。
【００２６】９はコンパレータであり、前記の積分回路
の出力電圧ＶiNT と基準電圧ＶRefと比較し、その結果
を制御回路１へ入力している。１０はアナログスイッチ
であり、インバータ１１と共に積分回路のオフセットを
キャンセルする際に使用されるもので、その動作を２図
のタイミングチャートを用いて説明する。
の出力電圧ＶiNT と基準電圧ＶRefと比較し、その結果
を制御回路１へ入力している。１０はアナログスイッチ
であり、インバータ１１と共に積分回路のオフセットを
キャンセルする際に使用されるもので、その動作を２図
のタイミングチャートを用いて説明する。
【００２７】図２において、Ａは積分回路のオフセット
キャンセルをしている期間である。この時、制御回路１
からの信号ＡＴＺＲが“Ｈ”になると、コンデンサ８
（Ｃ1）の両端に接続されたアナログスイッチ１０がＯ
Ｎし、コンデンサ８の電荷を放電する。“Ｈ”の信号Ａ
ＴＺＲはインバータ１１にも入力され、該インバータ１
１からは逆位相の信号／ＡＴＺＲ（“Ｌ”の信号ＡＴＺ
Ｒ）が出力される為、アナログスイッチ５，６が共にＯ
ＦＦし、コンデンサ８が切り離される。よって、積分回
路のコンデンサは７（Ｃ2 ）のみとなる。
キャンセルをしている期間である。この時、制御回路１
からの信号ＡＴＺＲが“Ｈ”になると、コンデンサ８
（Ｃ1）の両端に接続されたアナログスイッチ１０がＯ
Ｎし、コンデンサ８の電荷を放電する。“Ｈ”の信号Ａ
ＴＺＲはインバータ１１にも入力され、該インバータ１
１からは逆位相の信号／ＡＴＺＲ（“Ｌ”の信号ＡＴＺ
Ｒ）が出力される為、アナログスイッチ５，６が共にＯ
ＦＦし、コンデンサ８が切り離される。よって、積分回
路のコンデンサは７（Ｃ2 ）のみとなる。
【００２８】ここで、容量が、「Ｃ1 ≫Ｃ2 」とするこ
とにより、積分回路のゲインは大きくなる。これは、オ
ートオフセットキャンセル時には積分回路のゲインを大
きくすることにより、オフセットにより積分される電圧
を大きくし、オフセットの差によるエラーを大きくして
オフセットを検出し易くする為である。
とにより、積分回路のゲインは大きくなる。これは、オ
ートオフセットキャンセル時には積分回路のゲインを大
きくすることにより、オフセットにより積分される電圧
を大きくし、オフセットの差によるエラーを大きくして
オフセットを検出し易くする為である。
【００２９】次に、制御回路１はＤ／Ａコンバータ２を
制御する信号のディジタルデータによりＤ／Ａコンバー
タ２の出力ＤＡOUT を基準電圧ＶRef 付近にする。オペ
アンプ３の＋入力にはＤ／Ａコンバータ２の出力電圧Ｄ
ＡOUT が印加されているので、基準電圧ＶRef に近い電
圧が入力される。
制御する信号のディジタルデータによりＤ／Ａコンバー
タ２の出力ＤＡOUT を基準電圧ＶRef 付近にする。オペ
アンプ３の＋入力にはＤ／Ａコンバータ２の出力電圧Ｄ
ＡOUT が印加されているので、基準電圧ＶRef に近い電
圧が入力される。
【００３０】 （ＤＡOUT ＋ＶOFFSET）＞ＶiN ……（１１） 上記（１１）式の様に、オペアンプ３の＋入力とオペア
ンプ３のオフセット電圧を足した電圧ＶOFFSETが入力電
圧ＶiNより高い時、ＶOUT →Ｃ2 →Ｒ→ＶiNと電流が流
れるので、出力電圧ＶOUT は“Ｈ”となる。出力電圧Ｖ
OUT が“Ｈ”か“Ｌ”かはコンパレータ９の出力ＣＭＰ
で検出でき、制御回路１は出力電圧ＶOUT が“Ｈ”なら
ば、Ｄ／Ａコンバータ２のデータを１つ下げ、又出力電
圧ＶOUTが“Ｌ”ならば、Ｄ／Ａコンバータ２を１つ上
げる。
ンプ３のオフセット電圧を足した電圧ＶOFFSETが入力電
圧ＶiNより高い時、ＶOUT →Ｃ2 →Ｒ→ＶiNと電流が流
れるので、出力電圧ＶOUT は“Ｈ”となる。出力電圧Ｖ
OUT が“Ｈ”か“Ｌ”かはコンパレータ９の出力ＣＭＰ
で検出でき、制御回路１は出力電圧ＶOUT が“Ｈ”なら
ば、Ｄ／Ａコンバータ２のデータを１つ下げ、又出力電
圧ＶOUTが“Ｌ”ならば、Ｄ／Ａコンバータ２を１つ上
げる。
【００３１】図２の例では出力電圧ＶOUT が“Ｈ”なの
で、Ｄ／Ａコンバータ２のデータは１つダウンする。す
ると、電圧ＤＡOUT が少し下がる。そうして「（ＤＡ
OUT ＋ＶOFFSET）＜ＶiN」となるまで繰り返される。
で、Ｄ／Ａコンバータ２のデータは１つダウンする。す
ると、電圧ＤＡOUT が少し下がる。そうして「（ＤＡ
OUT ＋ＶOFFSET）＜ＶiN」となるまで繰り返される。
【００３２】ＶOFFSETは積分回路のオフセット電圧で、
オペアンプ２３のセットとコンパレータ９のオフセット
と、ＶiNに接続されたアンプ１２のオフセット分も足し
合わせたものである。「（ＤＡOUT ＋ＶOFFSET）＜
ＶiN」となったところで、ＶiN→Ｒ→Ｃ2 →ＶOUT と電
流が流れ、出力電圧ＶOUT は“Ｈ”レベルから“Ｌ”レ
ベルになる。それを検知した所で、Ｄ／Ａコンバータ２
のディジタルデータはそのままにする。
オペアンプ２３のセットとコンパレータ９のオフセット
と、ＶiNに接続されたアンプ１２のオフセット分も足し
合わせたものである。「（ＤＡOUT ＋ＶOFFSET）＜
ＶiN」となったところで、ＶiN→Ｒ→Ｃ2 →ＶOUT と電
流が流れ、出力電圧ＶOUT は“Ｈ”レベルから“Ｌ”レ
ベルになる。それを検知した所で、Ｄ／Ａコンバータ２
のディジタルデータはそのままにする。
【００３３】次に、図２のＢの期間において、制御回路
１が信号ＡＴＺＲを“Ｌ”にしてアナログスイッチ１０
をＯＦＦし、アナログスイッチ５，６をＯＮすることに
より、積分回路のコンデンサは８（Ｃ1 ）と７（Ｃ2 ）
が並列に接続されたこととなり、積分アンプのゲインを
元に戻すと共に、先程のオートオフセットキャンセル終
了時、コンデンサ７に充電された電圧は０になる（「Ｃ
1 ≫Ｃ2 」でコンデンサ８の電圧は０の為）。この時の
ＤＡOUT の電圧は、「ＶiN＋ＶOFFSET」となっている。
１が信号ＡＴＺＲを“Ｌ”にしてアナログスイッチ１０
をＯＦＦし、アナログスイッチ５，６をＯＮすることに
より、積分回路のコンデンサは８（Ｃ1 ）と７（Ｃ2 ）
が並列に接続されたこととなり、積分アンプのゲインを
元に戻すと共に、先程のオートオフセットキャンセル終
了時、コンデンサ７に充電された電圧は０になる（「Ｃ
1 ≫Ｃ2 」でコンデンサ８の電圧は０の為）。この時の
ＤＡOUT の電圧は、「ＶiN＋ＶOFFSET」となっている。
【００３４】図２のＴの期間は、積分回路が積分する時
間である。ＶiNは信号入力である。通常は不図示のアン
プ等の出力が接続されており、図２のＡとＢの間は無信
号となっている。図２のＴの期間になると、ＶiNには積
分したい信号が印加される。Ｔ秒後の積分回路出力のＶ
iNT は、次式の様になる。
間である。ＶiNは信号入力である。通常は不図示のアン
プ等の出力が接続されており、図２のＡとＢの間は無信
号となっている。図２のＴの期間になると、ＶiNには積
分したい信号が印加される。Ｔ秒後の積分回路出力のＶ
iNT は、次式の様になる。
【００３５】 ＶiNT ＝ＶiN×Ｔ／｛（Ｃ1 ＋Ｃ2 ）×Ｒ｝ ……（１２） 本実施例によれば、積分回路のオフセット電圧をディジ
タル値により記憶する様にしている為、その電圧が時間
により変動することはなくなり、従来例で述べた積分回
路のオフセットによる誤積分を無くすことができ、より
精度の高い積分回路を提供可能となる。
タル値により記憶する様にしている為、その電圧が時間
により変動することはなくなり、従来例で述べた積分回
路のオフセットによる誤積分を無くすことができ、より
精度の高い積分回路を提供可能となる。
【００３６】また。ディジタル値はフリップフロップや
ディジタルメモリであるＲＡＭ等に記憶することができ
るので、記憶用の外付けコンデンサは不要となり、コス
トの易い積分回路にすることができる。
ディジタルメモリであるＲＡＭ等に記憶することができ
るので、記憶用の外付けコンデンサは不要となり、コス
トの易い積分回路にすることができる。
【００３７】また、実際に信号を積分する時の積分ゲイ
ンより積分回路のオフセットキャンセル時の方の積分ゲ
インを上げることにより、オフセットキャンセル時はオ
フセットによるエラーを大きくし、より精度良く、かつ
短時間にてオフセットキャンセルを行うことが可能とな
る。
ンより積分回路のオフセットキャンセル時の方の積分ゲ
インを上げることにより、オフセットキャンセル時はオ
フセットによるエラーを大きくし、より精度良く、かつ
短時間にてオフセットキャンセルを行うことが可能とな
る。
【００３８】（発明と実施例の対応）本実施例におい
て、制御回路１、Ｄ／Ａコンバータ２、コンパレータ９
が本発明のキャンセル手段に相当し、制御回路１、イン
バータ１１、アナログスイッチ５，６が本発明のゲイン
可変手段に相当する。
て、制御回路１、Ｄ／Ａコンバータ２、コンパレータ９
が本発明のキャンセル手段に相当し、制御回路１、イン
バータ１１、アナログスイッチ５，６が本発明のゲイン
可変手段に相当する。
【００３９】以上が実施例の各構成と本発明の各構成の
対応関係であるが、本発明は、これら実施例の構成に限
定されるものではなく、請求項で示した機能、又は実施
例がもつ機能が達成できる構成であればどのようなもの
であってもよいことは言うまでもない。
対応関係であるが、本発明は、これら実施例の構成に限
定されるものではなく、請求項で示した機能、又は実施
例がもつ機能が達成できる構成であればどのようなもの
であってもよいことは言うまでもない。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
積分回路のオペアンプのオフセット値をディジタル値に
よって記憶するキャンセル手段を設け、積分回路のオフ
セット電圧であるアナログ電圧を公知のＡＤ変換により
ディジタル値に変換し、そのディジタル値をＲＡＭや電
気的に書換え可能なＲＯＭやフリップフロップ等の記憶
素子に記憶させるようにしている。
積分回路のオペアンプのオフセット値をディジタル値に
よって記憶するキャンセル手段を設け、積分回路のオフ
セット電圧であるアナログ電圧を公知のＡＤ変換により
ディジタル値に変換し、そのディジタル値をＲＡＭや電
気的に書換え可能なＲＯＭやフリップフロップ等の記憶
素子に記憶させるようにしている。
【００４１】よって、記憶したオフセット電圧が変動す
ることを無くし、より高精度にすることが可能となる。
ることを無くし、より高精度にすることが可能となる。
【００４２】また、本発明によれば、該積分回路のオフ
セット値をキャンセルする際に、オペアンプのゲインを
上げるゲイン可変手段を設け、オフセット値のキャンセ
ル時には、積分回路のゲインを上げ、オフセットにより
積分される電圧を大きくし、オフセットの差によるエラ
ーを大きくしてオフセットを検出し易くするようにして
いる。
セット値をキャンセルする際に、オペアンプのゲインを
上げるゲイン可変手段を設け、オフセット値のキャンセ
ル時には、積分回路のゲインを上げ、オフセットにより
積分される電圧を大きくし、オフセットの差によるエラ
ーを大きくしてオフセットを検出し易くするようにして
いる。
【００４３】よって、より正確にオペアンプのオフセッ
トを記憶し、精度の高いものにすることが可能となる。
トを記憶し、精度の高いものにすることが可能となる。
【図１】本発明の一実施例における積分回路の構成を示
す回路図である。
す回路図である。
【図２】図１の動作を説明する為のタイミングチャート
である。
である。
【図３】従来の積分回路の構成を示す回路図である。
【図４】図３の改良型である従来の積分回路を示す回路
図である。
図である。
【図５】通常のコンデンサの回路図である。
【図６】コンデンサの等価回路図である。
１ 制御回路 ２ ＤＡコンバータ ３ オペアンプ ５，６，１０ アナログスイッチ ７，８ コンデンサ ９ コンパレータ １１ インバータ
Claims (3)
- 【請求項１】 オペアンプと、信号入力端子と前記オペ
アンプの反転入力端子の間に配置され、電圧を電流に変
換する変換手段と、前記オペアンプの反転入力端子とそ
の出力端の間に配置され、前記電流を積分する積分手段
と、該積分回路のオフセット値を記憶し、キャンセルす
る為のキャンセル手段とを備えた積分回路において、前
記キャンセル手段は、オフセット値をディジタル値によ
って記憶する手段であることを特徴とする積分回路。 - 【請求項２】 該積分回路のオフセット値をキャンセル
する際に、前記オペアンプのゲインを上げるゲイン可変
手段を具備したことを特徴とする請求項１記載の積分回
路。 - 【請求項３】 前記キャンセル手段は、ディジタル値を
記憶する記憶素子を具備していることを特徴とする請求
項１又は２記載の積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31938194A JPH08159752A (ja) | 1994-11-30 | 1994-11-30 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31938194A JPH08159752A (ja) | 1994-11-30 | 1994-11-30 | 積分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08159752A true JPH08159752A (ja) | 1996-06-21 |
Family
ID=18109527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31938194A Pending JPH08159752A (ja) | 1994-11-30 | 1994-11-30 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08159752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006145984A (ja) * | 2004-11-22 | 2006-06-08 | Olympus Corp | 焦点検出装置およびその制御方法 |
| WO2017042991A1 (ja) * | 2015-09-07 | 2017-03-16 | ソニー株式会社 | 波高値検出装置および波高値検出方法 |
-
1994
- 1994-11-30 JP JP31938194A patent/JPH08159752A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006145984A (ja) * | 2004-11-22 | 2006-06-08 | Olympus Corp | 焦点検出装置およびその制御方法 |
| WO2017042991A1 (ja) * | 2015-09-07 | 2017-03-16 | ソニー株式会社 | 波高値検出装置および波高値検出方法 |
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