JPH0815729A - アクティブマトリクス基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 アクティブマトリクス基板表面の平坦化及び
薄膜トランジスタの劣化防止を同時に達成する。 【構成】 アクティブマトリクス基板はマトリクス状に
配列した複数の画素電極を含む上側領域と、個々の画素
電極を駆動する複数の薄膜トランジスタ２を含む下側領
域と、両領域の中間に介在する平坦化層１１とを備えた
積層構造を有する。平坦化層１１は０．５μｍ〜５．０
μｍの厚みを有しており、下側領域表面の凹凸を埋め平
坦化するとともに、薄膜トランジスタ２を被覆して損傷
から保護する。例えば、薄膜トランジスタ２に損傷を与
える事なくプラズマ雰囲気下で平坦化層１１の平らな表
面に透明導電膜１０を成膜する事ができる。この透明導
電膜１０をパタニングして画素電極をマトリクス状に配
列した上側領域とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画素電極とスイッチング
用の薄膜トランジスタ（ＴＦＴ）とが集積的に形成され
たアクティブマトリクス基板及びその製造方法に関す
る。より詳しくは、アクティブマトリクス基板表面の平
坦化技術及び薄膜トランジスタの損傷防止技術に関す
る。

【０００２】

【従来の技術】図４は従来のアクティブマトリクス基板
の半完成品状態を示す模式的な部分断面図である。図示
する様に、絶縁基板１０１の表面には半導体薄膜１０２
が所定の形状にパタニングされている。半導体薄膜１０
２の上には三層のゲート絶縁膜を介してゲート電極１０
３がパタニング形成されている。ゲート電極１０３の直
下に位置する半導体薄膜１０２の部分にはチャネル領域
Ｃｈが設けられるとともに、その両側にはドレイン領域
Ｄとソース領域Ｓが設けられ、薄膜トランジスタ１０４
を構成する。薄膜トランジスタ１０４は第一層間絶縁膜
１０５により被覆されており、その上にはソース領域Ｓ
に電気接続する配線電極１０６がパタニング形成されて
いる。配線電極１０６の上には第二層間絶縁膜１０７が
成膜されている。第二層間絶縁膜１０７の上には透明導
電膜１０８が成膜され、所定の形状にパタニングする事
により画素電極を構成する。なお、第一層間絶縁膜１０
５及び第二層間絶縁膜１０７には予めコンタクトホール
が開口しており、透明導電膜１０８は薄膜トランジスタ
１０４のドレイン領域Ｄと電気接続する様になってい
る。又、半導体薄膜１０２の上には保持容量１０９も形
成されている。

【０００３】

【発明が解決しようとする課題】透明導電膜１０８は例
えばインジウムと錫の複合酸化物をスパッタリングによ
り成膜している。スパッタリングはプラズマ雰囲気下で
行なわれ、エネルギーの高いプラズマ粒子１１０を含ん
でいる。このプラズマ粒子１１０はアルゴンや水素等の
キャリアガス又は成膜材料に起因している。従ってスパ
ッタリングによる透明導電膜１０８の成膜時には、薄膜
トランジスタ１０４が層間絶縁膜１０５，１０７を介し
てプラズマ雰囲気に曝される事になる。層間絶縁膜１０
５，１０７はＰＳＧ等からなり比較的小さな膜厚を有し
ており、エネルギーの高いプラズマ粒子１１０は容易に
層間絶縁膜１０５，１０７を突き抜け、薄膜トランジス
タ１０４に損傷を与えるという課題がある。この損傷あ
るいはダメージを防止する為には、層間絶縁膜１０５，
１０７の膜厚を大きくすれば良いが、実際には成膜時間
が長くなる為製造プロセス上不利となる。又、層間絶縁
膜を厚くすると内部ストレスが増加する為薄膜トランジ
スタ１０４に悪影響を及ぼす。

【０００４】層間絶縁膜１０５，１０７を突き抜けたプ
ラズマ粒子１１０は薄膜トランジスタ１０４に到達し、
ゲート絶縁膜とチャネル領域Ｃｈの界面やゲート絶縁膜
中に進入し欠陥準位を生じる。この為薄膜トランジスタ
１０４の閾値電圧シフト等を引き起し動作不良が発生す
る。図５はチャネル領域Ｃｈの結晶格子状態を模式的に
表わしたものである。チャネル領域Ｃｈでは半導体薄膜
１０２を構成する原子１１１が規則的に配列され結晶格
子を構成している。層間絶縁膜を通過したプラズマ粒子
１１０が原子１１１に衝突し格子欠陥１１２が生じる。
これにより欠陥準位が発生し薄膜トランジスタの閾値電
圧シフトを引き起す。

【０００５】さらに別の解決すべき課題を説明する。図
４に示した従来構造では、絶縁基板１０１に薄膜トラン
ジスタ１０４、配線電極１０６、保持容量１０９等が集
積形成されており、その表面は起伏が激しく無数の凹凸
や段差を含んでいる。この為、アクティブマトリクス基
板を液晶表示装置等に組み込んだ場合、液晶の配向制御
が困難であり均一な画像表示を得る事ができない。特
に、段差部分では液晶の配向が乱れプレチルト角が逆転
したリバースチルトドメインが発生し表示品位が著しく
損われる。又、アクティブマトリクス基板表面の凹凸が
激しい為配向膜の厚みむらが生じる。これと関連して、
配向膜の均一なラビング処理が困難である。

【０００６】

【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はプラズマダメージ等に対する薄膜ト
ランジスタの保護と基板表面の平坦化を同時に達成する
事を目的とする。かかる目的を達成する為に以下の手段
を講じた。即ち、本発明にかかるアクティブマトリクス
基板は基本的な構成として、マトリクス状に配列した複
数の画素電極を含む上側領域と、個々の画素電極を駆動
する複数の薄膜トランジスタを含む下側領域と、両領域
の中間に介在する平坦化層とを備えた積層構造を有す
る。前記平坦化層は０．５μｍ〜５．０μｍの厚みを有
しており、下側領域表面の凹凸を埋め平坦化するととも
に、薄膜トランジタを被覆して損傷から保護する事を特
徴とする。好ましくは、前記平坦化層は１．０μｍ〜
２．０μｍの厚みを有している。

【０００７】本発明にかかるアクティブマトリクス基板
の製造方法は以下の工程からなる。最初に、基板上に複
数の薄膜トランジスタを含む下側領域を集積形成する工
程を行なう。次に、０．５μｍ〜５．０μｍの厚みで平
坦化層を形成し該下側領域表面の凹凸を埋め平坦化する
とともに、該薄膜トランジスタを被覆して予めプラズマ
雰囲気から保護する工程を行なう。続いて、該薄膜トラ
ンジスタに損傷を与える事なくプラズマ雰囲気下で該平
坦化層の平らな表面に透明導電膜を成膜する工程を行な
う。最後に、該透明導電膜をパタニングして画素電極を
マトリクス状に配列した上側領域を形成する工程を行な
う。

【０００８】かかる構成を有するアクティブマトリクス
基板は表示装置に組み込まれる。即ち、本発明にかかる
表示装置は基本的な構成として、所定の間隙を介して互
いに対面配置されたアクティブマトリクス基板及び対向
基板と、該間隙に保持された液晶とを備えている。前記
アクティブマトリクス基板は、複数の薄膜トランジスタ
を含む下側領域と、該下側領域表面の凹凸を埋めて平坦
化し且つ該薄膜トランジスタを被覆して損傷から保護す
る平坦化層からなり０．５μｍ〜５．０μｍの厚みを有
する中間領域と、該平坦化層の平らな表面に形成された
マトリクス状の画素電極を含み該中間領域を介して該下
側領域に電気接続された上側領域とを有する。

【０００９】

【作用】本発明によれば、薄膜トランジスタを含む下側
領域と画素電極を含む上側領域との間に平坦化層を介在
させている。この平坦化層は０．５μｍ〜５．０μｍの
厚みを有する。薄膜トランジスタを被覆して損傷から保
護する為に十分な厚みであり、プラズマ粒子の進入を途
中でブロックする事ができる。これにより薄膜トランジ
スタの閾値電圧シフト等劣化を防ぐ事が可能になる。
又、平坦化層は下側領域の凹凸を埋め平坦化する為に十
分な厚みを有している。この平坦化層の平らな表面にマ
トリクス状の画素電極を含む上側領域を形成している。
従って画素電極の表面も平坦化されており、下側領域段
差部の影響を受けない為リバースチルトドメインを低減
させる事が可能になる。又、画素電極周囲には盛り上が
った部分が存在しない為、横方向の電界の影響を受ける
事がなく、安定した液晶のオン／オフ制御を行なう事が
できる。

【００１０】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は、本発明にかかるアクティブマ
トリクス基板の半完成品状態を示す模式的な部分断面図
である。図示する様に、石英ガラス等からなる絶縁基板
１の上には薄膜トランジスタ（ＴＦＴ）２及び保持容量
３が集積的に形成されている。薄膜トランジスタ２は所
定の形状にパタニングされた半導体薄膜４を素子領域と
して利用している。この半導体薄膜４は例えば第一のポ
リシリコン（以下、１Ｐｏｌｙと称する）からなる。な
お本発明はこれに限られるものではなく、ポリシリコン
に代え、単結晶シリコンや非晶質シリコンを用いる事も
可能である。半導体薄膜４の上には三層のゲート絶縁膜
を介してゲート電極Ｇがパタニング形成されている。こ
のゲート電極Ｇは、例えば第二のポリシリコン（以下、
２Ｐｏｌｙと称する）からなる。ＴＦＴ２のソース領域
Ｓには第一層間絶縁膜５に設けられた第一コンタクトホ
ール６を通じ配線電極７が電気接続している。第一層間
絶縁膜５は例えば燐がドーピングされたガラスからな
り、以下１ＰＳＧと称する。配線電極７は例えばアルミ
ニウムからなり画像信号ラインその他を構成する。配線
電極７は第二層間絶縁膜８により被覆されている。一
方、ＴＦＴ２のドレイン領域Ｄには第一層間絶縁膜５及
び第二層間絶縁膜８を介して設けられた第二コンタクト
ホール９を通じ、透明導電膜１０が電気接続している。
完成品状態ではこの透明導電膜１０がマトリクス状にパ
タニングされ画素電極となる。第二層間絶縁膜８は配線
電極７を被覆する様に成膜されており、同じく燐をドー
ピングしたガラス等からなり、以下２ＰＳＧと称する。

【００１１】本発明の特徴事項として、第二層間絶縁膜
８と透明導電膜１０との間に平坦化層１１が介在してい
る。この平坦化層１１はＴＦＴ２、保持容量３、配線電
極７等の凹凸を埋め平坦化する為に十分な厚みを有して
いる。平坦化層１１の表面は略完全な平面状態にあり、
その上に透明導電膜１０がスパッタリング等により成膜
される。従って、透明導電膜１０のレベルには何等凹凸
が存在しない。平坦化層１１は一般に無色透明である事
が要求される。又、第二コンタクトホール９を設ける必
要がある為、微細加工が可能でなければならない。さら
に、透明導電膜１０のエッチング等に薬品を用いる為、
所望の耐薬品性が要求される。加えて、後工程で高温に
曝される為、所定の耐熱性を要求される。かかる要求特
性を満たす為、所望の有機材料や無機材料が選択され
る。有機材料としては、例えばアクリル樹脂やポリイミ
ド樹脂が挙げられる。ポリイミドは耐熱性に優れている
が若干着色がある。これに対してアクリル樹脂は略完全
に無色透明である。これらの樹脂は、例えばスピンコー
ト法や転写法により塗布される。無機材料としては、例
えば二酸化珪素を主成分とする無機ガラスが挙げられ
る。本実施例では、所定の粘性を有し凹凸を埋めるのに
好適なアクリル樹脂を用いている。以上説明した様に、
本発明は基板上に集積形成されたＴＦＴ２、保持容量
３、配線電極７等を含む下側領域と、マトリクス状に配
列した画素電極を含む上側領域との間に、平坦化層１１
からなる中間領域を介在させた事を特徴とする。個々の
画素電極は平坦化層１１を介して設けられた第二コンタ
クトホール９を通じて対応するＴＦＴ２の半導体薄膜４
に電気接続する。

【００１２】平坦化層１１は下側領域表面の凹凸を埋め
平坦化するとともに、ＴＦＴ２を完全に被覆して損傷か
ら保護する機能を有する。例えば、透明導電膜１０はス
パッタリング等によりインジウムと錫の複合酸化物（Ｉ
ＴＯ）を成膜して形成する。スパッタリングの際には絶
縁基板１がプラズマ雰囲気下に曝露される為、高エネル
ギーを有するプラズマ粒子１２の照射を受ける。このプ
ラズマ粒子１２はスパッタリングの際に導入されるキャ
リアガス又はターゲットから放出される原子に起因して
いる。このプラズマ粒子１２は平坦化層１１によりブロ
ックされ薄膜トランジスタ２の素子領域を構成する半導
体薄膜４に到達する事がない。従って、薄膜トランジス
タ２を損傷する事がなく閾値電圧シフト等の動作不良を
引き起さない。仮に、ドレイン領域Ｄとソース領域Ｓと
の間に位置するチャネル領域Ｃｈにプラズマ粒子１２が
進入すると、欠陥準位が生じ閾値電圧シフトの原因とな
る。これを防止する為には第一層間絶縁膜５及び第二層
間絶縁膜８の膜厚を厚くする事も考えられる。しかしな
がら、これでは成膜時間が増大しプロセス上不利にな
る。又、膜厚が大きくなると内部応力が増大し薄膜トラ
ンジスタ２の電気特性に悪影響を及ぼす。これに対し、
本発明では平坦化層１１を介在させ且つその膜厚を適当
に設定する事によりプラズマ粒子１２を効果的にブロッ
クしている。前述した様に平坦化層１１はアクリル樹脂
等の有機材料をスピンコートして成膜できる為、膜厚が
大きくても短時間で成膜できる。又、内部応力も大きく
ならない。下側領域表面の凹凸を埋め平坦化するととも
に薄膜トランジスタを被覆してプラズマダメージ等から
保護する為、平坦化層１１は少なくとも０．５μｍの厚
みを必要とする。これより薄いと、下側領域表面の凹凸
を埋めきれない場合があり、又プラズマ粒子の進入を完
全にブロックする事ができない場合がある。一方、平坦
化層１１の厚みを５．０μｍ以上に大きくする事は不要
であり、この厚み以下で十分な平坦化機能及び保護機能
を奏する。

【００１３】次に、図２及び図３を参照して、本発明に
かかるアクティブマトリクス基板製造方法を詳細に説明
する。先ず最初に、図２の工程Ａにおいて、石英等から
なる絶縁基板の表面に１ＰｏｌｙをＬＰＣＶＤ法により
成膜する。次にＳｉイオン注入を行ない一旦微細化した
後固相成長を行ない、１Ｐｏｌｙの大粒径化を図る。そ
の後１Ｐｏｌｙを島状にパタニングし素子領域を形成す
る。さらにその表面を熱酸化しＳｉＯ₂ としてゲート酸
化膜を得る。さらにボロンイオンを所定濃度で注入し、
予め閾値電圧の調整を行なう。なお図示しないが同時に
１Ｐｏｌｙをパタニングして保持容量を形成できる様に
する。次に工程Ｂにおいて、ＬＰＣＶＤ法によりＳｉＮ
を成膜しゲート窒化膜とする。このＳｉＮの表面を熱酸
化しＳｉＯ₂ に転換する。この様にしてＳｉＯ₂ ／Ｓｉ
Ｎ／ＳｉＯ₂ の三層構造からなる耐圧性に優れたゲート
絶縁膜が得られる。次にＬＰＣＶＤ法により２Ｐｏｌｙ
を堆積する。２Ｐｏｌｙの低抵抗化を図った後、所定の
形状にパタニングしゲート電極Ｇを得る。次にゲート電
極ＧをマスクとしてセルフアライメントによりＡｓイオ
ンを注入し所謂ＬＤＤ構造とする。続いてＳｉＮを部分
的にエッチングで除去した後、Ａｓイオンを高濃度で注
入し１Ｐｏｌｙにソース領域Ｓ及びドレイン領域Ｄを設
ける。この様にしてＮチャネル型のＴＦＴが形成され
る。なお、Ｐチャネル型のＴＦＴを形成する場合にはボ
ロンイオンを注入する。続いて工程ＣにおいてＡＰＣＶ
Ｄ法により１ＰＳＧを堆積する。この１ＰＳＧに第一コ
ンタクトホール（１ＣＯＮ）をパタニング形成した後、
スパッタリングによりアルミニウム（Ａｌ）を全面的に
成膜する。これを所定の形状にパタニングしてＴＦＴの
ソース領域Ｓに電気接続する配線電極に加工する。さら
に工程Ｄにおいて、ＡＰＣＶＤ法により、１ＰＳＧに重
ねて２ＰＳＧを堆積し、Ａｌからなる配線電極を完全に
被覆する。

【００１４】図３の工程Ｅにおいて、２ＰＳＧ表面の凹
凸を平坦化層で埋める。この為、本実施例では所定の粘
性を有する液状のアクリル樹脂をスピンコーティングで
塗布した。その後加熱処理を施しアクリル樹脂を硬化さ
せて平坦化層とした。平坦化層は０．５μｍ〜５．０μ
ｍの厚みを有する。好ましくは、１．０μｍ〜２．０μ
ｍの厚みに設定される。この範囲で平坦化層は下側領域
表面の凹凸を完全に埋める事ができるとともに、ＴＦＴ
を被覆して完全に損傷から保護する事ができる。本実施
例では平坦化層の厚みを１．４μｍに設定した。硬化し
た平坦化層に対してフォトリソグラフィ及びエッチング
を施し第二コンタクトホール（２ＣＯＮ）を形成する。
この２ＣＯＮの底部にはＴＦＴのドレイン領域Ｄが露出
している。次に工程Ｆにおいてスパッタリングにより透
明導電膜を成膜する。本実施例では透明導電膜材料とし
てＩＴＯを用いる。スパッタリングはプラズマ雰囲気下
で行なわれる。プラズマ雰囲気に含まれる高エネルギー
のプラズマ粒子は平坦化層により遮断されＴＦＴに到達
する事がない。従ってＴＦＴのチャネル領域Ｃｈやゲー
ト絶縁膜が損傷を受けない為、予め調整された閾値電圧
の変動を抑制できる。ＩＴＯは２ＣＯＮの内部にも充填
され、ＴＦＴのドレイン領域Ｄと電気的な導通がとられ
る。最後に工程ＧにおいてＩＴＯを所定の形状にパタニ
ングし画素電極とする。以上の工程により平坦化された
アクティブマトリクス基板が得られる。

【００１５】かかる構成を有するアクティブマトリクス
基板を用いて液晶表示装置を組み立てる事ができ、その
工程を図３の（Ｈ）に示す。即ち、液晶表示装置は所定
の間隙を介して互いに対面配置された絶縁基板と対向基
板との間に液晶を保持した構成となっている。対向基板
の内表面には対向電極が成膜されている。絶縁基板及び
対向基板の内表面は配向処理されており、液晶は例えば
ツイストネマティックモードに配向される。従来の構造
と異なり絶縁基板の表面は極めて平坦化されており、段
差部がない為一様なラビング処理を行なえる。従って、
画面全体に渡って均一な配向制御が可能になる。又、Ｉ
ＴＯからなる画素電極の周囲には何等盛り上がった部分
が存在しない。従って液晶は対向電極と画素電極との間
に作用する垂直方向の電界によって完全に駆動制御さ
れ、横方向の電界の影響を受ける事がない。従来問題と
なっていたリバースチルトドメインによる表示品位の劣
化を有効に防止できる。

【００１６】

【発明の効果】以上説明した様に、本発明によれば、マ
トリクス状に配列した複数の画素電極を含む上側領域
と、個々の画素電極を駆動する複数の薄膜トランジスタ
を含む下側領域との間に、平坦化層からなる中間領域を
介在させている。この平坦化層は０．５μｍ〜５．０μ
ｍの厚みを有しており、下側領域表面の凹凸を埋め平坦
化するとともに、薄膜トランジスタを被覆して損傷から
保護する。かかる構成により、アクティブマトリクス基
板を液晶表示装置に組み込んだ場合、液晶の均一な配向
制御が可能となり画像品位を著しく改善できるという効
果がある。又、製造プロセス中加わるプラズマダメージ
等から薄膜トランジスタを保護できる為、閾値電圧シフ
ト等を抑制する事が可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明にかかるアクティブマトリクス基板の半
完成品状態を示す模式的な部分断面図である。

【図２】本発明にかかるアクティブマトリクス基板製造
方法を示す工程図である。

【図３】同じく本発明にかかるアクティブマトリクス基
板製造方法を示す工程図である。

【図４】従来のアクティブマトリクス基板の一例を示す
模式的な部分断面図である。

【図５】薄膜トランジスタのチャネル領域における格子
欠陥を表わす模式図である。

【符号の説明】

１ 絶縁基板 ２ 薄膜トランジスタ ３ 保持容量 ４ 半導体薄膜 ５ 第一層間絶縁膜 ６ 第一コンタクトホール ７ 配線電極 ８ 第二層間絶縁膜 ９ 第二コンタクトホール １０ 透明導電膜 １１ 平坦化層 １２ プラズマ粒子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 久雄 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配列した複数の画素電極
   を含む上側領域と、個々の画素電極を駆動する複数の薄
   膜トランジスタを含む下側領域と、両領域の中間に介在
   する平坦化層とを備えた積層構造を有するアクティブマ
   トリクス基板であって、 前記平坦化層は０．５μｍ〜５．０μｍの厚みを有して
   おり、下側領域表面の凹凸を埋め平坦化するとともに、
   該薄膜トランジスタを被覆して損傷から保護する事を特
   徴とするアクティブマトリクス基板。
2. 【請求項２】 前記平坦化層は１．０μｍ〜２．０μｍ
   の厚みを有する事を特徴とする請求項１記載のアクティ
   ブマトリクス基板。
3. 【請求項３】 基板上に複数の薄膜トランジスタを含む
   下側領域を集積形成する工程と、０．５μｍ〜５．０μ
   ｍの厚みで平坦化層を形成し該下側領域表面の凹凸を埋
   め平坦化するとともに該薄膜トランジスタを被覆して予
   めプラズマ雰囲気から保護する工程と、該薄膜トランジ
   スタに損傷を与える事なくプラズマ雰囲気下で該平坦化
   層の平らな表面に透明導電膜を成膜する工程と、該透明
   導電膜をパタニングして画素電極をマトリクス状に配列
   した上側領域を形成する工程とを行なうアクティブマト
   リクス基板の製造方法。
4. 【請求項４】 所定の間隙を介して互いに対面配置され
   たアクティブマトリクス基板及び対向基板と、該間隙に
   保持された液晶とを備えた表示装置であって、 前記アクティブマトリクス基板は、複数の薄膜トランジ
   スタを含む下側領域と、該下側領域表面の凹凸を埋めて
   平坦化し且つ該薄膜トランジスタを被覆して損傷から保
   護する平坦化層からなり０．５μｍ〜５．０μｍの厚み
   を有する中間領域と、該平坦化層の平らな表面に形成さ
   れたマトリクス状の画素電極を含み該中間領域を介して
   該下側領域に電気接続された上側領域とを有する事を特
   徴とする表示装置。