JPH0815378A - テスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 多機能なＬＳＩにおいて、内部機能ブロック
を外部端子からテストを行なう場合に、回路規模、配線
遅延の増大を抑えて、あたかも内部機能ブロックを一つ
のＬＳＩのように扱うことが可能なテスト回路。 【構成】 テストを行なう機能ブロックの入力部に入力
信号選択部２１、出力部にトライステートゲートのスイ
ッチ動作で出力信号を選択する出力信号選択部３１を設
け、これらをテストモード制御信号６１、６２、６３に
よって制御し、出力信号線群５１を構成する各出力信号
線には信号遅延抑制バッファ５６〜５９を設ける。ま
た、これらテスト回路は、テストを行なう機能ブロック
の近くに配置されるように、一つのテスト回路部および
機能ブロックを階層ブロック１００として配置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩに組み込まれた
機能ブロックを単体若しくは複数のブロック毎にテスト
可能なようにＬＳＩに付加されるテスト回路に関するも
のである。

【０００２】

【従来の技術】近年のＬＳＩ開発において、従来は複数
のＬＳＩで構成されていた電子機器が、部品数の削減と
いう要求により漸次一つに統合されて、ＬＳＩが多機能
化する傾向にある。

【０００３】従来、一つの機能をもったＬＳＩのテスト
は、その外部端子を直接使用することによって比較的容
易に行なうことが可能であった。しかし、既に述べたよ
うに一つのＬＳＩが多機能化され、内部の複数の機能ブ
ロックをテストするためには、入出力用とは別にテスト
用の端子を設ける必要がある。特に、内部のブロック間
の結線で閉じていて外部端子に現れない信号をモニター
する場合は、その傾向がより顕著なものになる。

【０００４】図２はテスト回路を付加していないＬＳＩ
の機能ブロックを示し、各機能ブロック１、２、３に
は、機能ブロック２に代表して示すように、入力端子１
１、出力端子１２、１３が設けられている。これと比較
して、図３のように、比較的多機能でないＬＳＩ、また
は専ら評価用として設計するＬＳＩ等で簡単なテスト回
路を付加した回路においては、通常の外部端子１１〜１
３の他に入力用の端子１４、内部結線のモニター用端子
１５、および必要により機能ブロック内部のモニター用
の端子１６等のテスト専用端子が必要となっている。そ
して入力用端子１４と機能ブロック１の出力とを切り換
えるために入力信号選択部２１を備え、セレクタ２３を
制御信号６３により動作させる。

【０００５】次に、図４のように比較的多機能なＬＳＩ
のテスト回路として、入力信号を選択する入力信号選択
部２１、出力信号を選択する出力信号選択部３１を付加
する場合において、各機能ブロックで選択された論理積
ゲート３６〜３９からの出力信号、および機能ブロック
１〜３以外の機能ブロックからの出力信号群４０は、テ
ストモードで制御される制御信号６２、６３によって、
そのただ一つの信号のみが出力端子に出力されるように
制御され、出力端子の前で論理和接続回路４１〜４４に
よって統合されている。

【０００６】ここで、出力端子１８、１９は図３の出力
端子１５、１６のようなテスト専用端子ではなく、出力
端子１２、１３と同様な通常使用する出力端子である。
また入力信号１０は、他の機能ブロックのテスト時に共
用できるように他の機能ブロックに接続されており、各
々の機能ブロックの入力信号選択部２１で選択して使用
できる。

【０００７】

【発明が解決しようとする課題】しかしながら、図３の
ような回路では、テスト専用端子が内部結線などのモニ
ター数の分必要となり、評価用ＬＳＩであったとしても
端子数が多くなりすぎる。ましてや製品用ＬＳＩとして
は、端子数の増加はＬＳＩチップ面積の増大に直接関係
することとなり、ＬＳＩの小型化という要求を満足させ
る点で不利となる。

【０００８】そこで通常は、図４のようなテスト回路を
付加することによって、テストモードを切り換えて入出
力端子を選択して使用することで外部端子数の増加を抑
え、通常使用時の端子数と実質上大差ないものにするこ
とができるが、出力端子の前に設けた論理和接続回路４
１〜４４は、内部の機能ブロックが多くなるにつれて、
また内部結線のモニター数が多い程、そしてテストのモ
ードが多くなる程大規模なものになる。

【０００９】これは、現在ＬＳＩの開発の主流である自
動レイアウトツールによって、マスクレイアウト上の占
有面積の増加、信号線の引き回しによる信号遅延の増
加、大規模論理和ゲートの駆動に要する信号遅延や消費
電流の点で不利になることが問題となる。

【００１０】本発明は、このような従来の問題を解決す
るもので、ＬＳＩの内部の機能ブロックをテストモード
を切り換えることによって、あたかもその機能ブロック
が一つのＬＳＩであるかのように外部端子から信号を与
えて結果をモニターしてテストをすることにより、出力
端子の前に論理和接続回路を必要としないテスト回路を
提供することを目的とするものである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明のテスト回路は、テストモードによって入力
信号を制御する入力信号選択部と、外部端子に接続され
る出力信号群のただ一つのみが選択出力されるように、
トライステートゲートのスイッチ動作により制御される
出力信号選択部と、出力信号選択部からの出力信号を結
合する出力信号線群と、出力信号線群を構成する各出力
信号線の信号遅延を抑制するバッファ回路とを備えたも
のである。

【００１２】

【作用】本発明は、上記構成によって、外部端子の増加
を抑えてＬＳＩ内部の機能ブロックをテストすることが
可能となり、また、出力端子の前に論理和接続回路を必
要とせず、さらに、テスト回路を各機能ブロック毎に設
けるので、マスクレイアウト上の占有面積や配線遅延の
削減に効果を有する。

【００１３】

【実施例】図１は本発明の一実施例の構成を示すもので
あり、図２および図４に示した従来例と同じ機能のもの
には同じ符号を付してある。図１には機能ブロック２以
外のテスト回路は記載を省略しているが、各機能ブロッ
ク１、２、３毎にテスト回路が付加されているものとす
る。また、入力信号選択部２１と出力信号選択部３１を
機能ブロックに組み込む設計手法をとり、テスト回路を
含む機能ブロックを一つの階層ブロック１００としてい
る。

【００１４】図１において、１、２、３はＬＳＩの各機
能ブロック、１０は他の機能ブロックへの入力信号線、
１１、１７は外部入力端子、１２、１３、１８、１９は
外部出力端子である。２１は入力信号選択部、２２、２
３はセレクタ、３１は出力信号選択部、３２、３３、３
４、３５は出力用トライステートゲート、５１は出力信
号線群、５２、５３、５４、５５は出力ゲート、５６、
５７、５８、５９は信号遅延抑制バッファ、６１、６
２、６３は制御信号、６４はセレクタ２３を制御する制
御ゲート、６５はトライステートゲート３４、３５を制
御する制御ゲート、７１から７８は他の機能ブロックの
信号出力用トライステートゲート、７９は信号線プルダ
ウン用トライステートゲートである。１００は一つのテ
スト回路および機能ブロックを含む階層ブロックであ
る。

【００１５】入力信号線１０は図４と同様に他の機能ブ
ロックのテスト時に共用できるように、他の機能ブロッ
クに接続されており、各々の機能ブロックの入力信号選
択部２１で選択して使用できる。

【００１６】次に上記実施例の動作について説明する。
まず、ＬＳＩ内部の一つの機能ブロック２を単体でテス
トする場合について説明する。

【００１７】ＬＳＩ全体がテストモードを選択されると
き、制御信号６３がＨレベルになる。そして、機能ブロ
ック２の単体テストモードを選択するとき、制御信号６
２もＨレベルになる。また、機能ブロック１との結合テ
ストモードではないので制御信号６１はＬレベルになっ
ている。この時、機能ブロック２のテスト回路の入力信
号選択部２１のセレクタ２２、２３は、それぞれ外部入
力端子１１、１７の信号を選択して機能ブロック２へ入
力する。また、機能ブロック２の出力信号選択部３１の
トライステートゲート３２、３３は、ともに制御信号６
２によって、またトライステートゲート３４、３５は制
御信号６２、６３によって制御され、目的とする出力信
号をそれぞれ外部出力端子１２、１３、１８または１９
へ出力する。外部出力端子１２、１３、１８または１９
へは、最高でテストモード数の分（例えば、トライステ
ートゲート３４に対してトライステートゲート７１、７
３）の出力が接続された出力信号線群５１によって信号
が送られる。

【００１８】この出力信号線群５１は、テストモードに
よっても信号が不定にならないように、必ず、信号線に
接続する複数のトライステートゲートの一つのみがアク
ティブになるように制御される。出力ゲート５２、５
３、５４、５５は、出力線群の信号遅延を抑えて外部出
力端子１２、１３、１８または１９に信号を伝えること
が可能なように、それぞれ信号遅延制御バッファ５６、
５７、５８および５９を備えている。

【００１９】次に、テストモードを複数の機能ブロック
を同時にテストする結合モードに設定する場合について
説明する。

【００２０】基本的には、上記単体テストモードと同様
であるので、相違点のみを説明する。例えば、機能ブロ
ック１および機能ブロック２の結合テストモードの時
は、制御信号６１もＨレベルとなる。従って、機能ブロ
ック２のテスト回路の入力信号選択部２１のセレクタ２
３は、機能ブロック１の出力信号を選択して機能ブロッ
ク２へ取り込む。出力信号選択部３１等の信号の状態
は、上記単体テストモードと同様である。なお、図１で
は省略しているが、機能ブロック１の入力信号選択部
は、上記機能ブロック２単体テストの説明と同様に、入
力信号線１０を通じて外部入力端子１１、１７から信号
を得るように動作する。

【００２１】最後に、通常の使用時には、制御信号６
１、６２はＨレベルに、制御信号６３はＬレベルになっ
ている。従って、機能ブロック２をはじめとするＬＳＩ
内部の全機能ブロックは、入力信号選択部２１のセレク
タ２２では外部端子からの信号（機能ブロック２におい
ては、外部端子１１からの信号）を選択してブロックへ
入力し、セレクタ２３ではその機能ブロックの前段の機
能ブロックの出力信号（機能ブロック２においては、機
能ブロック１の信号）を選択してブロックへ入力する。
また、各機能ブロックからの出力信号は、機能ブロック
２を例にとると、出力信号選択部３１のトライステート
ゲート３２、３３はアクティブ状態、トライステートゲ
ート７５〜７９は非アクティブ状態となり、トライステ
ートゲート３２、３３の信号をそれぞれ外部出力端子１
２、１３へ出力する。また、トライステートゲート３
４、３５は非アクティブ状態、トライステートゲート７
１または７３、および７２または７４の内いずれかがア
クティブ状態となり、そのアクティブなゲート信号が、
それぞれ出力ゲート５４、５５を通して外部出力端子１
８、１９へ出力される。

【００２２】表１に、これら制御信号６１、６２、６３
の状態と、入力信号選択部２１および出力信号選択部３
１の状態を示す。

【００２３】

【表１】

【００２４】先にも少し述べたが、トライステートゲー
ト３２〜３５または７１〜７９は、出力信号線群５１に
接続される組（例えば３４、７１、７３）のうち必ず一
つのみがアクティブとなるように制御され、不定にはな
らない。従って出力信号線群５１の一つ毎に、通常に使
用される各出力信号線は、一つのみ接続される構造とな
っている。また、テストモードによってモニター信号数
が少ない場合で、出力信号線群５１に出力信号が出ない
状況を避けるため、そのような対策が必要な信号線に入
力Ｌ固定のトライステートゲート７９を一つ加えてお
く。例えばトライステートゲート３２、７６、７８およ
び７９の信号線において、テストモードによってトライ
ステートゲート３２、７６および７８のいずれもアクテ
ィブとならないときは、ゲート７９をアクティブにする
ことによって、信号線が不定とならないように制御され
る。入力Ｌ固定のトライステートゲート７９は、外部端
子の使用状況によって入力Ｈ固定に設計することも可能
である。

【００２５】出力信号線群５１の各出力信号線に設けて
いる遅延制御バッファ５６、５７、５８および５９は、
テストモードによって選択されるただ一つのトライステ
ートゲートによって駆動されるが、マスクレイアウトの
最も長いパスによる信号遅延を、回路動作上問題のない
範囲に制御するように、駆動能力を考慮して設計する。

【００２６】図４の従来例の論理積ゲート３６〜３９と
図１の本実施例のトライステートゲート３２〜３５およ
び７１〜７９との関係、および図４の大規模出力用論理
和接続回路４１〜４４と図１の遅延制御バッファ５６、
５７、５８および５９との関係は、それぞれテスト回路
の動作上対応している。

【００２７】配線長とマスクレイアウト面積の点で考察
するとき、自動レイアウトツールによっては、図４の従
来例の論理積ゲート３６〜３９のレイアウト上の位置
は、本実施例で採用する階層ブロック１００を持たない
ため、本実施例で行なうレイアウト上の位置よりもその
配置位置が特定されない。これは、配線長の不要な増加
とレイアウト面積の増加を招きやすいといえる。

【００２８】トランジスタ数については、図４の従来例
の場合に信号線を本実施例のように負論理とし、論理積
３６〜３９を否定論理積に、出力論理和４１〜４４を否
定論理積（説明のために前者の否定論理積をＡ、後者の
それをＢとする）に置き換えるとすれば、Ａでは１ゲー
ト当たり４トランジスタで構成され、本実施例のトライ
ステートゲートと同数となる。一方Ｂは、出力信号一つ
当たりテストモード数の２倍のトランジスタ数で構成さ
れることになるが、本実施例の遅延抑制バッファは、テ
ストモード数に関係なく、４トランジスタで構成するこ
とが可能である。つまり、テストモード数が増加するに
従って、従来例と本実施例でのトランジスタ数の差が顕
著なものになる。

【００２９】また、特に図示はしてないが、このような
テスト回路では、入出力パッドのバッファ（またはマル
チプレクサ）が必要になる。このとき本実施例の遅延制
御バッファは、その機能を共用することも可能である
が、従来例では出力用論理和接続回路４１〜４４とは別
に入出力パッド用バッファ（またはマルチプレクサ）が
必要になり、回路構成上、本実施例は有利である。

【００３０】

【発明の効果】上記実施例から明らかなように、本発明
のテスト回路によれば、ＬＳＩ外部端子のうちテスト専
用端子を減らすことが可能となり、通常使用する時の外
部端子をそのまま使用して、内部の複数の機能ブロック
をテストモードを切り換えることによって、一つのＬＳ
Ｉチップのようにテストを行なうことが可能となる。

【００３１】また、従来のような出力信号選択部の大規
模な論理回路が不要となるため、ゲート数を削減するこ
とができ、テスト回路を各機能ブロック毎に設けること
により、自動レイアウトツールによって作成されたレイ
アウトでも、テスト回路の選択回路で使用する制御信号
線、および機能ブロックの入出力用信号線の引き回しを
最小限に抑えることが容易になる。これらは、ＬＳＩ回
路規模および回路機能が増加し、テストモードが増加す
るほど、ＬＳＩ面積の削減と信号遅延の削減に顕著な効
果を発揮し、また、消費電力の削減にも寄与することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるテスト回路を付加し
たＬＳＩの概略ブロック図

【図２】テスト回路を付加していないＬＳＩの概略ブロ
ック図

【図３】従来のテスト回路を付加したＬＳＩの概略ブロ
ック図

【図４】従来のテスト回路を付加した別のＬＳＩの概略
ブロック図

【符号の説明】

１、２、３ 機能ブロック １０ 他の機能ブロックへの入力信号線 １１、１７ 外部入力端子 １２、１３、１８、１９ 外部出力端子 ２１ 入力信号選択部 ２２、２３ セレクタ ３１ 出力信号選択部 ３２、３３、３４、３５ 出力用トライステートゲート ５１ 出力信号線群 ５２、５３、５４、５５ 出力ゲート ５６、５７、５８、５９ 信号遅延制御バッファ ６１、６２、６３ 制御信号 ６４、６５ 制御ゲート ７１、７２、７３、７４、７５、７６、７７、７８ 他
のブロックの信号出力用トライステートゲート ７９ 信号線プルダウン用トライステートゲート １００ 階層ブロック（テスト回路を付加した機能ブロ
ック）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 テストモードによって入力信号を制御す
   る入力信号選択部と、外部端子に接続される出力信号群
   のただ一つのみが選択出力されるように、トライステー
   トゲートのスイッチ動作により制御される出力信号選択
   部と、前記出力信号選択部からの出力信号を結合する出
   力信号線群と、前記出力信号線群を構成する各出力信号
   線の信号遅延を抑制するバッファ回路とを備えたテスト
   回路。
2. 【請求項２】 入力信号選択部および出力信号選択部
   を、テストを行なうＬＳＩ内部の機能ブロックを含む階
   層ブロックとして配置した請求項１記載のテスト回路。