JPH08153777A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08153777A
JPH08153777A JP29485094A JP29485094A JPH08153777A JP H08153777 A JPH08153777 A JP H08153777A JP 29485094 A JP29485094 A JP 29485094A JP 29485094 A JP29485094 A JP 29485094A JP H08153777 A JPH08153777 A JP H08153777A
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silicon
film
groove
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polycrystalline silicon
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Izumi Oosaga
泉 大佐賀
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Abstract

(57)【要約】 (修正有) 【目的】結晶欠陥の発生しない素子分離絶縁膜の形成方
法を提供し、微細で高密度の半導体装置の製造を容易に
する。 【構成】シリコン基板主面に酸化防止膜を形成する工程
と、素子分離形成領域の前記酸化防止膜を除去する工程
と、前記酸化防止膜の除去された領域のシリコン基板主
面に溝を形成する工程と、前記溝の側面を多結晶シリコ
ンで被覆する工程と、前記酸化防止膜を酸化マスクにし
て前記溝の底面および前記多結晶シリコンの表面を熱酸
化して前記素子分離形成領域に素子分離絶縁膜を形成す
る工程とを含む。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体素子間を絶縁分離する素子分離絶縁
膜の形成方法に関する。
【0002】
【従来の技術】素子分離絶縁膜の形成方法としては、従
来LOCOS(Local Oxidation of
Silicon)法が広く用いられている。この方法
は、シリコン窒化膜等の耐酸化性を有する絶縁膜をマス
クにして熱酸化し、シリコン基板の一部に選択的に厚い
シリコン酸化膜を形成するものである。
【0003】しかし、このLOCOS法による素子分離
絶縁膜の形成方法では、半導体素子の微細化に対応でき
なくなってきている。この理由として、次の2つの理由
が挙げられる。その第1の理由は、このLOCOS法で
は、素子分離絶縁膜であるシリコン酸化膜が凸状に形成
され、その平坦性が悪くなる。この平坦性の悪さのため
に、素子分離絶縁膜上に微細な形状の半導体デバイス用
パターンが形成できなくなり、微細構造の半導体素子の
形成に限界が生じる。その第2の理由は、このLOCO
S法では、熱酸化の時にいわゆるバーズビークが形成さ
れ素子分離絶縁膜の端部(エッジ)が裾を引く。このた
めに、素子分離絶縁膜のパターン寸法が設計値より大き
くなり、0.5μm以下のパターン形成が難しくなって
くる。又、このバーズビークを回避しようとすると、こ
の方法ではシリコン基板への結晶欠陥の発生が避けられ
なくなる。
【0004】このようなLOCOS法の限界のために、
微細形状の素子分離が可能な新しい方法が検討されてい
る。その中で最も有望な方法としては、リセスLOCO
S法が挙げられる。このリセスLOCOS法は、シリコ
ン基板の一部を凹状にした後この領域を選択的に熱酸化
する方法である。
【0005】以下、典型的なリセスLOCOS法による
素子分離絶縁膜の形成方法について、図3に基づいて説
明する。図3は従来のリセスLOCOS法を説明するた
めにその製法を工程順に示した略断面図である。
【0006】図3(a)に示すように、シリコン基板2
1上にシリコン酸化膜22を熱酸化法で、このシリコン
酸化膜22上にシリコン窒化膜23をCVD(化学的気
相成長)法でそれぞれ形成した後、ホトレジストマスク
24をマスクにしてドライエッチングを行う。このドラ
イエッチングで、シリコン窒化膜23、シリコン酸化膜
22を順次エッチングし、シリコン基板21の表面も加
工してシリコン溝25を形成する。このシリコン溝25
の深さは、素子分離絶縁膜の膜厚に合わせて決めるがだ
いたい200〜500nmとする。
【0007】次に、ホトレジストマスク24を除去し、
シリコン基板21を洗浄する。次に、図3(b)に示す
ようにシリコン溝25の側壁に側壁シリコン窒化膜26
を形成する。この側壁シリコン窒化膜26は、CVD法
でシリコン基板の全面にシリコン窒化膜を堆積させた
後、このシリコン窒化膜の異方性ドライエッチングを行
い、前述のシリコン溝25の側壁に残存するようにして
形成される。
【0008】次に、図3(c)に示すように素子分離シ
リコン酸化膜27が形成される。シリコン窒化膜は熱酸
化に対する酸化耐性が高いのでこのシリコン窒化膜24
あるいは側壁シリコン窒化膜26に被覆されたシリコン
基板およびシリコン溝25の側壁の酸化は進行しない。
このために、シリコン溝25の底部のみが酸化され、こ
の領域に素子分離絶縁膜として素子分離シリコン酸化膜
27が形成される。そして、前述したバーズビークはほ
とんど発生しない。しかし、この熱酸化の工程におい
て、シリコン溝の側壁部のシリコン基板に結晶欠陥28
が発生する。
【0009】
【発明が解決しようとする課題】先述した従来のリセス
LOCOS法では、シリコン基板表面に形成するシリコ
ン溝はドライエッチングで行われる。この場合微細な溝
の形成が必要とされるために、反応性イオンエッチング
のエッチング異方性を高めることが要求される。この異
方性の高いエッチングでは、エネルギーの高いイオンが
シリコン基板に衝突するために、シリコン溝の内壁に多
量のエッチング・ダメージが残存するようになる。そし
て前記の素子分離シリコン酸化膜を形成後に、この素子
分離シリコン酸化膜の周辺のシリコン基板に多くの結晶
欠陥が発生するようになる。
【0010】このプロセス誘起の結晶欠陥は以下のよう
にして形成される。すなわち、シリコン溝の熱酸化の時
に過剰のシリコン原子がシリコン基板の表面部に発生す
る。この発生したシリコン原子が前記のエッチング・ダ
メージ領域に析出し小さな積層欠陥あるいは転位を成長
させる。このように、前記のドライエッチングで生じる
エッチング・ダメージと熱酸化により発生する過剰のシ
リコン原子とが複合して、素子分離絶縁膜近傍のシリコ
ン基板に結晶欠陥を発生させる。
【0011】更に、先述のリセスLOCOS法でバーズ
ビークの発生を防止するために、図3に示したように側
壁シリコン窒化膜26を形成すると、大きな熱応力がシ
リコン溝25の側壁部に発生する。この熱応力により、
素子分離シリコン酸化膜27の形成時シリコン溝25の
底部で発生する前述の過剰のシリコン原子が、前述のシ
リコン溝25の側壁部で前述のエッチング・ダメージと
複合して、より多くの結晶欠陥を発生させようになる。
【0012】このようにして発生する結晶欠陥、その中
でも特にシリコン溝の側壁部すなわち素子分離絶縁膜の
エッジに発生する結晶欠陥は、シリコン基板表面に形成
されるトランジスタの拡散層の接合リークの増大あるい
は異常リークの原因となり、半導体装置の特性あるいは
歩留りを低下させる。
【0013】このように従来のリセスLOCOS法で
は、先述した素子分離絶縁膜のエッジ周辺のシリコン基
板に結晶欠陥の発生することは避けられない。素子分離
領域が微細になる程この欠陥の発生量は増大するため、
この結晶欠陥発生を抑制する抜本的手段の開発が大きな
課題となっている。
【0014】本発明の目的は、以上のような問題を解決
して、今後の微細構造の半導体素子の形成に対応でき
る、結晶欠陥を誘起しないリセスLOCOS法による素
子分離絶縁膜の製造方法を提供するものである。
【0015】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法では、シリコン基板主面に酸化防止膜
を形成する工程と、素子分離形成領域の前記酸化防止膜
を除去する工程と、前記酸化防止膜の除去された領域の
シリコン基板主面に溝を形成する工程と、前記溝の側面
を多結晶シリコンで被覆する工程と、前記酸化防止膜を
酸化マスクにして前記溝の底面および前記多結晶シリコ
ンの表面を熱酸化し前記素子分離形成領域に素子分離絶
縁膜を形成する工程とを含む。
【0016】あるいは、前述の素子分離形成領域の前記
酸化防止膜を除去する工程後に、前記酸化防止膜の除去
された領域のシリコン基板主面を異方性ドライエッチン
グする工程と、前記溝の内壁面を被覆する多結晶シリコ
ン膜を形成する工程と、前記多結晶シリコン膜を異方性
ドライエッチングする工程と、前記溝部を熱酸化して前
記素子分離形成領域に素子分離絶縁膜を形成する工程と
を含む。
【0017】あるいは、上述のシリコン基板主面に溝を
形成した後に、前記溝の内壁にシリコン酸化膜を形成し
た上で、更に前記シリコン酸化膜を被覆するようにして
多結晶シリコン膜を堆積させる。このようにした後、前
記多結晶シリコン膜をドライエッチングし前記溝の側壁
に多結晶シリコンを形成し、熱酸化して素子分離絶縁膜
を形成する。
【0018】
【実施例】次に、本発明の実施例について図1に基づい
て説明する。図1は、本発明の第1の実施例の素子分離
絶縁膜の形成方法を説明する工程順の略断面図である。
【0019】まず初めに、シリコン基板1表面に熱酸化
法により、第1シリコン酸化膜2を形成する。この第1
シリコン酸化膜2の膜厚は5〜10nmにする。この第
1シリコン酸化膜2に積層するように、CVD法により
シリコン窒化膜3を堆積させる。ここでこのシリコン窒
化膜3の膜厚は150〜300nmにする。
【0020】このようにした後、図1(a)に示すよう
にホトレジストマスク4を公知のリソグラフィー技術に
より形成する。次に、ドライエッチング技術により前述
のシリコン窒化膜3、第1シリコン酸化膜2及びシリコ
ン基板1の表面を連続して加工する。ここでドライエッ
チング装置はマルチチャンバー装置であり、それぞれの
被エッチング材料は同一装置内の別チャンバーでそれぞ
れ処理される。このために、これらの材料の連続加工中
はシリコン基板が空気中に曝されることはない。このよ
うにして、酸素を含む空気中からの不純物汚染を低減
し、清浄度が高く安定したドライエッチングを可能にす
る。
【0021】又、このドライエッチングでは被エッチン
グ材料間のエッチング選択比を高めて、エッチング・ダ
メージの発生量を低減する。先述のシリコン窒化膜3の
ドライエッチングでは、反応ガスとしてNF3 とO2
混合ガスを用いる。このような反応ガスの選択により、
下層の第1シリコン酸化膜2のエッチングが進まないよ
うにする。次の第1シリコン酸化膜2のエッチングで
は、反応ガスとしてCHF3 とCOの混合ガスを用い
る。このようにして、下地のシリコン基板1とのエッチ
ングの選択比を高め、シリコン基板1のエッチングが生
じないようにする。次のシリコン基板1のエッチングで
は、反応ガスとしてSF6 、HBr及びO2の混合ガス
を用いた等方性あるいは等方的なドライエッチングの方
法が採られる。このようなシリコン基板の等方的なエッ
チングで形成するシリコン溝5の深さは100〜300
nmである。ここで、前述のシリコン酸化膜2のエッチ
ングあるいはシリコン基板1のエッチング工程におい
て、ドライエッチングのダメージはシリコン溝5の内壁
面には全く形成されない。
【0022】次に、酸素プラズマによるアッシングでホ
トレジストマスク4を除去した後、シリコン基板1は硫
酸又は塩酸等の酸系の薬液中で洗浄される。
【0023】このようにした後、図1(b)に示すよう
にシリコン基板1の表面全体を被覆して、膜厚が150
〜350nmの多結晶シリコン膜7を形成する。この多
結晶シリコン膜7は、反応ガスとしてSiH4 、雰
ガスとしてN2 の混合するガスを用いるCVD法で堆積
される多結晶シリコン膜である。ここでCVDの成膜温
度は550〜650℃に設定される。このようなCVD
法で形成する多結晶シリコン膜の結晶粒の大きさは5〜
20nmとなる。
【0024】次に、多結晶シリコン膜7をドライエッチ
ングする。ここで、このエッチングは、反応ガスがCl
2 、HBr及びO2 の混合ガスであり、異方性のドライ
エッチングである。この異方性ドライエッチングによ
り、シリコン窒化膜3表面およびシリコン溝5の底面の
多結晶シリコン膜は除去され、図1(c)に示すように
シリコン溝5の側面にのみ側壁多結晶シリコン8が形成
される。
【0025】次に、シリコン基板1を熱酸化炉の反応管
に挿入する。ここで初めは、窒素との混合ガス中の濃度
が10%程度の希釈酸素雰囲気中で1000℃、5分間
程度の熱処理を行う。引続いて、この反応管にH2 Oの
ガスを導入し、前述のシリコン溝5の領域を熱酸化す
る。この熱酸化によりシリコン溝5の底面および側壁多
結晶シリコン8の表面は酸化され、図1(d)に示すよ
うに膜厚が500nmの素子分離シリコン酸化膜9が形
成される。ここでシリコン窒化膜3はこの熱酸化に対し
て酸化耐性を有するので、このシリコン窒化膜3で被覆
された領域のシリコン基板表面は酸化されない。 この
ようにして素子分離シリコン酸化膜9を形成した後、シ
リコン窒化膜3及びシリコン酸化膜2を順次に、それぞ
れホット燐酸、弗酸の化学薬液でエッチング除去する
(図示せず)。このようにして、最終的にはシリコン基
板1の表面の素子分離領域に選択的に素子分離絶縁膜が
形成されることになる。
【0026】この第1の実施例の場合には、シリコン溝
の形成は等方的なドライエッチングで行われる。このた
めに、前述したようなエッチング・ダメージはシリコン
溝の側面には形成されない。更に、素子分離絶縁膜形成
のためのシリコン基板の熱酸化時に発生する過剰のシリ
コン原子は、側壁多結晶シリコン8の結晶粒界に捕獲さ
れる。このために、従来のリセスLOCOSでみられた
ような、素子分離絶縁膜のエッジで多発する結晶欠陥は
発生しなくなる。
【0027】このように側壁多結晶シリコン8の結晶粒
界は、熱酸化時に発生する過剰のシリコン原子の捕獲源
として働く。このためにこの結晶粒界が多いほど前述の
結晶欠陥は抑えられる。なお、前述の素子分離絶縁膜エ
ッジの結晶欠陥の発生をなくするためには、側壁多結晶
シリコン8の結晶粒の大きさがシリコン溝5の深さの1
/10程度であればよい。
【0028】なお、前述の等方的ドライエッチングで形
成された第1シリコン酸化膜2およびシリコン窒化膜3
の庇部に、側壁多結晶シリコンは埋込まれるように形成
されているが、この庇部の多結晶シリコンの一部は、前
述の熱酸化時の再結晶化によりシリコン単結晶に変換さ
れる。このために、この場合のバーズビークの量は前述
の庇の長さより減少する。
【0029】次に第2の実施例ついて図2に基づいて説
明する。図2は本発明の第2の実施例の素子分離絶縁膜
の形成方法を説明する工程順の略断面図である。
【0030】まず初めにシリコン基板1表面に第1シリ
コン酸化膜2を形成する。ここでこの第1シリコン酸化
膜2の膜厚は5〜10nmである。次にこの第1シリコ
ン酸化膜2に積層してシリコン窒化膜3を形成する。こ
こでこのシリコン窒化膜3の膜厚は100〜150nm
である。
【0031】このようにした後、図2(a)に示すよう
にホトレジストマスク4を公知のリソグラフイー技術に
より形成する。次に、第1の実施例で説明したのと同様
のドライエッチングの方法で、シリコン窒化膜3および
第1シリコン酸化膜2を加工する。そして、シリコン基
板1の表面にシリコン溝5を形成する。ここでは、第1
の実施例とは異りシリコン基板1の異方性ドライエッチ
ングがなされる。この場合の反応ガスは、Cl2 、HB
r及びO2 の混合ガスが用いられる。なお、このシリコ
ン溝5の深さは100〜300nmである。
【0032】次に、図2(b)に示すようにシリコン基
板1の表面およびシリコン窒化膜3を被覆するように、
膜厚が5〜15nmの第2シリコン酸化膜6を形成す
る。この第2シリコン酸化膜6は、反応ガスとしてSi
4 とO2 若しくはN2 Oの混合ガスを用いるCVD法
で堆積されるシリコン酸化膜である。
【0033】次に、この第2シリコン酸化膜6を被覆す
る、膜厚が150〜350nmの多結晶シリコン膜7を
形成する。この多結晶シリコン膜7は、反応ガスとして
SiH4 あるいはSiH2 Cl2 のガスを用いるCVD
法で堆積される多結晶シリコン膜である。ここでこのC
VDの成膜温度は、反応ガスがSiH4 の場合に550
〜650℃に設定され、反応ガスがSiH2 Cl2 場合
に650〜750℃に設定される。このようにして、結
晶粒径が5〜20nmの多結晶シリコン膜7を形成す
る。
【0034】次に、第1の実施例と同様にして、多結晶
シリコン膜7をドライエッチングする。すなわち、この
エッチングは、反応ガスがCl2 、HBr及びO2 の混
合ガスであり、異方性のドライエッチングである。この
異方性ドライエッチングにより、シリコン窒化膜3表面
およびシリコン溝5の底面の多結晶シリコン膜は除去さ
れ、図2(c)に示すようにシリコン溝5の側面部にの
み側壁多結晶シリコン8aが形成される。
【0035】次に、シリコン基板1を熱酸化炉で熱酸化
する。この場合の熱酸化の温度は1000℃であり、酸
化雰囲気ガスはH2 Oである。この熱酸化により第1の
実施例で述べたのと同様にして、図2(d)に示す素子
分離シリコン酸化膜9が形成される。
【0036】この素子分離シリコン酸化膜9の形成時、
シリコン溝の側面部においては初め側壁多結晶シリコン
8aの熱酸化過程がある。そしてこの側壁多結晶シリコ
ン8aが酸化される間に、前述したシリコン溝の側面部
のエッチング・ダメージは熱アニールされ除去される。
ここで、この酸化過程の間に生じる先述したような過剰
のシリコン原子は側壁多結晶シリコン8aにある結晶粒
界に捕獲され、シリコン基板に進入することがない。こ
のようにして、この側壁多結晶シリコン8aの酸化が進
行している間は、エッチング・ダメージへの過剰のシリ
コン原子の析出による結晶欠陥の発生はない。
【0037】この側壁多結晶シリコン8aの酸化時間は
酸化雰囲気ガスを変えることで制御できる。例えば、熱
酸化の初期にはO2 ガスを用い、所定の時間の経過後、
例えば10分間後にH2 Oガスに切替える方法をとれば
よい。
【0038】このように、熱酸化の初期にエッチング・
ダメージを除去する熱アニール処理ができるようにし
て、結晶欠陥の発生を抑制するようにする。
【0039】このようにした後、第1の実施例で述べた
ように、第2シリコン酸化膜6、シリコン窒化膜3及び
シリコン酸化膜2を順次に、それぞれ弗酸、ホット燐
酸、弗酸の化学薬液でエッチング除去する。そして、最
終的にはシリコン基板1の表面に、選択的に素子分離絶
縁膜が形成される。
【0040】以上の実施例では、多結晶シリコン膜7に
不純物を添加することについて述べなかったが、この多
結晶シリコン膜7には、ボロン、リンあるいはヒ素等の
不純物が含まれていてもよい。
【0041】
【発明の効果】以上に説明したように、本発明による素
子分離絶縁膜の形成方法においては、シリコン溝をドラ
イエッチングで形成後に、熱膨張係数がシリコン基板と
ほぼ同じ多結晶シリコンでシリコン溝の側面部を被覆
し、その後に熱酸化して素子分離シリコン酸化膜をシリ
コン溝部に形成する。
【0042】このために、本発明による方法では、シリ
コン溝の形成時に生成したドライエッチング・ダメージ
は熱酸化工程で制御して除去されると共に前述のシリコ
ン溝の側面部の熱応力は結晶欠陥を誘起しないように制
御され低減される。そして、素子分離シリコン酸化膜の
形成時に発生する過剰のシリコン原子は、前述のシリコ
ン溝側面部の多結晶シリコンの結晶粒界で捕獲される。
これらのために、シリコン基板のドライエッチング工程
と熱酸化工程とによりあるいは熱応力に起因して従来の
リセスLOCOS法で多発した、プロセス誘起の結晶欠
陥は大幅に低減される。
【0043】このように本発明は、結晶欠陥の無い微細
な素子分離領域をシリコン基板に形成できるようにす
る。そして、今後の高密度で微細構造の半導体デバイス
の実現を容易にする。
【図面の簡単な説明】
【図1】本発明の第1の実施例を工程順に示した断面図
である。
【図2】本発明の第2の実施例を工程順に示した断面図
である。
【図3】従来の方法を工程順に示した断面図である。
【符号の説明】
1,21 シリコン基板 2 第1シリコン酸化膜 3,23 シリコン窒化膜 4,24 ホトレジストマスク 5,25 シリコン溝 6 第2シリコン酸化膜 7 多結晶シリコン膜 8,8a 側壁多結晶シリコン 9,27 素子分離シリコン酸化膜 26 側壁シリコン窒化膜 28 結晶欠陥

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 シリコン基板主面に酸化防止膜を形成す
    る工程と、素子分離形成領域の前記酸化防止膜を除去す
    る工程と、前記酸化防止膜の除去された領域のシリコン
    基板主面に溝を形成する工程と、前記溝の側面を多結晶
    シリコンで被覆する工程と、前記酸化防止膜を酸化マス
    クにして前記溝の底面および前記多結晶シリコンの表面
    を熱酸化し前記素子分離形成領域に素子分離絶縁膜を形
    成する工程と、を含むことを特徴とした半導体装置の製
    造方法。
  2. 【請求項2】 前記溝は、前記酸化防止膜の除去された
    領域のシリコン基板主面の異方性ドライエッチングで形
    成され、前記溝の側面を被覆する多結晶シリコンは、前
    記溝の内壁面を被覆する多結晶シリコン膜の成膜後、前
    記多結晶シリコン膜の異方性ドライエッチングで形成さ
    れることを特徴とした請求項1記載の半導体装置の製造
    方法。
  3. 【請求項3】 前記シリコン基板主面に形成した溝の内
    壁にシリコン酸化膜を形成した後、前記シリコン酸化膜
    を被覆して前記多結晶シリコン膜を形成することを特徴
    とした請求項1あるいは請求項2記載の半導体装置の製
    造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6288343A (ja) * 1985-10-15 1987-04-22 Nec Corp 半導体装置の製造方法
JPH01282839A (ja) * 1988-05-09 1989-11-14 Nec Corp 素子分離の製造方法
JPH04111340A (ja) * 1990-08-30 1992-04-13 Hitachi Ltd 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6288343A (ja) * 1985-10-15 1987-04-22 Nec Corp 半導体装置の製造方法
JPH01282839A (ja) * 1988-05-09 1989-11-14 Nec Corp 素子分離の製造方法
JPH04111340A (ja) * 1990-08-30 1992-04-13 Hitachi Ltd 半導体装置の製造方法

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