JPH08153060A - 画像データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＭＡ要求の発生周期に拘らずＣＰＵが確実
に動作できる時間を保障し、ＣＰＵの動作効率向上を図
る。 【構成】 符号化回路９からＤＭＡＣ１０へのＤＭＡ要
求信号ＲＥＱの信号経路にＤＭＡ遅延補助回路２０を介
在させる。このＤＭＡ遅延補助回路２０はＤＭＡ要求信
号ＲＥＱが入力されたことに基づいて予め設定されたＣ
ＰＵの最低動作保障時間以上の一定時間の計時を開始
し、この計時期間中は次なるＤＭＡ要求信号の入力を阻
止し、計時終了後に入力を許可する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、装置内部での画像デー
タ転送をダイレクト・メモリ・アクセス・コントローラ
（以下、ＤＭＡＣと略称する）の制御下で行うファクシ
ミリ装置等の画像データ処理装置に関する。

【０００２】

【従来の技術】例えばファクシミリ装置では、画像デー
タ（符号化データ及び２値データ）にダイレクト・メモ
リ・アクセス（以下、ＤＭＡと略称する）制御を適用す
ることが一般的である。このため、割込みやソフトポー
リングで１ワードあるいは１バイト単位に画像データを
転送することはほとんどなく、ＤＭＡＣによるＤＭＡ制
御をハードウェアによって実現している。その従来例を
図７に示す。

【０００３】図７において、１はファクシミリ装置の制
御部本体を構成するプロセッサとしてのＣＰＵ、２は電
話回線との接続を制御する網制御装置、３は前記ＣＰＵ
１と前記網制御装置２との間でデータの変復調変換を行
うモデム、４は原稿の画像を読取るＣＣＤ等からなる画
像読取部、５は前記画像読取部４にて読取られたアナロ
グ画像をディジタル処理する画像処理部、６は２値デー
タに基づいて記録紙に画像印刷するレーザビームプリン
タ、７は前記レーザビームプリンタ６の駆動を制御する
プリンタコントローラ、８は２値データが展開される画
像メモリ、９は２値データの符号化変換及び符号化デー
タの２値化変換を行う符号化回路、１０は４ch（チャネ
ル）仕様のＤＭＡＣ、１１はＤＲＡＭ（ダイナミックＲ
ＡＭ）等のメモリ、１２はタイミング回路，デコーダ，
Ｉ／Ｏポート等のその他の回路である。

【０００４】前記ＣＰＵ１と、モデム３，画像処理部
５，プリンタコントローラ７，符号化回路９，メモリ１
１及びその他の回路１２とは、アトレスバス，データバ
ス，制御バスの各バスライン１３で接続されている。こ
のファクシミリ装置は、通信中の通信予約が可能なデュ
アルアクセス仕様を有する装置である。

【０００５】しかして、ＤＭＡＣ１０は、ＤＭＡch
“０”を画像処理部５からメモリ１１への２値データ転
送に使用し、ＤＭＡch“１”をモデム３とメモリ１１と
の間の符号化データ転送に使用し、ＤＭＡch“２”を符
号化回路９とメモリ１１との間の符号化データ及び２値
データの転送に使用し、ＤＭＡch“３”をメモリ１１か
らプリンタコントローラ７への２値データ転送に使用す
る。

【０００６】画像処理部５，モデム３，符号化回路９及
びプリンタコントローラ７は、画像データの転送を行う
場合にそれぞれＤＭＡＣ１０にＤＭＡ要求信号を送出す
る。ＣＭＡＣ１０は、ＤＭＡ要求信号を受けると、ＣＰ
Ｕ１に対してバス開放させて、該当するＤＭＡチャネル
のＤＭＡ制御によるデータ転送を実施する。

【０００７】ここで、各ＤＭＡchのＤＭＡ要求信号の発
生頻度は、画像データをバイト転送する場合、以下の通
りである。先ず、画像処理部５からＤＭＡch“０”の使
用を要求するＤＭＡ要求信号は、画像処理速度が１Ｍｂ
ｐｓのとき約８μｓに１回発生する。モデム３からＤＭ
Ａch“１”の使用を要求するＤＭＡ要求信号は、９６０
０ｂｐｓで８３３μｓに１回発生する。符号化回路９か
らＤＭＡch“２”の使用を要求するＤＭＡ要求信号は、
符号化データ量によって代る。すなわち、符号化データ
量が少ないときには符号化回路９の処理時間が短いので
早いときは数μｓ（１０μｓ以下）に１回発生する。プ
リンタコントローラ７からＤＭＡch“３”の使用を要求
するＤＭＡ要求信号は、レーザプリンタ６が４ｐｐｍレ
ーザプリンタのとき、約４０μｓに１回発生する。

【０００８】ここで、符号化回路９とＤＭＡＣ１０との
間の接続信号線図を図５に示し、各信号のタイミング図
を図６に示す。図５に示すように、符号化回路９とＤＭ
ＡＣ１０との間は、符号化回路９からＤＭＡＣ１０への
ＤＭＡ要求信号ＲＥＱの信号線１４と、ＤＭＡＣ１０か
ら符号化回路９への許諾応答信号ＡＣＫの信号線１５と
によって接続されている。ＤＭＡ要求信号ＲＥＱはハイ
レベルになるとアサートしてＤＭＡ要求を行う。許諾応
答信号ＡＣＫはハイレベルになるとアサートしてＤＭＡ
制御の許諾応答を行う。

【０００９】ＤＭＡＣ１０は、ＤＭＡ要求信号ＲＥＱの
アサートを検知すると直ちに許諾応答信号ＡＣＫをＤＭ
Ａ制御期間ＡだけアサートするとともにＣＰＵ１に対し
てバス開放させてＤＭＡ制御によるデータ転送を実施す
る。従って、ＤＭＡ制御によるデータ転送期間Ａ中はＣ
ＰＵ１は動作できない。換言すれば、ＣＰＵ１は許諾応
答信号ＡＣＫがネゲートされてから次のＤＭＡ要求信号
ＲＥＱにより許諾応答信号ＡＣＫがアサートされるまで
の期間Ｂだけ動作可能になる。

【００１０】

【発明が解決しようとする課題】このように、図７に示
した従来のファクシミリ装置においては、ＤＭＡ要求信
号の発生周期が最も短くなるのは、符号化データ量が少
ないときの符号化回路９からのＤＭＡch“２”の要求信
号ＲＥＱであり、この場合のネゲート間隔Ｘは数μｓと
予想され、このときのＣＰＵ１の動作時間も数μｓとな
ってＣＰＵ１の動作が保障できなくなる。しかも、この
ネゲート間隔Ｘが数μｓとなっている期間中に他のＤＭ
ＡchのＤＭＡ制御が発生したならば、ＣＰＵ１の動作時
間はさらに短くなり、ＣＰＵ１は動作できなくなる。

【００１１】このような技術的課題はファクシミリ装置
に限らず、他のＤＭＡ制御方式を使用した画像データ処
理装置にも該当する。本発明は、このような事情に基づ
いてなされたものであり、その目的とするところは、Ｄ
ＭＡ要求の発生周期に拘らずプロセッサが確実に動作で
きる時間を保障でき、プロセッサの動作効率向上を図り
得る画像データ処理装置を提供しようとするものであ
る。

【００１２】

【課題を解決するための手段】本発明は、装置内部での
画像データ転送をＤＭＡＣの制御下でプロセッサをバス
開放して行う画像データ処理装置において、ＤＭＡＣに
対するＤＭＡ要求信号の入力を検出する要求信号検出手
段と、この検出手段により検出されたＤＭＡ要求信号に
基づいてプロセッサの最低動作保障時間以上の一定時間
の計時を開始する計時手段と、この計時手段による一定
時間の計時期間中はＤＭＡＣに対する次なるＤＭＡ要求
信号の入力を阻止し、計時終了後に入力を許可する要求
信号制御手段とを備えたものである。

【００１３】

【作用】このような構成の本発明であれば、ＤＭＡＣに
対するＤＭＡ要求信号の入力が要求信号検出手段によっ
て検出される毎に、計時手段によってプロセッサの最低
動作保障時間以上の一定時間が計時される。そして、こ
の計時期間中は次なるＤＭＡ要求信号の入力が阻止さ
れ、計時終了後に入力が許可される。従って、仮にプロ
セッサの最低動作保障時間よりも短い周期でＤＭＡ要求
信号が発生しても、ＤＭＡＣに入力されるＤＭＡ要求信
号の時間間隔は前記最低動作保障時間以上の時間間隔に
なる。

【００１４】

【実施例】以下、本発明を従来例で説明したファクシミ
リ装置に適用した一実施例について図１乃至図４を参照
しながら説明する。なお図５乃至図７と同一部分には同
一符号を付して詳しい説明を省略する。

【００１５】図１はこの実施例におけるファクシミリ装
置の概略構成を示すブロック図である。すなわち、この
実施例におけるファクシミリ装置は、図７にて示した従
来のこの種ファクシミリ装置にＤＭＡ遅延補助回路２０
を付加したものであり、ＤＭＡ遅延補助回路２０はＣＰ
Ｕ１とバスライン１３を介して接続されている。

【００１６】そして、図２に示すように、符号化回路９
からのＤＭＡ要求信号ＲＥＱが前記ＤＭＡ遅延補助回路
２０を通して実ＤＭＡ要求信号ＲＥＱＤとしてＤＭＡＣ
１０に出力されるようになっている。

【００１７】図３は前記ＤＭＡ遅延補助回路２０の要部
構成を示すブロック図であって、符号化回路９からのＤ
ＭＡ要求信号ＲＥＱは、マスクゲート２１及びロード生
成回路２２に入力されるようになっている。また、予め
ＣＰＵ１からレジスタ２３に該ＣＰＵ１の最低動作保障
時間以上の一定時間データＴがセットされている。

【００１８】前記マスクゲート２１は、通常は開放して
おり、ＤＭＡ要求信号ＲＥＱはリアルタイムで実ＤＭＡ
要求信号ＲＥＱＤとしてＤＭＡＣ１０に出力されるよう
になっている。

【００１９】前記ロード生成回路２２は、ＤＭＡ要求信
号ＲＥＱの立下がりを検知するとタイマ２４にロード信
号ＲＤを送出すると同時に前記マスクゲート２１に閉塞
信号ＣＬを送出する。前記マスクゲート２１は閉塞信号
ＣＬが入力されると実ＤＭＡ要求信号ＲＥＱＤの出力を
阻止する。

【００２０】前記タイマ２４は、前記ロード信号ＲＤの
入力に応じて前記レジスタ２３にセットされている時間
データＴを読込み、計時を開始する。そして、時間デー
タＴの計時を完了するとタイムアップ信号ＴＵをタイマ
検出回路２５に送出する。因みに、このタイマ２４は、
４ビット，タイマー周波数５００ＫＨｚのタイマであ
り、分解能２μＳで０〜１６μＳまで計時可能である。

【００２１】前記タイマ検出回路２５は、前記タイマ２
４からのタイムアップ信号ＴＵの入力に応じて前記マス
クゲート２１に開放信号ＯＰを送出する。前記マスクゲ
ート２１は開放信号ＯＰが入力されると実ＤＭＡ要求信
号ＲＥＱＤの出力を許可する。

【００２２】ここに、ロード生成回路２２はＤＭＡＣ１
０に対するＤＭＡ要求信号ＲＥＱの入力を検出する要求
信号検出手段として機能し、タイマ２４は前記要求信号
検出手段（ロード生成回路２２）によりＤＭＡ要求信号
ＲＥＱの入力が検出されたことに応じてＣＰＵ１の最低
動作保障時間以上の一定時間の計時を開始する計時手段
として機能し、マスクゲート２１は計時手段（タイマ２
４）による一定時間の計時期間中はＤＭＡＣ１０に対す
る次なるＤＭＡ要求信号ＲＥＱの入力を阻止し、計時終
了後に入力を許可する要求信号制御手段として機能す
る。

【００２３】次に、このような構成のＤＭＡ遅延補助回
路２０の動作について図４の信号波形図を用いて説明す
る。始めに、マスクゲート２１は開放しているものとす
る。この状態で、時点ｔ０にて符号化回路９からのＤＭ
Ａ要求信号ＲＥＱがアサートされると、マスクゲート２
１の出力となる実ＤＭＡ要求信号ＲＥＱＤもアサートさ
れる。これにより、時点ｔ１にてＤＭＡＣ１０から符号
化回路９への許諾応答信号ＡＣＫがアサートされて、Ｄ
ＭＡ制御による符号化回路９とメモリ１１との間の画像
データ（１バイト）転送が処理される。また、許諾応答
信号ＡＣＫがアサートされた時点ｔ１にてＤＭＡ要求信
号ＲＥＱがネゲートされ、実ＤＭＡ要求信号ＲＥＱＤも
ネゲートされる。許諾応答信号ＡＣＫはＤＭＡ制御によ
るデータ転送期間Ａ経過後の時点ｔ２にてネゲートされ
る。

【００２４】このとき、ＤＭＡ遅延補助回路２０におい
ては、時点ｔ１におけるＤＭＡ要求信号ＲＥＱの立ち下
がりに同期して、ロード生成回路２２からタイマ２４に
ロード信号ＲＤが送出されるとともにマスクゲート２１
に閉塞信号ＣＬが送出される。これにより、タイマ２４
はレジスタ２３にセットされている時間データＴをロー
ドして計時を開始する。また、マスクゲート２１は閉塞
され、実ＤＭＡ要求信号ＲＥＱＤの出力が阻止される。

【００２５】従って、仮にＤＭＡ要求信号ＲＥＱがネゲ
ートされてから時間データＴよりも短い時間Ｘ後の時点
ｔ３に再びＤＭＡ要求信号ＲＥＱがアサートされても、
実ＤＭＡ要求信号ＲＥＱＤはネゲートされたままであ
る。

【００２６】その後、時点ｔ４にてタイマ２４が時間デ
ータＴの計時を完了し、タイムアップ信号ＴＵがタイマ
検出回路２５に送出されると、タイマ検出回路２５から
マスクゲート２１に開放信号ＯＰが送出される。これに
より、マスクゲート２１が開放される。このときＤＭＡ
要求信号ＲＥＱはアサートされているので、実ＤＭＡ要
求信号ＲＥＱＤもアサートされる。これにより、時点ｔ
５にて許諾応答信号ＡＣＫがアサートされて、ＤＭＡ制
御による符号化回路９とメモリ１１との間の画像データ
（１バイト）転送が処理される。

【００２７】このように、本実施例によれば、符号化回
路９からＤＭＡＣ１０に確実に送出されるＤＭＡ要求信
号ＲＥＱの時間間隔ＸがＣＰＵ１の最低動作保障時間以
上の一定時間Ｔよりも短い場合には、ＤＭＡ遅延補助回
路２０により先のＤＭＡ要求信号ＲＥＱの立ち下がりか
ら一定時間Ｔを経過するまではＤＭＡＣ１０への入力が
阻止され、一定時間Ｔを経過後に入力が許可されるの
で、先のＤＭＡ要求信号ＲＥＱにより許諾応答信号ＡＣ
Ｋがネゲートされてから次のＤＭＡ要求信号ＲＥＱによ
り許諾応答信号ＡＣＫがアサートされるまでの期間Ｂは
必ず一定時間Ｔ以上が保障される。

【００２８】この期間ＢはＣＰＵ１が動作可能な期間で
ある。すなわちＣＰＵ１は、該ＣＰＵ１の最低動作保障
時間以上の動作時間が確実に保障されるので、ＣＰＵ１
の動作効率を向上できる。

【００２９】なお、ＤＭＡ遅延保障回路２０は簡単な回
路で形成することができ、ＡＳＩＣ化すればコストメリ
ットもある。

【００３０】なお、本発明はファクシミリ装置に限定さ
れるものではなく、装置内部での画像データ転送をＤＭ
ＡＣの制御下でプロセッサをバス開放して行うその他の
画像データ処理装置に適用できるものである。この場合
において、最低動作保障時間は１６μＳを越えることも
予想されるが、タイマ２４のビット数を増やすかタイマ
ー入力周波数を高めることで解決でき、回路全体を変更
する必要はない。

【００３１】また、複数のＤＭＡチャネルにてＤＭＡ要
求信号の発生周期が最低動作保障時間より短くなるよう
な場合も予想される。このような場合には、それぞれの
ＤＭＡ要求信号をロード生成回路２２にて検出し、一方
のＤＭＡ要求信号を検出する毎にタイマ２４を計時動作
させてマスクゲート２１を閉塞制御すればよい。

【００３２】また、前記実施例ではタイマ２４による計
時開始をＤＭＡ要求信号ＲＥＱの立ち下がり（図４中時
点ｔ１）に同期させたが、このＤＭＡ要求信号ＲＥＱに
応答してＤＭＡＣ１０から送出される許諾応答信号ＡＣ
ＫをＤＭＡ遅延補助回路２０に入力し、この許諾応答信
号ＡＣＫの立ち下がり（図４中時点ｔ２）に同期させて
時間データＴの計時を開始するように回路構成してもよ
い。この他、本発明の要旨を逸脱しない範囲で種々変形
実施可能であるのは勿論である。

【００３３】

【発明の効果】以上詳述したように本発明によれば、Ｄ
ＭＡＣに対するＤＭＡ要求信号の入力に基づいてプロセ
ッサの最低動作保障時間以上の一定時間の計時を開始
し、この計時期間中はＤＭＡＣに対する次なるＤＭＡ要
求信号の入力を阻止し、計時終了後に入力を許可するよ
うにしたので、ＤＭＡ要求の発生周期に拘らずプロセッ
サが確実に動作できる時間を保障でき、プロセッサの動
作効率向上を図り得る画像データ処理装置を提供でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例であるファクシミリ装置の概
略ブロック図。

【図２】同実施例における符号化回路とＤＭＡＣとの間
の接続信号線図。

【図３】同実施例におけるＤＭＡ遅延補助回路の要部ブ
ロック図。

【図４】同実施例における符号化回路とＤＭＡＣとの間
の主要信号波形図。

【図５】従来例における符号化回路とＤＭＡＣとの間の
接続信号線図。

【図６】同従来例における符号化回路とＤＭＡＣとの間
の主要信号波形図。

【図７】従来例であるファクシミリ装置の概略ブロック
図。

【符号の説明】

１…ＣＰＵ（プロセッサ） ９…符号化回路 １０…ＤＭＡＣ（ダイレクト・メモリ・アクセス・コン
トローラ） １１…メモリ ２０…ＤＭＡ遅延補助回路 ２１…マスクゲート（要求信号制御手段） ２２…ロード生成回路（要求信号検出手段） ２３…レジスタ ２４…タイマ（計時手段） ２５…タイマ検出回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 装置内部での画像データ転送をダイレク
   ト・メモリ・アクセス・コントローラの制御下でプロセ
   ッサをバス開放して行う画像データ処理装置において、 前記ダイレクト・メモリ・アクセス・コントローラに対
   するダイレクト・メモリ・アクセス要求信号の入力を検
   出する要求信号検出手段と、この検出手段により検出さ
   れた前記ダイレクト・メモリ・アクセス要求信号に基づ
   いて前記プロセッサの最低動作保障時間以上の一定時間
   の計時を開始する計時手段と、この計時手段による一定
   時間の計時期間中は前記ダイレクト・メモリ・アクセス
   ・コントローラに対する次なるダイレクト・メモリ・ア
   クセス要求信号の入力を阻止し、計時終了後に入力を許
   可する要求信号制御手段とを具備したことを特徴とする
   画像データ処理装置。