JPH0814992B2 - Ｅｐｒｏｍプログラミング装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、EPROMのプログラミング装置に関するも
のである。

〔従来の技術〕

第７図は、EPROMの高速書込みのフローチヤートであ
る。第８図は、従来のEPROMプログラミング装置のブロ
ツク図である。

次に動作について説明する。第７図（S1）で初期アド
レスの設定を行い、（S2）でループ回数Ｎをループ制限
値Ｌにする。次に（S3）でループ回数Ｎから１を減算
し、（S4）で（S1）で設定されたアドレスに対して一定
パルス幅の書込み信号による第１の書込みを行う。次
に、（S5）でループ回数Ｎが０と等しいか否かを判定す
る。ループ回路Ｎが０でない、（S6）で書込まれたデー
タが読出し可能か否かが判定される。ここで読出し不可
能な場合には（S3）へもどりループ回数Ｎが１減算さ
れ、（S4）で再び第１の書込みが行われる。以後、（S
6）で書込まれたデータの読出しが可能になるまで、ル
ープ回数Ｎを１ずつ減算しながら、（S3）（S4）（S5）
（S6）のループを繰り返す。このループでループ回数Ｎ
が０と等しくなつた場合には、（S7）で書込まれたデー
タの読出しが可能か否かを判定し、読出し不可能の場合
には（S8）でEPROMの不良品表示がされて書込みを終了
する。（S6）又は（S7）で読出し可能と判定された場合
は、（S9）で実際のループ回数（Ｌ−Ｎ）に比例したパ
ルス幅の追加パルスによる第２の書込み（以下追加書込
むと記す。）が行われる。次に（S10）で最終アドレス
か否かが判定され、最終アドレスでない場合には（S1
1）で次のアドレスに設定され、（S2）へ戻り次のアド
レスの書込み、読出しへと続く。最終アドレスである場
合には（S12）でEPROMの良品表示を行い、書込みは終了
する。

第８図に従来のプログラミング装置のブロツク図を示
す。CPU（B1）によつて実行されるプログラムは、メモ
リー（B2）よりバスライン（101）を介して送られる。E
PROM（１）の電源はプログラマブル電源（B3）によつて
与えられ、プログラマブル電源（B3）はバスライン（10
1）を介してCPUによつて制御される。EPROM（１）への
書込み信号、読出し信号、アドレス信号は、バスライン
（101）及びピンエレクトロニクス（B4）内のドライバ
（B4a）を介してCPUから与えられる。ドライバ（B4a）
は、バスライン（101）、ピンエレクトロニクスコント
ロールライン（102）を介してCPUによりそのオン・オフ
が制御される。

書込みは、EPROM（１）に電源、アドレス信号、書込
み信号を与えて行う。このとき、各アドレスに書込まれ
るべきデータを記憶するROMデータメモリ（B9）をCPUに
よつて読出し状態にしておき、ピンエレクトロニクス
（B4）内のドライバ（B4b）をバスライン（101）、ピン
エレクトロニクスコントロールライン（102）を介してC
PUによつてオンに切換えることによつて書込みデータが
EPROM（１）のデータピンに与えられる。

ベリフアイは、EPROM（１）に電源、アドレス信号、
読出し信号を与えて行う。このとき、バスライン（10
1）、ピンエレクトロニクスコントロールライン（102）
を介してCPUによつてドライバ（B4b）をオフに切換え、
読出しデータはコンパレータ（B4c）に出力される。読
出しデータと書込みデータの比較はコンパレータ（B4
c）において行い、そのパス又はフエイルの判定はCPUに
おいて行う。ベリフアイ結果のパス又はフエイルによる
分岐はCPUにおいて行われ、以上のような書込み、ベリ
フアイのフローが繰り返される。

以上のように、従来のプログラミング装置のアドレス
発生、ベリフアイ結果のパス又はフエイルによる分岐な
どをCPUにおいて行つているため、プログラミング時間
は長くかかる。

〔発明が解決しようとする課題〕

従来のプログラミング装置は、第７図に示す複雑なフ
ローを第８図に示すようにCPUによるソフト処理によつ
て実現していたため、書込み時間が長いという問題点が
あつた。

この発明は上記のような課題点を解消するためになさ
れたもので、書込み時間の高速化を実現できるEPROMプ
ログラミング装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るEPROMプログラミング装置は、高速プ
ログラムジエネレータを設けたので、高速プログラム特
有の処理により書込み時間の短縮を実現したものであ
る。

〔作用〕

この発明におけるEPROMプログラミング装置は、第１
の書込み時のループ回数のカウント、及びベリフアイで
のパス又はフエイル結果による分岐機能により、高速プ
ログラム特有の処理を実現する。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例を示すブロック図であ
る。このブロツク図によつて実行されるプログラムは、
バスライン（101）を介してメモリ（B2）からCPU（B1）
に送られる。EPROM（１）の電源のプログラマブル電源
によつて与えられ、プログラマブル電源（B3）はバスラ
イン（101）を介してCPUによつて制御される。書込みを
行うアドレスは、メモリパターンジエネレータ（以下MP
Gと記す）（B5）によつて指定される。MPG（B5）はバス
ライン（101）を介してCPUによつて制御される。MPG（B
5）で指定されたアドレスは、ピンエレクトロニクス（B
4）内のドライバ（B4a）を介してEROM（１）に与えられ
る。書込みにおいて、EPROM（１）に与える書込み信号
・読出し信号の設定、第１の書込み後のベリフアイ結果
であるパス又はフエイルによる条件分岐、追加書込み時
のパルス幅の決定は高速プログラムジエネレータ（以下
IPGと記す）（B6）によつて行なわれる。IPG（B6）は、
MPG（B5）でEPROM（１）のアドレス指定後、MPG（B5）
によつて起動され、指定されたアドレスの書込みが完了
すればMPGにもどる。

タイミングジエネレータ（B7）は、一定のパルス幅を
もつたパルスを発生する。タイミングジエネレータ（B
7）は、バスライン（101）を介してCPUによつて制御さ
れる。タイミングジエネレータ（B7）から出力されたパ
ルスは、フオーマツタ（B8）に入力される。フオーマツ
タ（B8）はIPG（B6）によつて制御されており、これに
よりEROM（１）に与える書込み信号、読出し信号のタイ
ミングが決定される。フオーマツタ（B8）から出力され
た書込み信号、読出し信号はピンエレクトロニクス（B
4）内のドライバ（B4a）を介してEPROM（１）に与えら
れる。ドライバ（B4a）はバスライン（101）、ピンエレ
クトロニクスコントロールライン（102）を介してCPUに
よつて制御される。

書込み時にEPROM（１）に与える書込み信号はフオー
マツタ（B8）より出力される。書込まれるデータは、RO
Mデータメモリ（B9）からピンエレクトロニクス（B4）
内のドライバ（B4b）を介して、EPROMU（１）のデータ
信号線（２）に与えられる。このとき、ROMデータメモ
リ（B9）はMPG（B5）によつて読出し状態に設定され
る。ドライバ（B4b）はIPG（B6）によつてオフからオン
に切換えられる。

ベリフアイは、フオーマツタ（B8）より読出し信号を
出力して行う。このとき、ドライバ（B4b）はIPG（B6）
によりオンからオフに切換え、コンパレータ（B4c）に
おいて読出しデータと書込みデータが一致するか否かが
判定される。

第２図は、第１図のIPGで第１の書込みにおける書込
みパルスをカウントするメモリを実現した例を示す回路
図である。図中、（B6a）が第１図のIPG（B6）の一部分
に相当する。この構成について詳細に説明すると、EPRO
M（１）のアドレス端子（３）、 にはそれぞれアドレス信号、 が与えられる。EPROM（１）の各アドレスはｎ個のビツ
トから構成されており、ｎ個のデータ端子（２）はｎ個
のドライバ（B4b）を介して第１図のROMデータメモリ
（B9）と接続されており、書込みデータが与えられる。
ドライバ（B4b）にはコントロール信号線が接続されて
おり、CPUからドライバ・コントロール信号（Sig.1）が
与えられ、そのオン・オフが制御される。ｎ個のデータ
端子（２）は、ｎ個のEOR回路（７）の入力側の一方に
接続されている。EOR回路（７）の他方の入力はROMデー
タメモリ（B9）と接続されており、読出しデータの期待
値が与えられる。EOR回路（７）でベリフアイを行い、
書込んでデータが読出し可能であるか否かが判定され
る。

ｎ個のEOR回路（７）の出力側はNOR回路（８）の入力
側と接続されている。すなわち、NOR回路（８）は、ｎ
個すべてのビツトがパスであればハイレベル信号を、１
個以上のフエイルがあればローレベル信号を出力する。
ｎ個のEOR回路（７）とNOR回路（８）はコンパレータ
（B4c）に対応する。

NOR回路（８）の出力側はNAND回路（９）の入力側の
一方と接続されており、他方の入力側は、インストラク
シヨンメモリ（以下I.M.と記す）（19）と接続されてお
り、ストローブ信号（Sig.2）が与えられる。I.M.（1
9）の機能については、後に説明する。NAND回路（９）
はストローブ信号（Sig.2）により、EOR回路（７）での
判定結果を取り込む。

NAND回路（10）とNAND回路（11）はフリツプフロツプ
回路であり、ベリフアイのパスデータのラツチ回路（1
2）を構成する。NAND回路（９）の出力側はNAND回路（1
0）の入力側の一方に接続されており、NAND回路（10）
の他方の入力側はNAND回路（１）の出力側と接続されて
いる。NAND回路（10）の出力側はNAND回路（11）の一方
の入力側と接続されており、他方の入力側はI.M.（19）
と接続されており （Sig3）が与えられる。ラツチ回路（12）に取り込まれ
た内容は （sig3）によりリセツトされる。

NAND回路（11）の出力側はドライバ（13）を介してベ
リフアイデータ信号線（14）と接続されており、ベリフ
アイのパス又はフエイルの情報（以下ベリフアイデータ
と記す）として出力される。ドライバ（13）にはコント
ロール信号線が接続されており、I.M.（19）よりオーバ
ーライトモード信号（以下OWM信号と記す）（Sig4）が
与えられそのオン・オフが制御される。

パルスカウンタ用メモリ（15）の （15a）はNOTゲート（16）を介してI.M.（19）と接続さ
れており、OWM信号（Sig4）が与えられる。すなわち、O
WM（Sig4）がローレベルであれば、ドライバ（13）はオ
ンとなり、かつパルスカウント用メモリ（15）からデー
タは出力されない。OWM信号（Sig4）がハイレベルであ
れば、ドライバ（13）はオフとなり、かつパルスカウン
ト用メモリ（15）は読出し状態となる。パルスカウント
用メモリ（15）の （15b）はI.M.（19）と接続されており、 （以下▲▼信号と記す）（Sig5）が与えられパルス
カウント用メモリ（15）のデータ書込み状態が選択され
る。すなわち、▲▼信号（Sig5）がローレベル信号
であればパルスカウント信号メモリ（15）は書込み状
態、ハイレベル信号であれば書込み禁止状態となる。パ
ルスカウンタ用メモリ（15）のデータ端子はベリフアイ
データ信号線（14）と接続されており、ベリフアイによ
るパス又はフアイルデータの入出力が行われる。

パルスカウンタ用メモリ（15）のアドレス端子はダウ
ンカウンタ（17）の出力と接続されており、ダウンカウ
ンタ（17）は第１の書込み回数をカウントすると共にパ
ルスカウント用メモリ（15）のデータの書込み及び読出
しのためのアドレスを指定する。ダウンカウンタ（17）
の入力はラツチ回路（18）と接続されており、ラツチ回
路（18）はプログラム中で設定されたループ制限値Ｌを
ラツチする。ダウンカウンタ（17）のロード端子はI.M.
（19）と接続されており、 （Sig6）が与えられる。

（Sig6）はローレベルに設定すると、ダウンカウンタ
（17）はラツチ回路（18）からループ制限値Ｌに再セツ
トされる。ダウンカウンタ（17）のクロツク端子はI.M.
（９）と接続されており、ここにカウントダウン信号
（Sig7）を与えるとダウンカウンタ（17）はカウントダ
ウンし、パルスカウント用メモリ（15）にアドレスを出
力する。ダウンカウンタ（17）が０となれば、ターミナ
ルカウント端子よりターミナルカウント信号（Sig8）を
出力し、この信号がハイレベルであればループ回数がル
ープ制限値Ｌに達したことを示す。

パルスカウント用メモリ（15）の概略図を第３図に示
す。初期状態としてパルスカウント用メモリ（15）のデ
ータは０となつている。この動作について説明すると、
OWM信号（Sig4）をローレベルにすることによりドライ
バ（13）をオン状態にし、 （Sig6）をローレベルにすることによりダウンカウンタ
（17）はループ制限値Ｌにセツトされる。始めに、▲
▼信号（Sig5）をローレベルにすることにより、パル
スカウント用メモリ（15）のＬ番地に１を書込む。次に
カウントダウン信号（Sig7）によつてダウンカウンタ
（17）にクロツクを与えカウントダウンを行い、ダウン
カウンタ（17）のデータを（Ｌ−１）とする。ここで第
１の書込みを行い、EOR回路（７）でこのベリフアイが
行われる。ベリフアイデータは、パルスカウント用メモ
リ（15）の（Ｌ−１）番号地に書込まれる。すなわち、
ｎビツトすべてで書込みデータと読出しデータが一致す
れば“0"、１ビツトでも一致しないときは“1"を書込
む。後者のときは、再び第１の書込みを行い、その結果
をパルスカウント用メモリ（15）の（Ｌ−２）番地に書
込む。以下、書込みデータと読出しデータが一致するま
でこのループを繰り返す。ダウンカウンタ（17）の値が
０になつてもベリフアイがフエイルのときは、EPROM
（１）は不良品であるから、IPGは終了する。

ベリフアイがパスとなれば、 （Sig6）によりダウンカウンタ（17）をループ制限値Ｌ
に再設定し、▲▼信号（Sig5）をハイレベルに固定
することによりパルスカウント用メモリ（15）を読出し
状態に設定する。OWM信号（Sig4）をハイレベルにする
ことによりドライバ（13）をオフ状態にし、同時にパル
スカウント用メモリ（15）の （16a）にはローレベル信号を与えることにより、Ｌ番
地のデータが読み出され、ベリフアイデータ信号線（1
4）に出力される。第２の書込みにおける書込み信号の
パルス幅は第１の書込み時のループ回数に比例するの
で、ダウンカウンタ（17）にカウントダウン信号（Sig
7）を与えることによりパルスカウント用メモリ（15）
の（Ｌ−１）番地、（Ｌ−２）番地と順にベリフアイデ
ータを読出し、データが“1"となつているビツト数に比
例したパルス幅の が与えられる。ベリフアイデータが“0"となると第２の
書込みは終了する。

第４図は、第１図のIPG（B6）でベリフアイデータな
どによる条件分岐を外部回路で実現した例を示す回路図
である。

この図について説明すると、MPG（B5）においてEPROM
（１）の書込みを行うアドレスを設定し、高速パターン
ジエネレータを実行するためのマイクロプログラム（以
下マイクロプログラムと記す）を起動する。I.M.（19）
にはこのマイクロプログラムが記憶されており、IPG（B
6）はI.M.（19）の内容に従つて実行される。I.M.（1
9）には各種信号線が接続されており、マイクロプログ
ラムに従つて各種信号（Sig2〜7,9,10,12〜16）が出力
される。プログラムカウンタ（20）（以下PCと記す）は
I.M.（19）内のマイクロプログラムのアドレスを示す。
PC（20）のクロツク端子（21）には一定間隔のクロツク
が与えられ、マイクロプログラムは一定の速度で実行さ
れる。

タイマー１（22）及びタイマー２（23）のクロツク端
子はI.M.（19）と接続されており、それぞれタイマー１
スタート信号（sig9）及びタイマー２スタート信号（Si
g10）が与えられる。タイマー１（22）及びタイマー２
（23）の出力は共にNAND回路（24）の入力側と接続され
ている。NAND回路（24）の出力側は、PC（20）の と接続されており、タイマー１（22）又はタイマー２
（23）の動作中はPC（20）にカウント禁止命令が与えら
れる。タイマー１（22）は第１の書込み時、タイマー２
（23）は第２の書込み時に動作させることにより、それ
ぞれの書込みにおける のパルス幅に応じたカウント禁止信号が与えられる。す
なわち、タイマー１（22）又はタイマー２（23）の動作
中はPC（20）にクロツクが与えられてもカウントされ
ず、EPROM（１）に任意のパルス幅の が与えられる。

データセレクタ（25）のデータ入力（25a）は第２図
のダウンカウンタ（17）のターミナルカウント端子、及
びNOTゲート（26）を介してベリフアイデータ信号線（1
4）と接続されており、それぞれターミナルカウント信
号（sig8）、パスデータ信号（Sig11）が与えられる。
また、電源27がデータ入力（25a）に接続されている。
データセレクタ（25）の選択端子（25b）はI.M.（19）
と接続されており、アクシヨン信号（Sig12）が与えら
れる。アクシヨン信号（Sig12）は、データセレクタ（2
5）のデータ入力（25a）の中から任意の１個を選択し、
データセレクタ（25）のデータ出力（25c）より出力さ
せる。データセレクタ（25）のデータ出力（25c）は、N
AND回路（28）の入力側の一方と接続されている。NAND
回路（28）の他方の入力側は、I.M.（19）と接続されて
おり、ブランチ信号（Sig13）が与えられる。ブランチ
信号（Sig13）によりマイクロプログラム内での分岐の
有無が判定される。NAND回路（28）の出力側は、PC（2
0）の と接続されており、ここにローレベル信号が与えられる
とI.M.（19）からPC（20）へアドレス信号（Sig16）が
与えられ、PC（20）がプリセツトされる。すなわち、ア
クシヨン信号（Sig12）により、データセレクタ（25）
の入力のうちのいずれかを選択し、ブランチ信号（Sig1
3）をハイレベルにした時、データセレクタ（25）の出
力がハイレベルであればNAND回路（28）の出力はローレ
ベル信号となり、PC（20）がアドレス信号（Sig16）に
よりプリセツトされ、マイクロプログラムでの飛先アド
レスが設定される。データセレクタ（25）の出力がロー
レベル信号であればNAND回路（28）の出力はハイレベル
信号であるため、アドレス信号（Sig16）は与えられな
い。アクシヨン信号（Sig12）により電源（27）が選択
されたときは、データセレクタ（25）の出力はハイレベ
ル信号となり、マイクロプログラムの無条件ジヤンプが
行われる。

I.M.（19）は、フオーマツタ（B8）と接続されてお
り、これに書込み信号イネーブル信号（Sig14）が与え
られる。この信号をハイレベルに設定することにより、
EPROM（１）に が与えられる。

I.M.（19）は、フオーマツタ（B8）と接続されてお
り、これに読出し信号イネーブル信号（sig15）が与え
られる。この信号をハイレベルに設定することにより、
EPROM（１）に が与えられる。

また、I.M.（19）からは上記各信号の他に、ストロー
ブ信号（Sig2）、 （Sig3）、OWM信号（Sig4）、▲▼信号（Sig5）、 （Sig6）、カウントダウン信号（Sig7）が与えられる。

マイクロプログラムに従い、以上の各信号を出力する
ことにより、EPROM（１）に対して高速書込みを実現す
る。

なお、第２〜４図において、（９）〜（28）が本発明
のIPGに相当する。

第５図は、第７図のフローチヤートに基づいたIPGを
実行するためのマイクロプログラムのフローチヤートで
ある。また、第６図はEPROM（１）に与える各種信号
と、第２図に示すおもな信号のタイミングチヤートを示
すものである。この図は例として第１の書込みを３回行
なつた場合を示している。図中の記号T1〜T8、T16〜T22
は第５図のフローチヤートにおけるT1〜T8、T16〜T22に
相当する。

IPGを用いた高速書込みのマイクロプログラムを第５
図を中心に、第２図、第４図、第６図を用いて説明す
る。

マイクロプログラムが起動されると、PC（20）のクロ
ツク端子（21）には一定間隔のクロツクが与えられ、PC
（20）のデータはI.M.（19）内のマイクロプログラムの
アドレスを示している。第５図の各ステツプ及び分岐間
の矢印又は実線は、カウンタ（20）にクロツクが与えら
れたことを示す。

マイクロプログラムが起動されると、（T1）において
I.M.（19）より （Sig3）が出力され、ラツチ回路（12）がリセツトされ
る。

次に（T2）において （Sig6）が与えられ、ダウンカウンタ（17）をループ制
限値Ｌにセツトする。

（T3）において、パルスカウンタ用メモリ（15）の （15b）に▲▼信号（Sig5）を与え、パルスカウン
ト用メモリ（20）のＬ番地に“1"を書込む。

（T4）において、ダウンカウンタ（17）にカウントダ
ウン信号（Sig7）を与え、ダウンカウンタ（17）をカウ
ントダウンする。

（T5）において、書込み信号イネーブル信号（Sig1
4）をフオーマツタ（B8）へ出力することにより、EPROM
（１）に を与え、第１の書込みを行う。（T5）では同時にタイマ
ー１スタート信号（Sig9）をタイマー１（22）に与え
る。タイマー１動作中はクロツク端子（21）にカウント
禁止命令が与えられる。したがつてあらかじめCPU（B
1）においてタイマー１の動作時間を設定しておけば、
任意のパルス幅の が与えられる。

（T6）では、読出し信号イネーブル信号（Sig15）を
フオーマツタ（B8）に出力することにより、EPROM
（１）に を与える。EPROM（１）のデータ端子（２）から出力さ
れたデータは、EOR回路（７）で書込みデータと比較
し、ベリフアイが行なわれる。

（T7）ではNAND回路（９）にストローブ信号（Sig2）
を与え、ベリフアイデータをとり込む。

（T8）では▲▼信号（Sig5）を与え、パルスカウ
ント用メモリ（15）の（Ｌ−１）番地に１回目の書込み
後のベリフアイ結果を書込む。

（T9）ではアクシヨン信号（Sig12）により、データ
セレクタ（25）の入力からはターミナルカウント信号
（Sig8）を選択する。またNAND回路（28）にブランチ信
号（Sig18）を与え、（T10）において条件分岐が行なわ
れる。ダウンカウンタ（17）が０、すなわちターミナル
信号（Sig8）がハイレベルであれば、NAND回路（28）の
出力はローレベル信号となり、アドレス信号（Sig16）
により（T14）のアドレスが設定される。ダウンカウン
タ（17）が０でなければターミナルカウント信号（Sig
8）はローレベルであるため、NAND回路（28）の出力は
ハイレベル信号となり、アドレス信号（Sig16）は入力
されず分岐は行なわれない。

（T11）ではアクシヨン信号（Sig12）により、データ
セレクタ（25）の入力からパスデータ信号（Sig11）を
選択する。また、NAND回路（28）にブランチ信号（Sig1
3）を与え、（T12）において条件分岐が行なわれる。ベ
リフアイデータがフエイル、すなわちパスデータ信号
（Sig11）がローレベルであれば、NAND回路（28）の出
力はハイレベル信号となり、カウンタ（20）はそのまま
カウントされ（T13）へすすむ。

このときは、再び第１の書込みを行なわなければなら
ないので、（T4）からの各ステツプを繰り返さなければ
ならない。（T13）ではアクシヨン信号（Sig12）により
データセレクタ（25）の入力から電源（27）を選択す
る。また、NAND回路（28）にブランチ信号（Sig13）を
与える。このときNAND回路（28）の出力は常にローレベ
ル信号となり、カウンタ（20）にはアドレス信号（Sig1
6）によつて（T4）のアドレスが入力される。（T4）で
は、ダウンカウンタ（17）のカウントダウンを行い、
（T5）でEPROM（１）に書込み信号が与えられる。

以下、（T10）においてダウンカウンタ（17）のデー
タを判定しながら、ダウンカウンタ（17）のデータが０
でない間は（T12）でパスデータ信号（Sig11）がパスす
なわちハイレベルとなるまで（T4）〜（T13）のループ
が繰り返される。

（T12）で、パスデータ信号（Sig11）がパス、すなわ
ちハイレベルとなれば、NAND回路（28）の出力はローレ
ベル信号となり、カウンタ（20）のデータはアドレス信
号（Sig16）により（T16）のアドレスに設定される。

（T10）で、ダウンカウンタ（17）のデータが０、す
なわちターミナルカウント信号（Sig8）がハイレベルと
なれば、PC（20）に（T14）のアドレスが設定される。

（T14）では（T11）と、（T15）では（T12）と同様の
働きをする。（T15）においてパスデータ信号（Sig11）
がフエイル、すなわちローレベルであれば、このEPROM
は不良品であるので、EPROMの不良品表示をしてマイク
ロプログラムは終了する。

（T16）においては （Sig6）が出力され、ダウンカウンタ（17）を再びルー
プ制限値Ｌにセツトする。

（T17）において、▲▼信号（Sig5）をハイレベ
ルに固定してパルスカウント用メモリ（15）をデータ読
出し状態に設定する。また、OWM信号（Sig4）をハイレ
ベルにすることによりパルスカウンタ用メモリ（15）か
らデータが出力される。

（T18）において、書込み信号イネーブル信号（Sig1
4）をフオーマツタ（B8）に出力することにより、EPROM
（１）に書込み信号を与え、第２の書込みを行う。（T1
8）では同時にタイマー２スタート信号（Sig10）をタイ
マー２（23）に与える。タイマー２の動作中はクロツク
端子（21）にカウント禁止命令が与えられる。したがつ
てあらかじめCPU（B1）においてタイマー２の動作時間
を設定しておけば、任意のパルス幅の が与えられる。

（T19）ではカウントダウン信号（Sig7）を与え、ダ
ウンカウンタ（17）をカウントダウンする。またこのと
きは書込み信号イネーブル信号（Sig14）は出力したま
まで、EPROM（１）には が与えられ続ける。

（T20）ではアクシヨン信号（Sig12）により、データ
セレクタ（25）の入力からパスデータ信号（Sig11）を
選択する。また、NAND回路（28）にブランチ信号（Sig1
3）を与え、（T21）において条件分岐が行なわれる。ベ
リフアイデータがフエイル、すなわちパスデータ信号
（Sig11）がローレベルであれば、NAND回路（28）の出
力はハイレベル信号となり、PC（20）はそのままカウン
トされ（T22）へすすむ。（T20）においては、書込み信
号イネーブル信号（Sig14）は出力したままで、EPROM
（１）には が与えられ続ける。

このときは、第２の書込みは継続されなければならな
いので、（T18）からの各ステツプを繰り返さなければ
ならない。（T22）ではアクシヨン信号（Sig12）により
データセレクタ（25）の入力から電源（27）を選択す
る。また、NAND回路（28）にブランチ信号（Sig13）を
与える。このときNAND回路（28）の出力は常にローレベ
ル信号となり、PC（20）にはアドレス信号（Sig16）に
よつて（T18）のアドレスが入力される。（T22）では、
書込み信号イネーブル信号（Sig14）は出力したまま
で、EPROM（１）には が与えられ続ける。

以下、（T21）でパスデータ信号（Sig11）がパス、す
なわちハイレベルとなるまで（T18）〜（T22）のループ
が繰り返される。このループが繰り返される間は、書込
み信号イネーブル信号（Sig14）は出力されたままであ
る。

（T21）で、パスデータ信号（Sig11）がパス、すなわ
ちハイレベル信号となれば、NAND回路（28）の出力はロ
ーレベル信号となり、PC（20）のデータはアドレス信号
（Sig16）によりマイクロプログラム終了のアドレスに
設定され、マイクロプログラムは終了する。

MPGではEPROM（１）の次のアドレスを指定し、書込み
を行うために再びマイクロプログラムを起動する。以
下、最終アドレスまでこのフローを繰り返すことにより
高速書込みを実現する。

この発明は第１〜４図に示す一実施例について説明し
たが他の同様な回路で実現してもよい。

〔発明の効果〕

以上のように、この発明によれば第１の書込みの繰り
返し回数をカウントするパルスカウント用メモリをも
ち、また第１の書込み後のベリフアイ結果のパス又はフ
エイル、及び第１の書込みの繰り返し回数による条件分
岐を行うIPGを設けたので、高速プログラム特有の処理
により書込み時間の短縮を実現する効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるEPROMプログラミン
グ装置を示すブロツク図、第２図はこの発明におけるパ
ルスカウント用メモリを実現した例の回路図、第３図は
この発明におけるパルスカウント用メモリの概略図、第
４図はこの発明におけるIPGを外部回路で実現した例を
示す回路図、第５図（Ａ），（Ｂ）は高速プログラムジ
エネレータを実行するためのマイクロプログラムのフロ
ーチヤート、第６図はこの発明における主な信号のタイ
ミングの例を示すタイミングチヤート図、第７図はEPRO
Mの高速書込みのフローチヤート、第８図は従来のEPROM
のプログラミング装置を示すブロツク図である。 （B5）はメモリパターンジエネレータ（MPG）、（B6）
は高速プログラムジエネレータ（IPG）、（B9）はROMデ
ータメモリ、（１）はEPROM、（15）パルスカウント用
メモリ、（19）はインストラクシヨンメモリー、（22）
はタイマー１、（23）はタイマー２を示す。 なお、各図中同一符号は同一または相当部分を示す。

Claims (5)

【特許請求の範囲】
1. 【請求項１】EPROMにおいて、一定パルス幅の書込み信
   号によってベリファイ結果がパスになるまで繰り返し行
   われる第１の書込みと、第１の書込み終了後の追加の書
   込みで、ある基準のパルス幅に対して第１の書込みの繰
   り返し回数を乗じた時間をパルス幅とする書込み信号に
   よる第２の書込みとからなる高速書込みを実行するた
   め、EPROMに与える電源を発生するプログラマブル電
   源、EPROMに与える書込み信号、読出し信号を発生する
   タイミングジェネレータ、書込みを行うアドレスを指定
   するメモリパターンジェネレータ、書込みデータを発生
   するROMデータメモリ、上記メモリパターンジェネレー
   タによって起動されて、メモリパターンジェネレータで
   指定されたEPROMのアドレスに対し上記第１の書込み及
   び第２の書込みを高速で制御する高速プログラムジェネ
   レータを設けたことを特徴とすEPROMプログラミング装
   置。
2. 【請求項２】上記高速プログラムジェネレータは、その
   内部のインストラクションメモリに記憶されるアミクロ
   プログラムに従って上記第１及び第２の書込みを実現す
   ることを特徴とする特許請求の範囲第１項記載のEPROM
   プログラミング装置。
3. 【請求項３】上記第２の書込みの書込み信号のパルス幅
   を決定するために、上記高速プログラムジェネレータに
   上記第１の書込み後のベリファイのパス又はフェイルを
   記憶する機能を設けたことにより第１の書込みでの繰り
   返し回数をカウントすることを特徴とする特許請求の範
   囲第１項又は第２項に記載のEPROMプログラミング装
   置。
4. 【請求項４】上記高速プログラムジェネレータは、上記
   第１の書込み後のベリファイ結果のパス又はフェイル、
   及び第１の書込みの繰り返し回数による条件分岐を行う
   ことを特徴とする特許請求の範囲第１項ないし第３項の
   いずれかに記載のEPROMプログラミング装置。
5. 【請求項５】上記高速プログラムジェネレータは、その
   内部の上記第１及び第２の書込みにおける書込み信号の
   パルス幅を制御するタイマーを設けたことを特徴とする
   特許請求の範囲第１項ないし第３項のいずれかに記載の
   EPROMプログラミング装置。