JPH08148527A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08148527A JPH08148527A JP28492894A JP28492894A JPH08148527A JP H08148527 A JPH08148527 A JP H08148527A JP 28492894 A JP28492894 A JP 28492894A JP 28492894 A JP28492894 A JP 28492894A JP H08148527 A JPH08148527 A JP H08148527A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- metallized wiring
- wiring layer
- semiconductor device
- lead terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Casting Or Compression Moulding Of Plastics Or The Like (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】半導体素子が高密度化、高集積化し電極数が大
幅に増大したとしても該各電極を外部電気回路に正確、
且つ確実に電気的接続することができる安価な半導体装
置を提供することにある。 【構成】透光性材料から成り、表面に複数個のメタライ
ズ配線層４を有する絶縁基板１と、前記メタライズ配線
層４の一端に取着される複数個のリード端子２と、前記
メタライズ配線層４の他端にフリップチップ接続により
接続される複数個の電極を有する半導体素子３と、前記
表面にメタライズ配線層４を有する絶縁基板１、半導体
素子３及びリード端子２の一部を被覆する樹脂部材５と
から成る。
幅に増大したとしても該各電極を外部電気回路に正確、
且つ確実に電気的接続することができる安価な半導体装
置を提供することにある。 【構成】透光性材料から成り、表面に複数個のメタライ
ズ配線層４を有する絶縁基板１と、前記メタライズ配線
層４の一端に取着される複数個のリード端子２と、前記
メタライズ配線層４の他端にフリップチップ接続により
接続される複数個の電極を有する半導体素子３と、前記
表面にメタライズ配線層４を有する絶縁基板１、半導体
素子３及びリード端子２の一部を被覆する樹脂部材５と
から成る。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ等の情報処
理装置に搭載される半導体装置に関し、より詳細には半
導体素子を樹脂でモールドして成る半導体装置に関する
ものである。
理装置に搭載される半導体装置に関し、より詳細には半
導体素子を樹脂でモールドして成る半導体装置に関する
ものである。
【０００２】
【従来の技術】従来、コンピュータ等の情報処理装置に
搭載される半導体装置は図３に示すように枠体11に半導
体素子が固定される金属板12と多数のリード端子13とを
接合させたリードフレームＡを準備し、前記金属板12上
に半導体素子14を接着剤を介して接着固定し、次に前記
半導体素子14の各電極をリード端子13にボンディングワ
イヤ15を介して電気的に接続するとともに金属板12上に
固定された半導体素子14とリード端子13の一部を樹脂で
モールドし被覆体16となすことによって製作されてい
る。
搭載される半導体装置は図３に示すように枠体11に半導
体素子が固定される金属板12と多数のリード端子13とを
接合させたリードフレームＡを準備し、前記金属板12上
に半導体素子14を接着剤を介して接着固定し、次に前記
半導体素子14の各電極をリード端子13にボンディングワ
イヤ15を介して電気的に接続するとともに金属板12上に
固定された半導体素子14とリード端子13の一部を樹脂で
モールドし被覆体16となすことによって製作されてい
る。
【０００３】かかる従来の半導体装置は、半導体素子14
及びリード端子13の一部を樹脂から成る被覆体16でモー
ルドした後、リード端子13を枠体11より切断分離させ、
各々のリード端子13を電気的に独立させるとともに各リ
ード端子13を外部電気回路に接続することによって内部
の半導体素子14を外部電気回路に電気的に接続する。
及びリード端子13の一部を樹脂から成る被覆体16でモー
ルドした後、リード端子13を枠体11より切断分離させ、
各々のリード端子13を電気的に独立させるとともに各リ
ード端子13を外部電気回路に接続することによって内部
の半導体素子14を外部電気回路に電気的に接続する。
【０００４】
【発明が解決しようとする課題】しかしながら、近時、
半導体素子は高密度化、高集積化が急激に進んで電極数
が大幅に増大してきており、これに伴って半導体素子の
各電極を外部電気回路に接続するリード端子も線幅が0.
15mm程度と細く、且つ隣接するリード端子の間隔も0.15
mmと極めて狭いものとなってきた。そのためこの従来の
半導体装置ではリード端子を外部電気回路に接続させる
際、リード端子に外力が印加されると該外力によって容
易に変形し、隣接するリード端子が接触して短絡を発生
したり、リード端子を所定の外部電気回路に正確、且つ
強固に電気的接続することができないという欠点を有し
ていた。
半導体素子は高密度化、高集積化が急激に進んで電極数
が大幅に増大してきており、これに伴って半導体素子の
各電極を外部電気回路に接続するリード端子も線幅が0.
15mm程度と細く、且つ隣接するリード端子の間隔も0.15
mmと極めて狭いものとなってきた。そのためこの従来の
半導体装置ではリード端子を外部電気回路に接続させる
際、リード端子に外力が印加されると該外力によって容
易に変形し、隣接するリード端子が接触して短絡を発生
したり、リード端子を所定の外部電気回路に正確、且つ
強固に電気的接続することができないという欠点を有し
ていた。
【０００５】そこで上記欠点を解消するために本願出願
人は先に、上面中央部から外周部に向かって扇状に広が
るメタライズ配線層を有する基板とリード端子とを準備
し、基板の中央に半導体素子を接着固定させ、該半導体
素子の各電極をボンディングワイヤを介して基板中央部
に位置するメタライズ配線層の一端に接続させるととも
に基板外周部に位置するメタライズ配線層の他端にリー
ド端子を取着させた半導体装置を提案した( 特願平３ー
３２４９２５号参照）。
人は先に、上面中央部から外周部に向かって扇状に広が
るメタライズ配線層を有する基板とリード端子とを準備
し、基板の中央に半導体素子を接着固定させ、該半導体
素子の各電極をボンディングワイヤを介して基板中央部
に位置するメタライズ配線層の一端に接続させるととも
に基板外周部に位置するメタライズ配線層の他端にリー
ド端子を取着させた半導体装置を提案した( 特願平３ー
３２４９２５号参照）。
【０００６】かかる半導体装置によればリード端子が扇
状に広がったメタライズ配線層に取着されることからリ
ード端子の線幅及び隣接間隔を広いものとしてリード端
子の変形を有効に防止しつつ隣接するリード端子間の電
気的絶縁を維持することが可能となる。
状に広がったメタライズ配線層に取着されることからリ
ード端子の線幅及び隣接間隔を広いものとしてリード端
子の変形を有効に防止しつつ隣接するリード端子間の電
気的絶縁を維持することが可能となる。
【０００７】しかしながら、この半導体装置においては
半導体素子の電極とメタライズ配線層とをボンディング
ワイヤを介して電気的に接続しており、半導体素子の電
極数が極めて多いことからの半導体素子の電極をメタラ
イズ配線層に接続するのに長時間を要し、半導体装置の
生産性が悪く製品としての半導体装置を高価とする欠点
を有する。
半導体素子の電極とメタライズ配線層とをボンディング
ワイヤを介して電気的に接続しており、半導体素子の電
極数が極めて多いことからの半導体素子の電極をメタラ
イズ配線層に接続するのに長時間を要し、半導体装置の
生産性が悪く製品としての半導体装置を高価とする欠点
を有する。
【０００８】またリード端子はその形状が略同一で、且
つ数が極めて多いことからこれを所定のメタライズ配線
層に正確に取着するには熟練を要し、誤取着を発生し易
く、リード端子を異なるメタライズ配線層に取着してし
まうと半導体素子の電極を所定の外部電気回路に正確に
電気的接続することができないという欠点も有してい
た。
つ数が極めて多いことからこれを所定のメタライズ配線
層に正確に取着するには熟練を要し、誤取着を発生し易
く、リード端子を異なるメタライズ配線層に取着してし
まうと半導体素子の電極を所定の外部電気回路に正確に
電気的接続することができないという欠点も有してい
た。
【０００９】
【発明の目的】本発明は上記欠点に鑑み案出されたもの
で、その目的は半導体素子が高密度化、高集積化し電極
数が大幅に増大したとしても該各電極を外部電気回路に
正確、且つ確実に電気的接続することができる安価な半
導体装置を提供することにある。
で、その目的は半導体素子が高密度化、高集積化し電極
数が大幅に増大したとしても該各電極を外部電気回路に
正確、且つ確実に電気的接続することができる安価な半
導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
透光性材料から成り、表面に複数個のメタライズ配線層
を有する絶縁基板と、前記メタライズ配線層の一端に取
着される複数個のリード端子と、前記メタライズ配線層
の他端にフリップチップ接続により接続される複数個の
電極を有する半導体素子と、前記表面にメタライズ配線
層を有する絶縁基板、半導体素子及びリード端子の一部
を被覆する樹脂部材とから成ることを特徴とするもので
ある。
透光性材料から成り、表面に複数個のメタライズ配線層
を有する絶縁基板と、前記メタライズ配線層の一端に取
着される複数個のリード端子と、前記メタライズ配線層
の他端にフリップチップ接続により接続される複数個の
電極を有する半導体素子と、前記表面にメタライズ配線
層を有する絶縁基板、半導体素子及びリード端子の一部
を被覆する樹脂部材とから成ることを特徴とするもので
ある。
【００１１】
【作用】本発明の半導体装置によれば、絶縁基板に設け
たメタライズ配線層に半導体素子の電極をフリップチッ
プ接続により接続することから半導体素子の電極数が多
いとしても全ての電極を一度にメタライズ配線層に電気
的接続することができ、その結果、半導体装置の生産性
が大幅に向上し、製品として半導体装置を安価となすこ
とができる。
たメタライズ配線層に半導体素子の電極をフリップチッ
プ接続により接続することから半導体素子の電極数が多
いとしても全ての電極を一度にメタライズ配線層に電気
的接続することができ、その結果、半導体装置の生産性
が大幅に向上し、製品として半導体装置を安価となすこ
とができる。
【００１２】また本発明の半導体装置によれば、メタラ
イズ配線層を有する絶縁基板を透光性材料で形成したこ
とから、メタライズ配線層に半導体素子の電極をフリッ
プチップ接続させる際、或いはメタライズ配線層にリー
ド端子を取着させる際、メタライズ配線層と半導体素子
の電極及びメタライズ配線層とリード端子とを基板を通
して正確に位置合わせすることができ、その結果、半導
体素子の各電極及びリード端子が所定のメタライズ配線
層に正確に接続取着され、半導体素子の各電極をリード
端子を介して所定の外部電気回路に正確、且つ確実に電
気的接続することが可能となる。
イズ配線層を有する絶縁基板を透光性材料で形成したこ
とから、メタライズ配線層に半導体素子の電極をフリッ
プチップ接続させる際、或いはメタライズ配線層にリー
ド端子を取着させる際、メタライズ配線層と半導体素子
の電極及びメタライズ配線層とリード端子とを基板を通
して正確に位置合わせすることができ、その結果、半導
体素子の各電極及びリード端子が所定のメタライズ配線
層に正確に接続取着され、半導体素子の各電極をリード
端子を介して所定の外部電気回路に正確、且つ確実に電
気的接続することが可能となる。
【００１３】
【実施例】次に本発明を添付図面に基づき詳細に説明す
る。図１は本発明の半導体装置の一実施例を示し、1 は
電気絶縁性の透光性材料から成る基板、2 はリード端
子、３は半導体素子である。
る。図１は本発明の半導体装置の一実施例を示し、1 は
電気絶縁性の透光性材料から成る基板、2 はリード端
子、３は半導体素子である。
【００１４】前記絶縁基板１はガラスやサファイヤ等の
透光性材料より成り、その上面の中央部から外周部に向
かって扇状に広がる複数個のメタライズ配線層４が被着
形成されている。
透光性材料より成り、その上面の中央部から外周部に向
かって扇状に広がる複数個のメタライズ配線層４が被着
形成されている。
【００１５】前記絶縁基板１は例えばガラスから成る場
合、シリカ（SiO 2 ) 、酸化ホウ素(B2 O 3 ) 、アルミ
ナ(Al 2 O 3 ) 等から成るガラス成分粉末を溶融させる
とともにこれをフロート法等により板状となし、しかる
後、これを所定の寸法に切断することによって製作され
る。
合、シリカ（SiO 2 ) 、酸化ホウ素(B2 O 3 ) 、アルミ
ナ(Al 2 O 3 ) 等から成るガラス成分粉末を溶融させる
とともにこれをフロート法等により板状となし、しかる
後、これを所定の寸法に切断することによって製作され
る。
【００１６】また前記絶縁基板１の上面に被着形成され
ているメタライズ配線層４は後述する半導体素子３の各
電極をリード端子２に接続する作用を為し、メタライズ
配線層４の一端には半導体素子３の各電極がフリップチ
ップ接続により接続され、また他端側にはリード端子２
が取着される。
ているメタライズ配線層４は後述する半導体素子３の各
電極をリード端子２に接続する作用を為し、メタライズ
配線層４の一端には半導体素子３の各電極がフリップチ
ップ接続により接続され、また他端側にはリード端子２
が取着される。
【００１７】前記メタライズ配線層４は例えばチタンや
ニッケルークロム合金、窒化タンタル等から成る密着層
と、ニッケル、クロム、パラジウム、ロジウム、白金等
から成る中間金属層と、銅、金等から成る主導体層の３
層構造を有しており、絶縁基板１の上面に上記各材料を
順次、スパッタリング法や蒸着法、イオンプレーティン
グ法により被着させるとともにこれをフォトリソグラフ
ィー技術により所定のパターンに加工することによって
絶縁基板１の上面に中央部から外周部に向かって扇状に
広がるように被着形成される。
ニッケルークロム合金、窒化タンタル等から成る密着層
と、ニッケル、クロム、パラジウム、ロジウム、白金等
から成る中間金属層と、銅、金等から成る主導体層の３
層構造を有しており、絶縁基板１の上面に上記各材料を
順次、スパッタリング法や蒸着法、イオンプレーティン
グ法により被着させるとともにこれをフォトリソグラフ
ィー技術により所定のパターンに加工することによって
絶縁基板１の上面に中央部から外周部に向かって扇状に
広がるように被着形成される。
【００１８】前記メタライズ配線層４はその絶縁基板１
の中央部に位置する部位に半導体素子３の電極がフリッ
プチップ接続、具体的には絶縁基板１の上面に半導体素
子３を、該絶縁基板１の上面に被着させたメタライズ配
線層４と半導体素子３の各電極に予め被着させた半田バ
ンプとが相対向するようにして載置させ、しかる後、前
記半田バンプを加熱溶融させ、絶縁基板１のメタライズ
配線層４と半導体素子３の各電極とを半田接合させるこ
とによって半導体素子３は絶縁基板１の上面に各電極を
メタライズ配線層４に電気的接続させた状態で取着され
る。この場合、半導体素子３の電極はその総数が多かっ
たとしても全てを絶縁基板１の表面に被着されているメ
タライズ配線層４に半田を介して一度に、且つ強固に電
気的接続することができ、その結果、半導体素子３の各
電極とメタライズ配線層４との電気的接続を極めて短時
間として半導体装置の生産性を大きく向上させることが
できる。また絶縁基板１の上面に被着させたメタライズ
配線層４に半導体素子３の電極をフリップチップ接続に
より接続させる際、絶縁基板１が透光性材料より成るこ
とから絶縁基板１の下面側からメタライズ配線層４と半
導体素子３の電極との相対向状態を確認することがで
き、その結果、半導体素子３の各電極は所定のメタライ
ズ配線層４に簡単、且つ正確に接続することが可能とな
る。
の中央部に位置する部位に半導体素子３の電極がフリッ
プチップ接続、具体的には絶縁基板１の上面に半導体素
子３を、該絶縁基板１の上面に被着させたメタライズ配
線層４と半導体素子３の各電極に予め被着させた半田バ
ンプとが相対向するようにして載置させ、しかる後、前
記半田バンプを加熱溶融させ、絶縁基板１のメタライズ
配線層４と半導体素子３の各電極とを半田接合させるこ
とによって半導体素子３は絶縁基板１の上面に各電極を
メタライズ配線層４に電気的接続させた状態で取着され
る。この場合、半導体素子３の電極はその総数が多かっ
たとしても全てを絶縁基板１の表面に被着されているメ
タライズ配線層４に半田を介して一度に、且つ強固に電
気的接続することができ、その結果、半導体素子３の各
電極とメタライズ配線層４との電気的接続を極めて短時
間として半導体装置の生産性を大きく向上させることが
できる。また絶縁基板１の上面に被着させたメタライズ
配線層４に半導体素子３の電極をフリップチップ接続に
より接続させる際、絶縁基板１が透光性材料より成るこ
とから絶縁基板１の下面側からメタライズ配線層４と半
導体素子３の電極との相対向状態を確認することがで
き、その結果、半導体素子３の各電極は所定のメタライ
ズ配線層４に簡単、且つ正確に接続することが可能とな
る。
【００１９】また前記メタライズ配線層４はその絶縁基
板１の外周部に位置する部位にリード端子２が取着され
ており、該リード端子２は半導体素子３の各電極を外部
電気回路に接続する作用を為す。
板１の外周部に位置する部位にリード端子２が取着され
ており、該リード端子２は半導体素子３の各電極を外部
電気回路に接続する作用を為す。
【００２０】前記メタライズ配線層４へのリード端子２
の取着はメタライズ配線層４の上部に半田等のロウ材を
介してリード端子２を載置し、しかる後、前記ロウ材を
加熱溶融させることによって行われる。この場合、絶縁
基板１が透光性材料より成ることから絶縁基板１の下面
側からメタライズ配線層４とリード端子２との位置合わ
せを確認することができ、その結果、メタライズ配線層
４に所定のリード端子２を簡単、且つ正確に取着するこ
とができる。
の取着はメタライズ配線層４の上部に半田等のロウ材を
介してリード端子２を載置し、しかる後、前記ロウ材を
加熱溶融させることによって行われる。この場合、絶縁
基板１が透光性材料より成ることから絶縁基板１の下面
側からメタライズ配線層４とリード端子２との位置合わ
せを確認することができ、その結果、メタライズ配線層
４に所定のリード端子２を簡単、且つ正確に取着するこ
とができる。
【００２１】更に前記リード端子２は該リード端子２の
取着されるメタライズ配線層４が絶縁基体１の上面中央
部より外周部に向かって扇状に広がっており、絶縁基板
１の外周部における線幅及び隣接するメタライズ配線層
４間の間隔が広いものとなっていることからその線はを
0.25mmと広く (従来品に対し約70% 広い) 、且つ隣接間
隔を0.25mmと広い( 従来品に対し約70% 広い) ものとな
すことができ、その結果、リード端子２に外部電気回路
に接続させる際等において外力が印加されたとしても該
リード端子２は大きな変形を発生することがなく、隣接
するリード端子２間の電気的絶縁を維持しつつリード端
子２を所定の外部電気回路に正確、且つ強固に電気的接
続することが可能となる。
取着されるメタライズ配線層４が絶縁基体１の上面中央
部より外周部に向かって扇状に広がっており、絶縁基板
１の外周部における線幅及び隣接するメタライズ配線層
４間の間隔が広いものとなっていることからその線はを
0.25mmと広く (従来品に対し約70% 広い) 、且つ隣接間
隔を0.25mmと広い( 従来品に対し約70% 広い) ものとな
すことができ、その結果、リード端子２に外部電気回路
に接続させる際等において外力が印加されたとしても該
リード端子２は大きな変形を発生することがなく、隣接
するリード端子２間の電気的絶縁を維持しつつリード端
子２を所定の外部電気回路に正確、且つ強固に電気的接
続することが可能となる。
【００２２】尚、前記メタライズ配線層４に取着される
リード端子２は鉄ーニッケルーコバルト合金や鉄ーニッ
ケル合金、銅ージルコニウム合金、銅ーリン合金、銅ー
ニッケル合金等の金属材料から成り、例えば、鉄ーニッ
ケルーコバルト合金等のインゴット（塊）を圧延加工法
や打ち抜き加工法等、従来周知の金属加工法を採用する
ことによって所定の形状に形成される。
リード端子２は鉄ーニッケルーコバルト合金や鉄ーニッ
ケル合金、銅ージルコニウム合金、銅ーリン合金、銅ー
ニッケル合金等の金属材料から成り、例えば、鉄ーニッ
ケルーコバルト合金等のインゴット（塊）を圧延加工法
や打ち抜き加工法等、従来周知の金属加工法を採用する
ことによって所定の形状に形成される。
【００２３】また前記リード端子２はその表面にニッケ
ル、金等の耐蝕性に優れ、且つロウ材と濡れ性の良い金
属をメッキ法により0.1 乃至20.0μm の厚みに層着させ
ておくとリード端子２の酸化腐食を有効に防止すること
ができるとともにリード端子２とメタライズ配線層４と
の取着及びリード端子２と外部電気回路との接続を良好
となすことができる。従って、前記リード端子２はその
表面にニッケル、金等を0.1 乃至20.0μm の厚みに層着
させておくことが好ましい。
ル、金等の耐蝕性に優れ、且つロウ材と濡れ性の良い金
属をメッキ法により0.1 乃至20.0μm の厚みに層着させ
ておくとリード端子２の酸化腐食を有効に防止すること
ができるとともにリード端子２とメタライズ配線層４と
の取着及びリード端子２と外部電気回路との接続を良好
となすことができる。従って、前記リード端子２はその
表面にニッケル、金等を0.1 乃至20.0μm の厚みに層着
させておくことが好ましい。
【００２４】更に、前記リード端子２はその表面に半田
をメッキ法により1.0 乃至20.0μｍの厚みに被着させて
おくと、リード端子２ の外部電気回路への接続が容易
となる。従って、前記リード端子２はその表面に半田を
メッキ法により1.0 乃至20.0μm の厚みに被着させてお
くことが好ましい。
をメッキ法により1.0 乃至20.0μｍの厚みに被着させて
おくと、リード端子２ の外部電気回路への接続が容易
となる。従って、前記リード端子２はその表面に半田を
メッキ法により1.0 乃至20.0μm の厚みに被着させてお
くことが好ましい。
【００２５】前記上面に半導体素子３及びリード端子２
が取着された絶縁基板１はリード端子２の一部を残して
エポキシ樹脂から成る樹脂部材５でモールドされ、半導
体素子３を外気から完全に遮断することによって最終製
品としての半導体装置となる。
が取着された絶縁基板１はリード端子２の一部を残して
エポキシ樹脂から成る樹脂部材５でモールドされ、半導
体素子３を外気から完全に遮断することによって最終製
品としての半導体装置となる。
【００２６】前記半導体素子３及びリード端子２の樹脂
部材５によるモールドは、上面に半導体素子３及びリー
ド端子２が取着された絶縁基板１を所定の治具内にセッ
トするとともに治具内にエポキシ樹脂等の液状樹脂を滴
下注入し、しかる後、注入した樹脂を180 ℃程度の温
度、100Kgf/mm 2 の圧力を加え熱硬化させることによっ
て行われる。
部材５によるモールドは、上面に半導体素子３及びリー
ド端子２が取着された絶縁基板１を所定の治具内にセッ
トするとともに治具内にエポキシ樹脂等の液状樹脂を滴
下注入し、しかる後、注入した樹脂を180 ℃程度の温
度、100Kgf/mm 2 の圧力を加え熱硬化させることによっ
て行われる。
【００２７】かくして本発明の半導体装置はリード端子
２を外部電気回路に接続させ、内部の半導体素子３を外
部電気回路に電気的に接続することによってコンピュー
タ等の情報処理装置に搭載されることとなる。
２を外部電気回路に接続させ、内部の半導体素子３を外
部電気回路に電気的に接続することによってコンピュー
タ等の情報処理装置に搭載されることとなる。
【００２８】尚、本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
【００２９】
【発明の効果】本発明の半導体装置によれば、絶縁基板
に設けたメタライズ配線層に半導体素子の電極をフリッ
プチップ接続により接続することから半導体素子の電極
数が多いとしても全ての電極を一度にメタライズ配線層
に電気的接続することができ、その結果、半導体装置の
生産性が大幅に向上し、製品として半導体装置を安価と
なすことができる。
に設けたメタライズ配線層に半導体素子の電極をフリッ
プチップ接続により接続することから半導体素子の電極
数が多いとしても全ての電極を一度にメタライズ配線層
に電気的接続することができ、その結果、半導体装置の
生産性が大幅に向上し、製品として半導体装置を安価と
なすことができる。
【００３０】また本発明の半導体装置によれば、メタラ
イズ配線層を有する絶縁基板を透光性材料で形成したこ
とから、メタライズ配線層に半導体素子の電極をフリッ
プチップ接続させる際、或いはメタライズ配線層にリー
ド端子を取着させる際、メタライズ配線層と半導体素子
の電極及びメタライズ配線層とリード端子とを基板を通
して正確に位置合わせすることができ、その結果、半導
体素子の各電極及びリード端子が所定のメタライズ配線
層に正確に接続取着され、半導体素子の各電極をリード
端子を介して所定の外部電気回路に正確、且つ確実に電
気的接続することが可能となる。
イズ配線層を有する絶縁基板を透光性材料で形成したこ
とから、メタライズ配線層に半導体素子の電極をフリッ
プチップ接続させる際、或いはメタライズ配線層にリー
ド端子を取着させる際、メタライズ配線層と半導体素子
の電極及びメタライズ配線層とリード端子とを基板を通
して正確に位置合わせすることができ、その結果、半導
体素子の各電極及びリード端子が所定のメタライズ配線
層に正確に接続取着され、半導体素子の各電極をリード
端子を介して所定の外部電気回路に正確、且つ確実に電
気的接続することが可能となる。
【図１】本発明の半導体装置の一実施例を示す断面図で
ある。
ある。
【図２】従来の半導体装置の平面図である。
１・・・・・・絶縁基板 ２・・・・・・リード端子 ３・・・・・・半導体素子 ４・・・・・・メタライズ配線層 ５・・・・・・樹脂部材
Claims (1)
- 【請求項１】透光性材料から成り、表面に複数個のメタ
ライズ配線層を有する絶縁基板と、前記メタライズ配線
層の一端に取着される複数個のリード端子と、前記メタ
ライズ配線層の他端にフリップチップ接続により接続さ
れる複数個の電極を有する半導体素子と、前記表面にメ
タライズ配線層を有する絶縁基板、半導体素子及びリー
ド端子の一部を被覆する樹脂部材とから成る半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28492894A JP3434918B2 (ja) | 1994-11-18 | 1994-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28492894A JP3434918B2 (ja) | 1994-11-18 | 1994-11-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148527A true JPH08148527A (ja) | 1996-06-07 |
| JP3434918B2 JP3434918B2 (ja) | 2003-08-11 |
Family
ID=17684880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28492894A Expired - Fee Related JP3434918B2 (ja) | 1994-11-18 | 1994-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3434918B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005053023A1 (de) * | 2003-11-27 | 2005-06-09 | Infineon Technologies Ag | Ultradünne halbeiterschaltung mit kontakt-bumps sowie zugehöriges herstellungsverfahren |
-
1994
- 1994-11-18 JP JP28492894A patent/JP3434918B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005053023A1 (de) * | 2003-11-27 | 2005-06-09 | Infineon Technologies Ag | Ultradünne halbeiterschaltung mit kontakt-bumps sowie zugehöriges herstellungsverfahren |
| US7868452B2 (en) | 2003-11-27 | 2011-01-11 | Infineon Technologies Ag | Ultrathin semiconductor circuit having contact bumps |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3434918B2 (ja) | 2003-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |