JPH08146458A

JPH08146458A - 半導体装置、この半導体装置を用いた液晶表示装置及びこれらの駆動方法

Info

Publication number: JPH08146458A
Application number: JP29152894A
Authority: JP
Inventors: Toshihiko Nishihata; 俊彦西端
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1994-11-25
Filing date: 1994-11-25
Publication date: 1996-06-07
Anticipated expiration: 2014-12-27
Also published as: JP2995725B2

Abstract

(57)【要約】【目的】光キャリアによるドレイン電位のシフトが少
なく安定な動作が可能な半導体装置とこれを組込んだ液
晶表示装置を提供する。【構成】投射光の一部がＰ型Ｓi 基板８内に侵入する
と、その光はＰ型Ｓi 基板８内で光キャリア（電子(−)
と正孔(＋)のペア）を発生する。このうち正孔(＋)はグ
ランド電極５方向に進み、一方電子(−)は正にバイアス
されているソース９、ドレイン１０及びＮ型半導体領域
１１に向かって進む。このＮ型半導体領域１１はドレイ
ンよりも大面積であるので、大半の電子はドレインに入
らずにＮ型半導体領域１１に吸収され、画素電極１８の
電位のシフトは最小限に抑えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は基板上にＭＩＳ（Metal
Insulator Semiconductor ）型トランジスタを形成した
半導体装置、この半導体装置をアクティブマトリクス基
板として用いた液晶装置及びこれらの駆動方法に関す
る。

【０００２】

【従来の技術】従来のアクティブマトリクス型液晶表示
装置を図１５乃至図１７に基づいて説明する。図１５は
従来のアクティブマトリクス型液晶表示装置の一部を切
欠して示した斜視図、図１６は同液晶表示装置の一部を
構成するアクティブマトリクス基板の等価回路図、図１
７は従来のアクティブマトリクス型液晶表示装置の画素
ピクセルの断面図である。

【０００３】従来の液晶表示装置１００はアクティブマ
トリクス基板１０１と対向基板１０２間に液晶１０３を
封入してなり、対向基板１０２の表面には共通の対向電
極１０４が形成され、アクティブマトリクス基板１０１
上には水平アドレス回路１０５、垂直アドレス回路１０
６及びこれらアドレス回路１０５，１０６によって選択
的に駆動されるスイッチング用画素トランジスタ１０７
がマトリクス状に配置されている。

【０００４】トランジスタ１０７はグランド電極１０８
に接続されるＳi 基板１０９上に半導体製造技術によっ
て形成されるＭＩＳ型トランジスタ特にＭＩＳ型のうち
でもＳiＯ₂を介在させたＭＯＳ型トランジスタが一般に
用いられている。

【０００５】即ち、ＭＩＳ型トランジスタ１０７は、Ｓ
i 基板１０９上にソース１１０、ゲート１１１及びドレ
イン１１２を形成し、これらソース１１０、ゲート１１
１及びドレイン１１２表面に絶縁膜１０９ａが形成さ
れ、ソース１１０には信号線１１３が、ゲート１１１に
は走査線１１４が、ドレイン１１２には画素電極１１５
がそれぞれ接続され、この画素電極１１５と前記対向電
極１０４との間に液晶容量Ｃ１が形成され、この液晶容
量Ｃ１と並列にデータの保持時間を長くするための補助
容量Ｃ２を設けている。

【０００６】そして、アドレスされたトランジスタがオ
ンになることで、信号線１１３からのデータが画素電極
１１５に書き込まれ、書き込まれたデータは液晶容量Ｃ
１に電荷として蓄積され、電荷が蓄積された液晶によっ
て画素電極の表面で反射される投射光が変調され、表示
が行われる。この表示は次に書き換えられるまで保持さ
れる。

【０００７】次に、Ｐ型Ｓi 基板上にＮチャンネルの画
素トランジスタを設けた場合を例にとって光キャリアに
よる影響について説明する。前記したようにＰ型Ｓi基
板１０９はグランド電位に保たれ、画素電極１１５はデ
ータ書き込みにより＋電位に保持される。また画素トラ
ンジスタのドレイン１１２はＮ型拡散層になっておりＰ
型Ｓi 基板１０９との間はＰＮ接合を形成している。こ
のＰＮ接合は前記画素電極１１５が＋電位になっている
ため、逆バイアス状態になっているので、ＰＮ接合にリ
ーク電流が発生すると、データの保持性能が低下する。

【０００８】即ち、投射光は画素電極１１５の表面で１
００％反射されることが望ましいが、投射光の一部は画
素電極１１５を透過し、また画素電極１１５間には隙間
ｅが存在するので、この隙間ｅを介してＳi 基板１０９
内部に投射光が侵入してくる。そして、光が侵入してく
ると多数の光キャリア（電子(−)と正孔(＋)の対）が発
生し、正孔(＋)はグランド電位のＰ型Ｓi 基板１０９を
通ってグランド電極１０８に到達し、一方電子(−)は＋
電位のドレイン１１２に到達する。そして、ドレイン１
１２に電子(−)が到達することでドレイン１１２の＋電
位が低下しデータの保持性能が低下する。以下に、Ｓi
基板に侵入する光の影響を具体的な数値を挙げて検討す
る。

【０００９】強度Ｐ（Ｗ／cm² ）の投射光のうちＲ
（％）がＳi 基板内に侵入し、侵入した光が量子効率１
００％で光キャリアを発生したとする。すると、１フィ
ールド周期（１／６０秒）間に画素サイズＸcm×Ｘcmの
範囲内に発生する電子の個数（Ｎ）は以下の式で表わ
される。Ｎ＝ＰＸ² ×(1/60)×(R/100 )×r/(hc)・・・ここで、r は投射光の波長(cm)、h はプランク定数(6.6
3×10^-34J・S)、ｃは光速(3×10¹⁰cm/s) である。

【００１０】また、液晶の比誘電率をｄ、厚みをＬ(cm)
とすると、１画素の液晶容量Ｃ(F)は以下に式で表わ
される。Ｃ(F) ＝ｓ×ｄ×（Ｘ²／Ｌ）・・・ここで、ｓは真空の誘電率（8.85×10^-14F/cm ）であ
る。

【００１１】結局、Ｎ個の電子がドレインに流入したこ
とにより、画素電極の電位の低下ｄＶ（Ｖ）は以下の式
で表わされる。ｄＶ＝（Ｎ×ｑ）／Ｃ＝(1.51×10¹³)ＰＲ×ｒ×（Ｌ／ｄ）・・・ここで、ｑは電子の電荷量(1.6×10^-19Ｃ)である。

【００１２】また、一般的な反射型液晶プロジェクター
の動作条件の一例を以下に示す。単位面積の投射光（Ｐ）：１０（Ｗ／cm² ）透過率（Ｒ）：0.001%(1/10⁵) 波長（ｒ）：5000×10^-8cm(=500nm) 液晶厚（Ｌ）：５×10^-4cm(=５μｍ) 液晶の比誘電率（ｄ）：１０

【００１３】上記の動作条件を前記した式に適用する
と、ｄＶ＝３７．８（Ｖ）が得られる。実際のアクティ
ブマトリクス基板では、液晶容量と並列に、その１０倍
程度の補助容量を設けることが多い。この場合、ｄＶは
１０分の１の３．８（Ｖ）となる。この結果から、投射
光の１０万分の１という僅かな光がＳi 基板に侵入して
も、画素電位が数ボルトもシフトしてしまうことが分
る。

【００１４】上記の光キャリアによる不具合を解消する
ために、従来から以下の手段が知られている。 (1) トランジスタを形成した基板表面に誘電体反射膜を
設け、光を反射する。 (2) トランジスタを形成した基板表面に光吸収層を設
け、この吸収層で光を吸収する。 (3) トランジスタを形成した基板内で発生した光キャリ
アを消滅させる。 (4) トランジスタを形成した基板の上層と下層を反対の
導電型にし、下層で光キャリアを吸収する。

【００１５】前記(1) の手段としては、特公平４−５１
０７０号公報に開示されるものがあり、この先行技術で
は半導体層に光が侵入しないように、非晶質Ｓi と絶縁
膜を積層した多層反射膜を設け、反射膜として誘電体を
用いることで不要な寄生容量が発生しないようにしてい
る。

【００１６】前記(2) の手段としては、特開平５−２４
１１９９号公報及び特公昭６１−４３７１２号公報に開
示されるものがある。特開平５−２４１１９９号公報に
開示される内容は、信号線等の配線表面にチタン等の低
反射率の膜を積層して乱反射光を減少させることによ
り、半導体層への光入射を防ごうとするものである。ま
た特公昭６１−４３７１２号公報に開示される内容は、
画素電極の下に金属膜による光シールド層を設けてい
る。

【００１７】前記(3) の手段としては、特公平４−３４
３１３号公報に開示されるものがあり、この先行技術で
は、トランジスタを形成した領域以外の半導体領域を高
濃度にドーピングして光キャリアのライフタイムを短く
し、光キャリアが発生しても、トランジスタまで到達す
る前に再結合で消滅させるようにしている。

【００１８】前記(4) の手段としては、特開平３−２８
８４７４号公報に開示されるものがあり、この先行技術
では、基板の上層と下層を反対導電型（ウェル構造）と
し、光キャリアの一方をウェルに他方を下層側の半導体
基板に吸収させるようにしている。

【００１９】即ち、図１８に示すように、Ｎ型Ｓi 基板
１０９の表面近傍にＰ型Ｓi のウェル１１６を形成し、
この中にＮチャンネルＭＯＳで画素トランジスタ１０７
を作り込んでいる。そして、Ｐ型ウェル１１６をグラン
ド電極１０８に、Ｎ型Ｓi 基板１０９を正にバイアスし
ておき、ウェル１１６の底より奥で発生した光キャリア
のうち、正孔はＰ型ウェル１１６に、電子はＮ型Ｓi 基
板１０９にそれぞれ吸収し、結果としてＭＯＳトランジ
スタのドレイン１１２には光キャリアが入らないように
している。

【００２０】

【発明が解決しようとする課題】特公平４−５１０７０
号公報に開示される先行技術にあっては、屈折率の異な
る２種類以上の膜を交互に積層し、それぞれの膜の界面
での多重反射を利用して全体として理想的な反射膜とす
るものであり、この方法では、多層膜を構成する各膜の
膜厚と屈折率を精密にコントロールする必要があり、製
品の歩留まり及びコストに問題がある。

【００２１】また、原理的に１００％反射できるのは、
膜厚、屈折率などで決まる特定の波長の光のみでり、カ
ラー化の場合は、色毎に膜厚、屈折率を調整する必要が
ある。また、入射角のずれやバラツキがあると反射率が
低下し、画素電極上に誘電体層を設けると、そこでの電
圧降下のために、高い駆動電圧が必要となる。

【００２２】特開平５−２４１１９９号公報及び特公昭
６１−４３７１２号公報に開示に開示される先行技術に
あっては、光吸収層として半導体膜や高融点金属膜を用
いているが、半導体膜で遮光するためには半導体膜の厚
みをかなり厚くしなければならず、高融点金属膜を形成
するには高温プロセスが必要で、プロセス中に発生する
熱や、膜ストレスによる悪影響がある。また、光を吸収
することによって発熱し、デバイスの動作に悪影響を及
ぼす。

【００２３】特公平４−３４３１３号公報に開示される
先行技術にあっては、エピタキシャル工程など、複雑な
工程が必要であり、デバイスの歩留まりやコストに問題
がある。

【００２４】特開平３−２８８４７４号公報に開示され
る先行技術にあっては、図１８に示すウェル１１６内に
形成した画素トランジスタ１０７が正常に動作するため
には、ウェル１１６の電位がしっかりとグランド電位に
固定されていることが必要である。そして、通常は画面
の端でグランド配線に接続することにより、ウェルの電
位を固定している。しかしながら、ウェル１１６は３μ
ｍ程度の深さしかなく、またＭＯＳトランジスタの動作
特性を維持するために、ある程度高抵抗にしておく必要
がある。このためにウェルは横方向に大きな抵抗を持っ
ており、グランド配線から遠いところでは電位が不安定
になることがある。例えば、光入射により発生した正孔
が多数ウェルに入ると、一時的にウェルの電位が正の方
にシフトすることがある。またＭＯＳトランジスタのソ
ース１１０は映像信号により電位が常に大きく変動して
おり、これに振られてウェルの電位がシフトしてしまう
こともある。その結果として、画素トランジスタ１０
７のオン・オフが正常に行われず、表示特性の低下を招
いてしまう。

【００２５】更に、前記した従来技術に共通した課題と
して、各先行技術固有のプロセスが必要となり、デバイ
スの歩留まり低下、製造コストの上昇を招いている。即
ち、従来の光キャリア対策では、製造工程の複雑化、製
造コストの増加、製品歩留まりの低下、光入射角度のバ
ラツキによる性能低下、カラー化の困難、駆動電圧の上
昇、画素トランジスタ動作への悪影響などが避けられな
い。したがって、本願発明は特別なプロセスを追加する
ことなく、画素トランジスタの動作に悪影響を与えるこ
となく、光キャリアによるドレイン電位のシフトを極力
抑制することができる半導体装置、この半導体装置を用
いた液晶表示装置及びこれらの駆動方法を提供すること
を目的とする。

【００２６】

【課題を解決するための手段】上記課題を解決すべく本
発明に係る半導体装置は、第１導電型の半導体領域内に
第２導電型のソース及びドレインが設けられ、これらソ
ース及びドレイン上またはその近傍上に誘電体層を介し
てゲートが設けられたＭＩＳ型トランジスタを有する半
導体装置であることを前提とし、前記第１導電型の半導
体領域内にバイアスが印加される第２導電型の半導体領
域を形成した。

【００２７】また、前記ＭＩＳ型トランジスタに対応し
て所定の波長の光の透過を阻止する遮光膜を設けた場合
には、各遮光膜間に形成される光が透過し得る隙間は前
記第２導電型の半導体領域上或いはＭＩＳ型トランジス
タのソース上に位置させることが好ましい。

【００２８】また、本発明に係る半導体装置を用いた液
晶表示装置は、ＭＩＳ型トランジスタ及び画素電極をマ
トリックス状に配置した半導体装置基板と、共通電極を
形成した対向基板との間に液晶を封入してなる液晶表示
装置であることを前提とし、前記半導体装置基板は第１
導電型の半導体領域内に第２導電型のソース及びドレイ
ンを設け、これらソース及びドレイン上またはその近傍
上に誘電体層を介してゲートを設け、更に前記第１導電
型の半導体領域内にはバイアスが印加される第２導電型
の半導体領域を形成した。

【００２９】ここで、前記第２導電型の半導体領域上の
少なくとも一部に誘電体層を介して電極を形成し、この
電極と第２導電型の半導体領域とで電気的容量を形成す
るようにしてもよく、この電気的容量を形成する電極
は、ＭＩＳ型トランジスタのドレインまたは画素電極に
電気的に接続する。

【００３０】また、前記画素電極を所定の波長の光の透
過を阻止する遮光膜にて構成し、各画素電極間に光が透
過し得る隙間を形成し、この隙間が前記第２導電型の半
導体領域上またはＭＩＳ型トランジスタのソース上に位
置するようにしてもよい。

【００３１】また、本発明に係る半導体装置または液晶
表示装置の駆動方法は、前記第１導電型の半導体領域に
対して前記第２導電型の半導体領域が逆バイアスになる
ように前記第２導電型の半導体領域に一定の電圧を印加
するようにした。

【００３２】更に、本発明に係る別の液晶表示装置の駆
動方法は、前記第１導電型の半導体領域に対して前記第
２導電型の半導体領域が逆バイアスになるように前記第
２導電型の半導体領域に周期的に変動する電圧を印加
し、この変動周期の位相と前記対向電極に印加される電
圧の変動周期の位相とが同位相になるようにした。

【００３３】

【作用】ＭＩＳ型トランジスタの近傍に設けた第２導電
型の半導体領域と、まわりの第１導電型の半導体領域と
が逆バイアス状態になるように、外部から電位を印加す
ることにより、光キャリアの一部を第２導電型の半導体
領域に吸収させ、光による悪影響を排除する。

【００３４】

【実施例】以下に本発明の実施例を添付図面に基づいて
説明する。ここで、図１は本発明に係る液晶表示装置の
断面図、図２は同液晶表示装置を構成する半導体装置と
してのアクティブマトリクス基板の平面図であり、液晶
表示装置１はアクティブマトリクス基板２と対向基板３
間に液晶４を封入してなり、アクティブマトリクス基板
２はグランド電極５に接続されるとともに液晶４と接す
る面にはスイッチング用画素トランジスタ６がマトリク
ス状に配置され、また対向基板３の液晶４と接する面に
はには多数のトランジスタ６に対して共通の対向電極７
が形成されている。

【００３５】前記トランジスタ６は、図３（ａ）に示す
ように、先ずＰ型Ｓi基板８上にソース９、ドレイン１
０及び第２導電型（Ｎ型）の半導体領域１１をイオン注
入等の不純物導入技術によって形成し、次いで同図
（ｂ）に示すように、ＳiＯ₂等の絶縁膜１２を形成し、
この絶縁膜１２上にゲート１３を形成し、次いで同図
（ｃ）に示すように、絶縁膜１２にスルーホールを形成
するとともにこのスルーホールを介してソース９に接続
する導電部１４、ドレイン１０に接続する導電部１５、
Ｎ型半導体領域１１に接続する導電部１６を形成し、こ
の後同図（ｄ）に示すように、導電部１４，１５，１６
及びゲート１３を埋設する絶縁平坦化膜１７を形成し、
この平坦化膜１７上にドレイン１０に接続する導電部１
５と接続する画素電極１８を形成する。

【００３６】また、図２に示すように、前記ソース９に
接続する導電部１４には信号線１９が接続し、この信号
線１９は水平アドレス回路に接続し、ゲート１３は走査
線２０に接続し、この走査線２０は垂直アドレス回路に
接続している。

【００３７】また、Ｎ型半導体領域１１が占める面積は
ドレイン１０が占める面積よりも大きく、Ｎ型半導体領
域１１に接続する導電部１６にはバイアスを印加する配
線２１が接続している。

【００３８】以上の構成からなるアクティブマトリクス
の動作を説明すると、Ｐ型Ｓi 基板８はグランド電位に
固定され、Ｎ型半導体領域１１には正のバイアスが印加
された状態でトランジスタをオンにすると、あるフィー
ルドでは映像信号に応じた電荷がドレイン１０に書き込
まれ、それにつながる液晶容量に電荷が蓄積される。

【００３９】そして、図１に示すように、投射光の一部
がＰ型Ｓi 基板８内に侵入すると、その光はＰ型Ｓi 基
板８内で光キャリア（電子(−)と正孔(＋)のペア）を発
生する。このうち正孔(＋)はグランド電極５方向に進
み、一方電子(−)は正にバイアスされているソース９、
ドレイン１０及びＮ型半導体領域１１に向かって進む。

【００４０】ここで、電子(−)がドレイン１０に吸収さ
れると、液晶容量に蓄積した電荷が変化するために、画
素電極１８の電位がシフトしてしまうが、本発明によれ
ば、Ｎ型半導体領域１１が形成されており、特にこのＮ
型半導体領域１１がドレイン１０よりも大面積であるの
で、大半の電子はドレイン１０に入らずにＮ型半導体領
域１１に吸収され、画素電極１８の電位のシフトは最小
限に抑えることができる。

【００４１】ここで、Ｎ型半導体領域１１に印加する正
のバイアスは一定電位でもよいが、正の範囲であれば、
時間的に変動する電位、例えば対向電極７に印加される
電圧の変動周期の位相と同位相になるように印加しても
よい。

【００４２】図４及び図５は別実施例に係るアクティブ
マトリクス基板の平面図であり、図４に示す実施例にあ
っては、横方向に隣接する複数の画素トランジスタ６に
跨がるようにＮ型半導体領域１１を形成し、図５に示す
実施例にあっては、横方向及び縦方向に隣接する複数の
画素トランジスタ６に跨がるようにＮ型半導体領域１１
を形成している。これらの実施例は、複数の画素トラン
ジスタ６に対して、Ｎ型半導体領域１１が接続されてい
るため、いずれかの画素のＮ型半導体領域１１に対する
電気配線に不良が生じても、その周囲の画素が同じＮ型
半導体領域１１が接続されているので、問題が生じな
い。また、Ｎ型半導体領域１１への配線を間引いてスペ
ースを節約することも可能になる。

【００４３】図６は別実施例に係るアクティブマトリク
ス基板を適用した液晶表示装置の断面図、図７は図６に
示したアクティブマトリクス基板の平面図、図８は図６
に示した実施例の等価回路を示す図であり、この実施例
にあってはゲート１３を形成する工程で同時（ゲートと
同じポリシリコンを材料とする）に補助容量用電極２２
を形成している。

【００４４】補助容量用電極２２はドレイン１０及び画
素電極１８の双方に電気的に接続され、補助容量用電極
２２とＮ型半導体領域１１及びその間の酸化膜で構成さ
れる補助容量Ｃ２は画素電極１８と対向電極７で構成さ
れる液晶容量Ｃ１よりも大きく（例えば１０倍程度）設
定されており、画素電極１８上の電位のシフトを抑制す
る働きがある。

【００４５】そして、この実施例にあってはＮ型半導体
領域１１と補助容量用電極２２とが平面的に見て重なっ
ており、Ｎ型半導体領域１１が光キャリアのシンクとい
う役割の他に補助容量の一方の電極を兼ねているので、
補助容量のための新たなスペースは必要としない。

【００４６】図９は別実施例に係るアクティブマトリク
ス基板の平面図であり、この実施例にあっては図４に示
した実施例と同様に横方向に隣接する複数の画素トラン
ジスタ６に跨がるようにＮ型半導体領域１１を形成し、
且つ補助容量用電極２２も形成している。この場合、図
６に示す別実施例に対して図４及び図５に示した別実施
例と同様の効果を与える構成となっている。

【００４７】図１０は別実施例に係るアクティブマトリ
クス基板を適用した液晶表示装置の断面図、図１１は図
１０に示したアクティブマトリクス基板の平面図であ
り、この実施例にあっては画素電極１８を投射光を透過
しない遮光膜にて構成し、各画素電極１８間の隙間ｅ、
つまり投射光が通る部分をＮ型半導体領域１１の上方に
位置せしめている。

【００４８】このように、画素電極１８間の隙間ｅをＮ
型半導体領域１１の上方に位置せしめることで、入射光
により発生した電子の殆どがＮ型半導体領域１１にて吸
収され、ドレイン１０へは電子が流入しない。したがっ
て、画素電極１８の電位シフトが極めて少なくなる。

【００４９】図１２は更なる別実施例に係るアクティブ
マトリクス基板の平面図であり、この実施例にあって
は、画素電極１８を投射光を透過しない遮光膜にて構成
するとともに、各画素電極１８間の隙間ｅをＮ型半導体
領域１１の上方及びソース９の上方に位置せしめてい
る。

【００５０】上記ソース９には常に映像信号が印加され
ており正の範囲で変化している。したがって、Ｎ型のソ
ース９とＰ型Ｓi基板８は常に逆バイアス状態になって
いる。その結果、入射光に発生した電子は、Ｎ型半導体
領域１１とＮ型ソース９の両方で吸収され、ドレイン１
０へは入らないので、前記同様画素電極１８の電位シフ
トが極めて少なくなる。

【００５１】また、前記した駆動方法においては、Ｎ型
半導体領域１１を正の一定電位に固定したものを説明し
たが、交流的にみると、図１３に示すように液晶容量Ｃ
１と補助容量Ｃ２は直列につながっている。そして、対
向電極７を反転駆動する場合には液晶印加電圧が変化す
る。この変化量は以下の式で表わされる。液晶印加電圧の変化量＝（対向電極７の変化分）×Ｃ２／（Ｃ２＋Ｃ１）・・・

【００５２】一方、前記したように補助容量Ｃ２は液晶
容量Ｃ１より大きく（例えば１０倍程度）設定されてお
り、この場合には前記した式からも明らかなように液
晶電界は大きく変化してしまう。これを回避するために
はＮ型半導体領域１１の電位を対向電極７と同位相で変
化させればよい。この場合の等価回路は図１４に示すよ
うに、液晶容量Ｃ１と補助容量Ｃ２が並列に接続される
ことになる。そして、トランジスタがオフの時はこれら
の容量のトランジスタ側はフローティング状態と考えて
よいので、対向電極７の電位が変化しても液晶に印加さ
れる電界は変わらない。

【００５３】このような駆動方法を採用することによ
り、光キャリアの悪影響を除去しつつ補助容量の利点を
活かし、液晶電界を保持することができる。尚、この場
合において、Ｎ型半導体領域１１と対向電極７とは必ず
しも同電位である必要はなく、同位相で振れているだけ
でよい。

【００５４】尚、以上の実施例にあっては第１導電型の
例としてＰ型を、第２導電型の例としてＮ型を説明した
が、Ｐ型とＮ型とを入れ替え、且つ電子と正孔及び電位
の高低を入れ替えれば、全く同じ効果が実現できる。

【００５５】

【発明の効果】以上に説明したように本発明は、第１導
電型の半導体領域内に第２導電型のソース及びドレイン
が設けられ、これらソース及びドレイン上またはその近
傍上に誘電体層を介してゲートが設けられたＭＩＳ型ト
ランジスタを有する半導体装置の前記第１導電型の半導
体領域内にバイアスが印加される第２導電型の半導体領
域を形成したことにより、第２導電型の半導体領域が光
キャリアのシンクとして作用し、強い光が投射されても
ドレイン電位のシフトが少なく安定な動作が可能であ
る。

【００５６】したがって、上記の半導体装置を液晶表示
装置のアクティブマトリクス基板として用いることで、
データの保持性能が向上したものを製作することができ
る。

【００５７】また、前記第２導電型の半導体領域が占め
る面積をドレインが占める面積よりも大きくし、或いは
ＭＩＳ型トランジスタに対応して所定の波長の光の透過
を阻止する遮光膜を設けるか、液晶表示装置の場合は画
素電極自体を遮光膜とし、これら遮光膜間に形成される
光が透過し得る隙間の位置を、第２導電型の半導体領域
上或いはＭＩＳ型トランジスタのソース上に位置させる
ことで、光キャリアによる影響を更に少なくすることが
できる。

【００５８】液晶表示装置のアクティブマトリクス基板
内に形成した第２導電型の半導体領域上の少なくとも一
部に誘電体層を介して電極を形成し、この電極と第２導
電型の半導体領域とで補助的な電気的容量を形成するよ
うにし、この電気的容量を形成する電極をＭＩＳ型トラ
ンジスタのドレインまたは画素電極に電気的に接続する
ことで、トランジスタオフ時のドレインの電位保持が更
に安定したものとなる。

【００５９】また、補助的な電気的容量を形成するにあ
たり、電気的容量を形成するためのスペースと光キャリ
アシンクのためのスペースが共通であるために、パター
ンの節約ができ、素子の微細化が可能になる。

【００６０】また、液晶表示装置の対向電極を反転駆動
する場合において、第２導電型の半導体領域を同位相で
駆動することで、液晶電界の変化の少ない、良好な動作
が可能である。

【００６１】第２導電型の半導体領域はトランジスタの
閾（しきい）値調整などと同時に形成でき、また補助容
量もトランジスタのゲートと同時に形成できる。よっ
て、従来技術に比較して本発明は、通常のＭＯＳトラン
ジスタ製造プロセスに加えて新たな工程を付加する必要
はなく、歩留まりもよく、コストダウンを図ることがで
きる。

【００６２】更に本発明によれば、光の入射角度、波長
に拘らず、光キャリア吸収効果を発揮でき、また画素ト
ランジスタの動作に悪影響を与えたり、駆動に必要な電
圧が上昇することもない。

【図面の簡単な説明】

【図１】本発明に係る液晶表示装置の断面図

【図２】同液晶表示装置を構成する半導体装置としての
アクティブマトリクス基板の平面図本発明に係る半導体
装置の一例としてのアクティブマトリクス基板の平面図

【図３】（ａ）〜（ｄ）はアクティブマトリクス基板の
製作工程を説明した図

【図４】別実施例に係るアクティブマトリクス基板の平
面図

【図５】別実施例に係るアクティブマトリクス基板の平
面図

【図６】別実施例に係るアクティブマトリクス基板を適
用した液晶表示装置の断面図

【図７】図６に示したアクティブマトリクス基板の平面
図

【図８】図６に示した実施例の等価回路を示す図

【図９】別実施例に係るアクティブマトリクス基板の平
面図

【図１０】別実施例に係るアクティブマトリクス基板を
適用した液晶表示装置の断面図

【図１１】図１０に示したアクティブマトリクス基板の
平面図

【図１２】別実施例に係るアクティブマトリクス基板の
平面図

【図１３】第２導電型（Ｎ型）の半導体領域を正の一定
電位に固定した場合の等価回路を示す図

【図１４】第２導電型（Ｎ型）の半導体領域を対向電位
と同位相で変化させた場合の等価回路を示す図

【図１５】従来のアクティブマトリクス型液晶表示装置
の一部を切欠して示した斜視図

【図１６】従来のアクティブマトリクス基板の等価回路
図

【図１７】従来のアクティブマトリクス型液晶表示装置
の断面図

【図１８】従来のアクティブマトリクス型液晶表示装置
の他の例を示す断面図

【符号の説明】

１…液晶表示装置、２…アクティブマトリクス基板、３
…対向基板、４…液晶、５…グランド電極、６…画素ト
ランジスタ、７…対向電極、８…Ｐ型Ｓi 基板、９…ソ
ース、１０…ドレイン、１１…第２導電型（Ｎ型）の半
導体領域、１３…ゲート、１８…画素電極、Ｃ１…液晶
容量、Ｃ２…補助容量。

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体領域内に第２導電型
のソース及びドレインが設けられ、これらソース及びド
レイン上またはその近傍上に誘電体層を介してゲートが
設けられたＭＩＳ型トランジスタを有する半導体装置に
おいて、前記第１導電型の半導体領域内にはバイアスが
印加される第２導電型の半導体領域が形成されているこ
とを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、
前記ＭＩＳ型トランジスタに対応して所定の波長の光の
透過を阻止する遮光膜が設けられ、各遮光膜間には光が
透過し得る隙間が形成され、この隙間は前記第２導電型
の半導体領域上に位置していることを特徴とする半導体
装置。
【請求項３】ＭＩＳ型トランジスタ及び画素電極をマ
トリックス状に配置した半導体装置基板と、共通電極を
形成した対向基板との間に液晶を封入してなる液晶表示
装置において、前記半導体装置基板は第１導電型の半導
体領域内に第２導電型のソース及びドレインが設けら
れ、これらソース及びドレイン上またはその近傍上に誘
電体層を介してゲートが設けられ、更に前記第１導電型
の半導体領域内にはバイアスが印加される第２導電型の
半導体領域が形成されていることを特徴とする液晶表示
装置。
【請求項４】請求項３に記載の液晶表示装置におい
て、前記第２導電型の半導体領域上の少なくとも一部に
誘電体層を介して電極が形成され、この電極と第２導電
型の半導体領域とで電気的容量が形成されることを特徴
とする液晶表示装置。
【請求項５】請求項３または請求項４に記載の液晶表
示装置において、前記ＭＩＳ型トランジスタに対応して
設けられた画素電極は所定の波長の光の透過を阻止する
遮光膜にて構成され、各画素電極間には光が透過し得る
隙間が形成され、この隙間は前記第２導電型の半導体領
域上に位置していることを特徴とする液晶表示装置。
【請求項６】請求項１または請求項２に記載の半導体
装置を駆動する方法または請求項３乃至請求項５に記載
の液晶表示装置を駆動する方法において、前記第１導電
型の半導体領域に対して前記第２導電型の半導体領域が
逆バイアスになるように前記第２導電型の半導体領域に
一定の電圧を印加するようにしたことを特徴とする駆動
方法。
【請求項７】請求項３乃至請求項５に記載の液晶表示
装置を駆動する方法において、前記第１導電型の半導体
領域に対して前記第２導電型の半導体領域が逆バイアス
になるように前記第２導電型の半導体領域に周期的に変
動する電圧を印加し、この変動周期の位相と前記対向電
極に印加される電圧の変動周期の位相とが同位相になる
ようにしたことを特徴とする駆動方法。