JPH08139769A - 直接変換受信機 - Google Patents

Abstract

(57)【要約】 【目的】 無線通信のＦＳＫ信号の直接変換受信機に関
し、変調指数の低いＦＳＫ信号の受信感度を向上するこ
とを目的とする。 【構成】 直接変換により得られたＩ信号１０８、Ｑ信
号１０９を振幅制限増幅器１１２、１１３によりディジ
タル化する。ディジタル化されたＩ、Ｑ信号の符号が、
同符号から異符号に変化したときのディジタルＩ信号を
Ｄフリップフロップ１１８でラッチし、異符号から同符
号に変化したときのディジタルＱ信号をＤフリップフロ
ップ１１９でラッチする。前記Ｄフリップフロップ１１
８、１１９のＱ出力とディジタルＩ、Ｑ信号を組み合わ
せて排他的論理和演算し、復調出力を得ることにより、
従来よりも一符号あたりのデータ判定回数を増やし、変
調指数の低いＦＳＫ信号を受信するときの受信感度を向
上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主としてディジタル無
線通信の直接変換受信機に関するものである。

【０００２】

【従来の技術】近年、ディジタル無線通信における周波
数偏移変調（ＦＳＫ：Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔ
Ｋｅｙｉｎｇ；フリケンシー・シフト・キーイング）
方式の受信機として、直接変換受信機が集積回路化に適
した構成として検討されている。この直接変換受信機の
構成としては、例えば特開昭５５−１４７０１号公報に
記載されている構成が知られている。以下、図９を参照
して従来のＦＳＫ受信機について簡単に説明する。

【０００３】図９において、受信されたＦＳＫ信号１０
１は、混合器１０２、１０３に供給される。また、ＦＳ
Ｋ信号１０１の搬送波とほぼ等しい周波数を生成する局
部発振器１０４の出力は９０度移相分配器１０５により
移相され、互いに位相が９０度異なる２信号に分配さ
れ、それぞれ混合器１０２、１０３に供給される。この
例では、混合器１０２へ供給する信号の位相が混合器１
０３へ供給する信号の位相よりも９０度進んでいるとす
る。混合器１０２の出力信号は、低域通過フィルタ１０
６により帯域制限され、同相ベースバンド信号（Ｉ信
号）１０８が得られる。また、混合器１０３の出力信号
は、低域通過フィルタ１０７により帯域制限され、直交
ベースバンド信号（Ｑ信号）１０９が得られる。Ｉ信号
１０８とＱ信号１０９は互いに直交位相で、かつＦＳＫ
信号の周波数偏移の上下により互いの位相遅延関係が反
転する関係にある。

【０００４】ここでは、Ｉ信号１０８に対してＱ信号１
０９の位相が進んでいる場合のデータをＨｉｇｈ、遅れ
ている場合のデータをＬｏｗとする。Ｉ信号１０８、Ｑ
信号１０９はそれぞれ、振幅制限増幅器１１０、１１１
により振幅制限増幅され、ディジタル化されたＩ信号
（ディジタルＩ信号）１１２とディジタル化されたＱ信
号（ディジタルＱ信号）１１３を得る。そして、Ｄフリ
ップフロップ回路９０１のＤ入力端子にディジタルＱ信
号１１３を入力し、クロック入力端子に、ディジタルＩ
信号１１２を入力し、Ｄフリップフロップ回路９０１の
出力信号を低域通過フィルタ９０２で帯域制限し、雑音
等による局所的な信号の変動を除去して最終的な復調出
力を得る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
従来の直接変換受信機の構成では、データの判定をディ
ジタルＩ信号の立ち上がり時のみでしか行っていないた
め、ビットデータが変化しても、ディジタルＩ信号の立
ち上がりが現れるまではデータの変化を検出することが
できない。このため、データ判定に遅延が生じてしま
う。さらに、雑音等の影響によりディジタルＩ信号に変
動が生じ、データ判定を誤った場合、次にディジタルＩ
信号の立ち上がりが現れるまでは、判定結果は誤ったま
まとなり、低域通過フィルタによる最終的な出力結果が
誤る確率が高くなってしまう、という問題点を有してい
た。この問題点は、変調指数が小さくなるにつれて、さ
らに顕著になる。

【０００６】本発明は、上記従来の問題点を解決するも
のであり、Ｉ、Ｑ両信号の符号の変化時にデータ判定を
行うことにより、できるだけ本来のデータの変化点から
の判定の遅延を少なくし、かつ、雑音等によるデータ変
動の影響を少なくすることにより、変調指数の低いＦＳ
Ｋ信号の受信感度の向上を図ることを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の直接変換受信機は、ＦＳＫ信号の搬送波と
ほぼ等しい周波数を生成する局部発振器と、局部発振器
出力を移相して互いに位相が９０度異なる同相信号と直
交信号に分配して出力する９０度位相分配器と、ＦＳＫ
信号と同相信号を混合する第１の混合器と、第１の混合
器の出力を帯域制限する第１の低域通過フィルタと、第
１の低域通過フィルタの出力を振幅制限増幅する第１の
振幅制限増幅器と、ＦＳＫ信号と直交信号を混合する第
２の混合器と、第２の混合器の出力を帯域制限する第２
の低域通過フィルタと、第２の低域通過フィルタの出力
を振幅制限増幅する第２振幅制限増幅器と、第１の振幅
制限増幅器の出力と第２の振幅制限増幅器の出力の排他
的論理和を出力する第１の排他的論理和回路と、第１の
排他的論理和回路の出力をクロック入力とし、第１の振
幅制限増幅器の出力をＤ入力とする第１のＤフリップフ
ロップ回路と、第１の排他的論理和回路の出力の否定を
出力する第１の否定回路と、第１の否定回路の出力をク
ロック入力とし、第２の振幅制限増幅器の出力をＤ入力
とする第２のＤフリップフロップ回路と、第１の振幅制
限増幅器の出力と第２のＤフリップフロップ回路のＱ出
力の排他的論理和を出力する第２の排他的論理和回路
と、第２の振幅制限増幅器の出力と第１のＤフリップフ
ロップ回路のＱ出力の排他的論理和を出力する第３の排
他的論理和回路と、第２の排他的論理和回路の出力と第
３の排他的論理和回路の出力との排他的論理和回路を出
力する第４の排他的論理和回路とを有するものである。

【０００８】本発明はまた、第４の排他的論理和回路の
出力を帯域制限する第３の低域通過フィルタを有する構
成としてもよい。

【０００９】本発明はまた、第１の否定回路と第２のフ
リップフロップ回路と第２の排他的論理和回路と第３の
排他的論理和回路を取り除いた構成としてもよい。

【００１０】本発明はまた、ディジタル回路により行う
処理をアナログで処理する構成としてもよい。

【００１１】本発明はまた、第１の排他的論理和回路の
出力をＦ／Ｖ（周波数ー電圧）変換するＦ／Ｖ変換手段
と、Ｆ／Ｖ変換手段の出力としきい値との大小を判定す
るしきい値判定回路とを設けた構成としてもよい。

【００１２】

【作用】本発明は上記の構成により、受信したＦＳＫ信
号の搬送波信号とほぼ等しい周波数の局部発振器出力を
９０度移相分配器により移相し、互いに９０度位相の異
なる同相信号と直交信号に分配し、一方では第１の混合
器により同相信号とＦＳＫ信号との混合を行い、第１の
低域通過フィルタで帯域制限をし、同相ベースバンド信
号（Ｉ信号）を得、第１の振幅制限増幅器によりディジ
タルＩ信号とする。また、もう一方では、第２の混合器
により直交信号とＦＳＫ信号との混合を行い、第２の低
域通過フィルタで帯域制限をして直交ベースバンド信号
（Ｑ信号）得、第２の振幅制限増幅器によりディジタル
Ｑ信号とする。第１の排他的論理和回路では、ディジタ
ル化されたＩ信号とＱ信号との排他的論理和が出力され
る。

【００１３】第１のＤフリップフロップ回路では、第１
の排他的論理和回路の出力がクロック信号として用いら
れ、ディジタルＩ、Ｑ信号が同符号から異符号になった
ときのＩ信号が保持され出力される。

【００１４】また、第２のフリップフロップ回路では、
第１の排他的論理和回路の否定がクロック信号として用
いられ、ディジタルＩ、Ｑ信号が異符号から同符号にな
ったときのディジタルＱ信号が保持され出力される。

【００１５】第２、第３、第４の排他的論理和回路の組
み合わせでは、ディジタルＩ信号、Ｑ信号が同符号から
異符号へ変わったときに、変わったのがＩ信号であれ
ば、Ｉ信号はＱ信号に対して位相が進んでいると判断
し、第４の排他的論理和回路の出力をＬｏｗとし、そう
でなければＨｉｇｈとする。

【００１６】また、Ｉ信号、Ｑ信号が異符号から同符号
に変わったときに、変わったのがＱ信号であれば、Ｑ信
号はＩ信号に対して位相が遅れていると判断し、第４の
排他的論理和回路の出力をＬｏｗとし、そうでなければ
Ｈｉｇｈとする。得られた出力を、場合によっては第３
の低域通過フィルタで帯域制限し、雑音等による局所的
な出力の変動を除去することにより、受信したＦＳＫ信
号の復調を可能とする。

【００１７】

【実施例】

（実施例１）以下、本発明の第１の実施例について、図
面を参照しながら説明する。

【００１８】図１において、１０１はＦＳＫ信号、１０
２、１０３は混合器、１０４は局部発振器、１０５は９
０度移相分配器、１０６は低域通過フィルタ、１０７は
低域通過フィルタ１０７、１０８はＩ信号、１０９はＱ
信号、１１０、１１１は振幅制限増幅器、１１２はディ
ジタル化されたＩ信号、１１３はディジタル化されたＱ
信号で、以上は従来例と同様の構成である。

【００１９】１１４、１１５、１１６、１１７は２つの
入力の排他的論理和を出力する排他的論理和回路、１１
８、１１９はクロック入力信号の立ち上がり時のＤ入力
の状態を保持してＱ出力とするＤフリップフロップ回
路、１２０は入力信号の否定を出力する否定回路、１２
１は高周波成分を除去する低域通過フィルタ、１２２は
復調出力である。なお、低域通過フィルタ１２１を設け
ない構成としてもよい。

【００２０】以上のように構成された直接変換受信機に
おいて、受信されたＦＳＫ信号１０１からディジタルＩ
信号１１２とディジタルＱ信号１１３を得る基本的な動
作は従来例と同様である。

【００２１】得られたディジタルＩ信号１１２とディジ
タルＱ信号１１３を用いて復調をする動作について、図
２を用いながら以下で説明する。

【００２２】排他的論理和回路１１４では、ディジタル
Ｉ信号１１２とディジタルＱ信号１１３の排他的論理和
が演算され、一方はＤフリップフロップ回路１１８のク
ロック入力に供給される。また、もう一方は否定回路１
２０に供給され、否定演算が行われた後にＤフリップフ
ロップ回路１１９のクロック入力に供給される。

【００２３】Ｄフリップフロップ回路１１８は、ディジ
タルＩ信号１１２をＤ入力とし、Ｄフリップフロップ回
路１１９はディジタルＱ信号１１３をＤ入力とする。排
他的論理和回路１１４の出力は、ディジタルＩ信号１１
２とディジタルＱ信号１１３の符号が同符号の時にＬｏ
ｗ、異符号の時にＨｉｇｈとなる。したがって、Ｄフリ
ップフロップ回路１１８では、ディジタルＩ信号１１２
とディジタルＱ信号１１３の符号が同符号から異符号に
変化した時のＤ入力であるディジタルＩ信号１１２を保
持し、Ｑ出力として出力する。また、Ｄフリップフロッ
プ回路１１９では、ディジタルＩ信号１１２とディジタ
ルＱ信号１１３の符号が異符号から同符号に変化したと
きのＤ入力であるディジタルＱ信号１１３を保持し、Ｑ
出力として出力する。

【００２４】排他的論理和回路１１５では、Ｄフリップ
フロップ回路１１９のＱ出力とディジタルＩ信号との排
他的論理和が演算され、排他的論理和回路１１７に供給
される。また、排他的論理和回路１１６では、Ｄフリッ
プフロップ回路１１８のＱ出力とディジタルＱ信号１１
３との排他的論理和が演算され、排他的論理和回路１１
７に供給される。

【００２５】ここで、まず最初に、ディジタルＩ信号１
１２とディジタルＱ信号１１３の符号が同符号から異符
号に変化した時の動作について説明する。

【００２６】このときは、符号が変化した方の信号の位
相が進んでいると判断できる。ディジタルＩ信号１１２
とディジタルＱ信号１１３の符号が同符号から異符号に
変化することにより、排他的論理和回路１１４はＨｉｇ
ｈとなり、Ｄフリップフロップ回路１１８のクロック入
力が立ち上がるので、Ｄ入力であるディジタルＩ信号１
１２がＱ出力として出力される。ここで、Ｄフリップフ
ロップ１１８のクロック入力の立ち上がりのタイミング
は、ディジタルＩ、Ｑ信号の符号が変化するタイミング
に比べて、排他的論理和回路１１４で生じる遅延の分だ
け遅れるため、Ｄ入力の変化とラッチタイミングが同時
に起こることはなく、Ｑ出力は、ディジタルＩ、Ｑ信号
の符号が異符号になった後のディジタルＩ信号の符号が
出力される。したがって、排他的論理和回路１１６で
は、異符号となったディジタルＩ信号１１２とディジタ
ルＱ信号１１３との排他的論理和演算が行われるので、
出力はＨｉｇｈとなる。また、Ｄフリップフロップ回路
１１９では、クロックの立ち上がりはないので、同符号
の時のＱ出力がそのまま保持される。したがって、排他
的論理和回路１１５では、同符号から異符号に変化した
ときに変化したのがディジタルＩ信号１１２であるか、
ディジタルＱ信号１１３であるかによって出力が異な
る。もし変化したのがディジタルＩ信号であれば、排他
的論理和回路１１５の入力は異符号となるので、出力は
Ｈｉｇｈとなる。逆に、変化したのがディジタルＱ信号
であれば、排他的論理和回路１１５の入力信号は同符号
の時のままで双方とも変化しないので、その出力は後述
するように、Ｌｏｗとなる。

【００２７】以上より、同符号から異符号へ変化したの
がディジタルＩ信号の場合、排他的論理和回路１１７の
入力はともにＨｉｇｈとなり、出力はＬｏｗとなる。こ
れは、Ｉ信号のほうがＱ信号よりも位相が進んでいると
きの出力と合致する。また、変化したのがディジタルＱ
信号の場合、排他的論理和回路の入力はＨｉｇｈとＬｏ
ｗとなり、出力はＨｉｇｈとなる。これは、Ｑ信号の方
がＩ信号よりも位相が進んでいるときのデータと合致す
る。

【００２８】次に、ディジタルＩ信号１１２とディジタ
ルＱ信号１１３の符号が異符号から同符号に変化した時
の動作について説明する。

【００２９】このときは、符号が変化した方の信号の位
相が遅れていると判断できる。符号が異符号から同符号
に変化することにより、排他的論理和回路１１４はＬｏ
ｗとなり、否定回路１２０により、Ｄフリップフロップ
回路１１９のクロック入力が立ち上がるので、Ｄ入力で
あるディジタルＱ信号１１３がＱ出力として出力され
る。したがって、排他的論理和回路１１５では、同符号
になったディジタルＩ信号１１２とディジタルＱ信号１
１３との排他的論理和演算が行われるので、Ｌｏｗとな
る。また、Ｄフリップフロップ回路１１８では、クロッ
クの立ち上がりはないので、異符号の時のＱ出力がその
まま保持される。したがって、排他的論理和回路１１６
では、異符号から同符号に変化したのがディジタルＩ信
号１１２であるか、ディジタルＱ信号１１３であるかに
よって出力が異なる。もし変化したのがディジタルＩ信
号であれば、排他的論理和回路１１６の入力信号は異符
号の時のままで双方とも変化しないので、その出力は先
に述べたように、Ｈｉｇｈとなる。逆に、変化したのが
ディジタルＱ信号であれば、排他的論理和回路１１６の
入力は同符号となるので、出力はＬｏｗとなる。以上よ
り、異符号から同符号へ変化したのがディジタルＩ信号
の場合、排他的論理和回路１１７の入力はＬｏｗとＨｉ
ｇｈとなり、出力はＨｉｇｈとなる。これは、Ｉ信号の
ほうがＱ信号よりも位相が遅れているときのデータと合
致する。また、変化したのがディジタルＱ信号の場合、
排他的論理和回路の入力はともにＬｏｗとなり、出力も
Ｌｏｗとなる。これは、Ｑ信号の方がＩ信号よりも位相
が遅れているときのデータと合致する。

【００３０】また、雑音等の影響により、ディジタルＩ
信号１１２とディジタルＱ信号１１３の双方が同時に変
化した場合の動作について、以下で説明する。ディジタ
ルＩ、Ｑ信号の双方が同時に変化した場合、排他的論理
和回路１１４の出力は変化しないので、Ｄフリップフロ
ップ回路１１８、１１９のＱ出力はともに変化しない。
排他的論理和回路１１５、１１６は、ディジタルＩ、Ｑ
信号がともに変化することにより、ともに反転するが、
排他的論理和回路１１７の出力は変化しない。このよう
に、もしディジタルＩ信号、Ｑ信号がともに同時に変化
した場合は、変化する前の状態を維持することになる。

【００３１】以上のように、排他的論理和回路１１７の
出力は、ディジタルＩ信号１１２の位相がディジタルＱ
信号１１３より進んでいるときにＬｏｗ、遅れていると
きにＨｉｇｈとなり、低域通過フィルタ１２１により、
雑音等による局所的な変動を除去することにより、復調
出力１２２を得る。図３はディジタルＩ信号１１２とデ
ィジタルＱ信号１１３の符号変化と復調出力の対応関係
を示した図である。

【００３２】以上のように、本実施例によれば、ディジ
タルＩ信号とディジタルＱ信号の符号が同符号から異符
号、あるいは異符号から同符号に変化するときの値を用
いて復調出力を得ることにより、従来例よりも一符号あ
たりのデータ判定回数を増やし、本来のデータの変化点
からの判定の遅延を少なくし、かつ、雑音等によるデー
タ変動の影響を少なくすることにより、変調指数の低い
ＦＳＫ信号の受信感度の向上を図ることが可能となる。

【００３３】なお、本実施例は、Ｉ信号の位相がＱ信号
よりも進んでいる場合をＬｏｗ、遅れている場合をＨｉ
ｇｈとして説明したが、これに限るものではなく、もし
ＨｉｇｈとＬｏｗの定義が逆の場合には、排他的論理和
回路１１７と低域通過フィルタ１２１の間に否定回路を
設ければよいことは容易に類推できる。

【００３４】（実施例２）以下、本発明の第２の実施例
について、図面を参照しながら説明する。

【００３５】図４において、図１の構成と異なる点は、
排他的論理和回路１１５、１１６とＤフリップフロップ
回路１１９と否定回路１２０を取り除き、排他的論理和
回路１１７の入力の一方をディジタルＱ信号１１３、も
う一方をＤフリップフロップ回路１１８のＱ出力とし、
低域通過フィルタ１２１の出力のＤＣ成分を除去するた
めの高域通過フィルタ４０１を設けた点である。高域通
過フィルタ２０１は、本実施例ではコンデンサ４０２と
抵抗４０３によるＲＣフィルタとする。他の構成につい
ては図１と同様である。

【００３６】以上のように構成された直接変換受信機に
おいて、ディジタルＩ信号１１２とディジタルＱ信号１
１３を用いて復調をする動作について以下で説明する。

【００３７】排他的論理和回路１１４では、ディジタル
Ｉ信号１１２とディジタルＱ信号１１３の排他的論理和
が演算され、ディジタルＩ信号１１２とディジタルＱ信
号が同符号の時はＬｏｗ、異符号の時にＨｉｇｈが出力
される。Ｄフリップフロップ回路１１８では、排他的論
理和回路１１４の出力がクロックとして入力され、ディ
ジタルＩ信号１１２とディジタルＱ信号１１３の符号が
同符号から異符号に変化したときにクロックが立ち上が
り、その時のディジタルＩ信号１１２がＤ入力として保
持されＱ出力に出力される。

【００３８】ディジタルＩ信号１１２とディジタルＱ信
号１１３の符号が同符号から異符号に変化したとき、排
他的論理和回路１１７の２つの入力は必ず異符号どうし
となり、出力はＨｉｇｈとなる。次に、ディジタルＩ、
Ｑ信号の符号が異符号から同符号に変化したとき、変化
したのがディジタルＩ信号１１２である場合、排他的論
理和回路１１７の２入力は変化しないので、異符号のま
まとなり、出力はＨｉｇｈのままとなる。また、変化し
たのがディジタルＱ信号１１３である場合は、排他的論
理和回路１１７の２入力は異符号から同符号に変化し、
出力はＬｏｗとなる。したがって、排他的論理和回路１
１７の出力は図５（１１７）に示すようになり、低域通
過フィルタ１２１により積分し、高域通過フィルタ２０
１によりＤＣ成分を除去することにより、図５（１２
２）に示すような復調出力が得られる。

【００３９】以上のように、本実施例によれば、ディジ
タルＩ、Ｑ信号と、両符号の符号が同符号から異符号に
変化するときのディジタルＩ信号の符号を用いて復調出
力を得ることにより、従来例よりも一符号あたりのデー
タ判定回数を増やし、本来のデータの変化点からの判定
の遅延を少なくし、かつ、雑音等によるデータ変動の影
響を少なくすることにより、受信感度の向上を図ること
が可能となる。ただし、本実施例では、一符号あたりの
データ判定回数は実施例１の半分となるが、変調指数が
ある程度高いＦＳＫ信号であれば受信は十分可能であ
り、回路構成部品を少なくすることができる。

【００４０】なお、本実施例では、Ｄフリップフロップ
回路１１９を取り除く構成としたが、この限りではな
く、Ｄフリップフロップ回路１１９の代わりにＤフリッ
プフロップ回路１１８を取り除き、排他的論理和回路１
１７の入力の一方にはＤフリップフロップ回路１１９の
Ｑ出力を供給し、もう一方にはディジタルＩ信号１１２
を供給し、排他的論理和回路１１７の出力の否定を出力
する否定回路を設けた構成としてもよい。

【００４１】また、本実施例では、排他的論理和回路１
１４の出力をＤフリップフロップ回路のクロック入力と
して用いているが、この限りではなく、排他的論理和回
路１１４の出力の否定をクロック入力として供給するた
めの否定回路を設け、Ｄフリップフロップ回路はディジ
タルＩ信号１１２とディジタルＱ信号１１３の符号が異
符号から同符号に変化した時のＤ入力を保持してＱ出力
とする構成としてもよい。

【００４２】（実施例３）以下、本発明の第３の実施例
について、図面を参照しながら説明する。

【００４３】図６において、１０１はＦＳＫ信号、１０
２、１０３は混合器、１０４は局部発振器、１０５は９
０度移相分配器、１０６は低域通過フィルタ、１０７は
低域通過フィルタ１０７、１０８はＩ信号、１０９はＱ
信号、１１０、１１１は振幅制限増幅器、１１２はディ
ジタル化されたＩ信号、１１３はディジタル化されたＱ
信、１２１は低域通過フィルタで、以上は図１と同様の
構成である。

【００４４】６０１、６０２、６０３、６０４は２つの
入力信号の乗算して出力するアナログ乗算器、６０５は
制御信号の極性が負から正に変わったときの入力信号を
保持して出力する保持手段、６０６は制御信号の極性が
正から負に変わったときの入力信号を保持して出力する
保持手段、６０７、６０８、６０９は受信ＦＳＫ信号１
０１の周波数偏移の位相のπ／４に相当する時間だけ入
力信号を遅延させる遅延回路、６１０は高周波成分を除
去する低域通過フィルタである。

【００４５】以上のように構成された直接変換受信機に
おいて、Ｉ信号１０８とＱ信号１０９を用いて復調をす
る動作について図７を用いながら説明する。

【００４６】Ｉ信号とＱ信号はともに受信ＦＳＫ信号１
０１の周波数偏移に等しい周波数で位相が互いに９０度
異なっており、アナログ乗算器６０１でＩ、Ｑ信号を乗
ずることにより、出力には周波数偏移の２倍の周波数の
信号が得られる。遅延器６０７は得られた２倍の周波数
の信号の、π／２の位相に相当する時間、すなわち、受
信ＦＳＫ信号１０１の周波数偏移の位相のπ／４に相当
する時間遅延させる。保持手段６０５では、遅延器６０
７で遅延された信号を制御信号として入力し、制御信号
の極性が負から正へ変わるときのＩ信号１０８を保持
し、アナログ乗算器６０３へ供給する。一方、保持手段
６０６では、遅延器６０７で遅延された信号を制御信号
として入力し、制御信号の極性が正から負へ変わるとき
のＱ信号１０９を保持し、アナログ乗算器６０２へ供給
する。アナログ乗算器６０２では、遅延器６０８により
遅延器６０７と同じ時間だけ遅延されたＩ信号と保持手
段６０６の出力との乗算が行われる。一方、アナログ乗
算器６０３では、遅延器６０９により遅延器６０７と同
じ時間だけ遅延されたＱ信号と保持手段６０５の出力と
の乗算が行われる。アナログ乗算器６０４ではアナログ
乗算器６０２の出力とアナログ乗算器６０３の出力との
乗算が行われ、低域通過フィルタ６１０で高周波成分が
除去され、復調出力１２２を得る。

【００４７】以上のように、本実施例によれば、実施例
１でディジタル回路により行っていた復調動作をアナロ
グで処理することにより、振幅制限増幅器１１０、１１
１を不要とすることができる。

【００４８】（実施例４）以下、本発明の第４の実施例
について、図面を参照しながら説明する。

【００４９】図８において、１０２、１０３は混合器、
１０４は局部発振器、１０５は９０度移相分配器、１０
６は低域通過フィルタ、１０７は低域通過フィルタ１０
７、１０８はＩ信号、１０９はＱ信号、１１０、１１１
は振幅制限増幅器、１１２はディジタル化されたＩ信
号、１１３はディジタル化されたＱ信、１２１は低域通
過フィルタ、１１４、１１５、１１６、１１７は排他的
論理和回路、１１８、１１９はＤフリップフロップ回
路、１２０は否定回路、１２１は低域通過フィルタ、１
２２は復調出力で、以上は図１と同様の構成である。

【００５０】図１と異なるのは、４値ＦＳＫ信号８０１
に対して、排他的論理和回路１１４の出力信号の周波数
に比例した電圧を出力するする周波数電圧変換手段（Ｆ
／Ｖ変換手段）８０２と、Ｆ／Ｖ変換手段８０２の出力
をしきい値判定するしきい値判定回路８０３とを設けた
点である。

【００５１】Ｆ／Ｖ変換手段８０２は、例えば入力信号
の立ち上がり、立ち下がりのエッジ部を検出するエッジ
検出回路８０４と、エッジ検出部にある一定時間幅のパ
ルス波を生成するパルス波生成回路８０５と、得られた
パルス波を積分するための低域通過フィルタ８０６によ
り構成されているとする。また、エッジ検出回路８０４
は、例えば入力信号を微小時間遅延させる遅延回路８０
７と、排他的論理和回路８０８により構成されていると
する。

【００５２】以上のように構成された直接変換受信機に
おいて、受信した４値ＦＳＫ信号８０１から、周波数偏
移の方向、すなわち、周波数偏移が搬送波周波数の正側
か負側かの判定により１ビットの復調をする動作につい
ては実施例１と同様である。受信した４値ＦＳＫ信号の
周波数偏移の量を判定して残りの１ビットの復調をする
動作について以下に説明する。

【００５３】実施例１と同様にして得られたディジタル
Ｉ信号１１２とディジタルＱ信号１１３は、ともに同じ
周波数で互いに位相が９０度異なっている。排他的論理
和回路１１４では、排他的論理和演算により、等価的に
ディジタルＩ信号１１２とディジタルＱ信号１１３との
乗算が行われたことになり、その出力には、ＦＳＫ信号
８０１の周波数偏移の２倍の周波数成分が含まれる。し
たがって、Ｆ／Ｖ変換手段８０２により、周波数偏移の
量が電圧に変換され、しきい値判定回路８０３により周
波数偏移の量をしきい値判定することにより、周波数偏
移の量に対応した１ビット分の復調出力８０７が得られ
る。

【００５４】以下に、Ｆ／Ｖ変換手段８０２の動作につ
いて説明する。排他的論理和回路１１４の出力は一方で
は遅延回路８０７により微小時間遅延されて排他的論理
和回路８０８に供給され、もう一方では直接排他的論理
和回路８０８に供給される。排他的論理和回路８０８で
は、排他的論理和回路１１４の出力の符号が変化した時
に微小時間Ｈｉｇｈを出力する。つまり、排他的論理和
回路１１４の出力のエッジを検出される。パルス波生成
回路８０５では、エッジが検出された時点で一定時間幅
のパルス波を生成し、低域通過フィルタ８０６により積
分され、パルス波の密度に比例した電圧が得られる。し
たがって、排他的論理和回路１１４の出力の周波数が電
圧に変換されたことになる。

【００５５】以上のように、本実施例によれば、周波数
偏移の方向に対応した１ビット判定と周波数偏移の量に
対応した１ビット復調とを行うことにより、４値ＦＳＫ
信号の復調を可能とする。

【００５６】なお、本実施例では、４値ＦＳＫ信号の復
調について説明したが、この限りではなく、しきい値判
定回路を変更することにより、多値ＦＳＫ信号の復調が
可能となることは容易に類推できる。

【００５７】

【発明の効果】以上のように本発明によれば、ディジタ
ル化されたＩ、Ｑ信号の符号が同符号から異符号、ある
いは異符号から同符号に変化するときの値を用いて復調
出力を得ることにより、従来よりも一符号あたりのデー
タ判定回数を増やし、本来のデータの変化点からの判定
の遅延を少なくし、かつ雑音等によるデータ変動の影響
を少なくすることにより、変調指数の低いＦＳＫ信号を
受信するときの受信感度を向上することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における直接変換受信機
の回路系統図

【図２】同実施例における各部の波形を示した図

【図３】同実施例における符号変化と復調出力の対応を
示した図

【図４】本発明の第２の実施例における直接変換受信機
の回路系統図

【図５】同実施例における各部の波形を示した図

【図６】本発明の第３の実施例における直接変換受信機
の回路系統図

【図７】同実施例における各部の波形を示した図

【図８】本発明の第４の実施例における直接変換受信機
の回路系統図

【図９】従来の直接変換受信機の概略図

【符号の説明】

１０１ ＦＳＫ信号 １０２、１０３ 混合器 １０４ 局部発振器 １０５ ９０度移相分配器 １０６、１０７、８０６ 低域通過フィルタ １０８ Ｉ信号 １０９ Ｑ信号 １１０、１１１ 振幅制限増幅器 １１２ ディジタルＩ信号 １１３ ディジタルＱ信号 １１４、１１５、１１６、１１７、８０８ 排他的論理
和回路 １１８、１１９、９０１ Ｄフリップフロップ回路 １２０ 否定回路 １２１、６１０、９０２ 低域通過フィルタ １２２ 復調出力 ４０１ 高域通過フィルタ ４０２ コンデンサ ４０３ 抵抗器 ６０１、６０２、６０３、６０４ 乗算器 ６０５、６０６ 保持手段 ６０７、６０８、６０９ 遅延回路 ８０１ ４値ＦＳＫ信号 ８０２ Ｆ／Ｖ変換手段 ８０３ しきい値判定回路 ８０４ エッジ検出手段 ８０５ パルス波生成回路 ８０７ 遅延回路 ８０９ 復調出力

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 和紀 神奈川県横浜市港北区綱島四丁目３番１号 松下通信工業株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 周波数偏移変調された周波数偏移変調信
   号と、その周波数偏移変調信号の搬送波とほぼ等しい周
   波数を生成する局部発振器と、前記局部発振器の出力信
   号を分配して互いに位相が９０度異なるように移相し、
   相対的に位相の進んだ信号である同相信号と遅れた信号
   である直交信号とを出力する９０度移相分配器と、前記
   周波数偏移変調信号と前記同相信号とを混合する第１の
   混合器と、前記第１の混合器の出力信号を帯域制限し、
   同相ベースバンド信号成分を通過させる第１の低域通過
   フィルタと、前記同相ベースバンド信号を振幅制限増幅
   してディジタル信号として出力する第１の振幅制限増幅
   器と、前記周波数偏移変調信号と前記直交信号とを混合
   する第２の混合器と、前記第２の混合器の出力信号を帯
   域制限し、直交ベースバンド信号成分を通過させる第２
   の低域通過フィルタと、前記直交ベースバンド信号を振
   幅制限増幅してディジタル信号として出力する第２の振
   幅制限増幅器と、前記第１の振幅制限増幅器の出力と前
   記第２の振幅制限増幅器の出力との排他的論理和を出力
   する第１の排他的論理和回路と、前記第１の排他的論理
   和回路の出力をクロック入力とし、前記第１の振幅制限
   増幅器の出力をＤ入力とし、クロック入力の立ち上がり
   時のＤ入力の状態を保持してＱ出力とする第１のＤフリ
   ップフロップ回路と、前記第１の排他的論理和回路の出
   力の否定を出力する第１の否定回路と、前記第１の否定
   回路の出力をクロック入力とし、前記第２の振幅制限増
   幅器の出力をＤ入力とし、クロック入力の立ち上がり時
   のＤ入力の状態を保持してＱ出力とする第２のＤフリッ
   プフロップ回路と、前記第１の振幅制限増幅器の出力と
   前記第２のＤフリップフロップ回路のＱ出力との排他的
   論理和を出力する第２の排他的論理和回路と、前記第２
   の振幅制限増幅器と前記第１のＤフリップフロップ回路
   のＱ出力との排他的論理和を出力する第３の排他的論理
   和回路と、前記第２の排他的論理和回路の出力と前記第
   ３の排他的論理和回路の出力との排他的論理和を出力す
   る第４の排他的論理和回路とを有することを特徴とする
   直接変換受信機。
2. 【請求項２】 第４の排他的論理和回路の出力を帯域制
   限して、雑音等による局所的な符号の変動を除去し、復
   調出力として出力する第３の低域通過フィルタを設けた
   ことを特徴とする請求項１記載の直接変換受信機。
3. 【請求項３】 第２のＤフリップフロップ回路と第１の
   否定回路と第２の排他的論理和回路と第３の排他的論理
   和回路を取り除き、第４の排他的論理和回路の入力端の
   一方に第２の振幅制限増幅器の出力を供給し、もう一方
   に第１のＤフリップフロップ回路のＱ出力を供給し、前
   記第４の排他的論理和回路の出力を積分する第４の低域
   通過フィルタを設け、前記第４の低域通過フィルタの出
   力のＤＣ成分を除去する高域通過フィルタを設けたこと
   を特徴とする請求項１記載の直接変換受信機。
4. 【請求項４】 第２の否定回路を設け、第１の排他的論
   理和回路の出力を第１のＤフリップフロップ回路のクロ
   ック入力に供給する代わりに前記第２の否定回路に供給
   し、前記第２の否定回路の出力を前記第１のＤフリップ
   フロップ回路のクロック入力に供給することを特徴とす
   る請求項３記載の直接変換受信機。
5. 【請求項５】 第１の振幅制限増幅器と第２の振幅制限
   増幅器と第１の排他的論理和回路の代わりに、第１の低
   域通過フィルタの出力と第２の低域通過フィルタの出力
   を乗じて出力する第１のアナログ乗算器と、前記第１の
   アナログ乗算器の出力を、周波数偏移変調信号の周波数
   偏移のπ／４の位相に相当する時間遅延させる第１の遅
   延回路とを設け、第１のフリップフロップ回路の代わり
   に、前記第１の遅延回路の出力の極性が負から正に変化
   したときの第１の低域通過フィルタの出力を保持して出
   力する第１の保持手段を設け、第１の否定回路と第２の
   フリップフロップ回路の代わりに、前記第１の遅延回路
   の出力の極性が正から負に変化したときの第２の低域通
   過フィルタの出力を保持して出力する第２の保持手段を
   設け、第２の排他的論理和回路の代わりに、前記第１の
   低域通過フィルタの出力を前記第１の遅延回路の遅延時
   間と同じ時間だけ遅延させる第２の遅延回路と、前記第
   ２の保持手段の出力と前記第２の遅延回路の出力を乗じ
   て出力する第２のアナログ乗算器とを設け、第３の排他
   的論理和回路の代わりに、前記第２の低域通過フィルタ
   の出力を前記第１の遅延回路の遅延時間と同じ時間だけ
   遅延させる第３の遅延回路と、前記第１の保持手段の出
   力と前記第３の遅延回路の出力を乗じて出力する第３の
   アナログ乗算器とを設け、第４の排他的論理和回路の代
   わりに、前記第２のアナログ乗算器の出力と前記第３の
   アナログ乗算器の出力を乗じて出力する第４のアナログ
   乗算器と、第４のアナログ乗算器の出力の高周波成分を
   除去する第５の低域通過フィルタとを設けたことを特徴
   とする請求項１記載の直接変換受信機。
6. 【請求項６】 第１の排他的論理和回路の出力信号の周
   波数に比例した電圧を出力する周波数電圧変換手段と、
   前記周波数電圧変換手段の出力としきい値との大小を判
   定するしきい値判定回路とを有し、前記周波数電圧変換
   手段の出力として得られる周波数偏移変調信号の周波数
   偏移に比例した電圧を、前記電圧比較回路でしきい値判
   定することにより、多値周波数偏移変調信号の復調を行
   うことを特徴とする請求項１記載の直接変換受信機。
7. 【請求項７】 周波数電圧変換手段として、第１の排他
   的論理和回路の出力信号の立ち上がり、立ち下がり部を
   検出するエッジ検出手段と、前記エッジ検出手段により
   検出されたエッジ部に一定時間幅のパルス波を生成する
   パルス波生成手段と、前記パルス波生成手段で生成され
   たパルス波を積分する第６の低域通過フィルタとを有す
   ることを特徴とする請求項６記載の直接変換受信機。