JPH08138395A

JPH08138395A - 半導体記憶装置

Info

Publication number: JPH08138395A
Application number: JP29885994A
Authority: JP
Inventors: Kazuaki Ohara; 一晃大原; Masato Takahashi; 正人高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-11-07
Filing date: 1994-11-07
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】データディスターブ又はデータリテンション
によるメモリセルのしきい値電圧の低下を容易に回復し
うるフラッシュメモリ等を実現する。この結果、フラッ
シュメモリ等の電源電圧最大許容値つまりＶＣＣｍａｘ
に対する読み出しマージンを拡大し、その信頼性を高め
る。【構成】２層ゲート構造型メモリセルが格子状に配置
されてなるメモリアレイをその基本構成要素とするフラ
ッシュメモリ等に、例えばステップＳＴ３において書き
込みカウンタＷＣがオーバーフローしたとき選択的に起
動され、ステップＳＴ６による保持情報の判定ですでに
書き込みを受けてその保持情報が論理“０”とされしか
もそのしきい値電圧が同一データ線に結合された他のメ
モリセルの書き込みに伴うデータディスターブにより低
下したメモリセルに対して選択的にステップＳＴ７によ
る書き戻しを行う書き戻し回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、フラッシュメモリ等の不揮発性メモリなら
びにそのデータディスターブ対策に利用して特に有効な
技術に関するものである。

【０００２】

【従来の技術】コントロールゲート及びフローティング
ゲートを有するいわゆる２層ゲート構造型のメモリセル
が格子状に配置されてなるメモリアレイをその基本構成
要素とするフラッシュメモリ等の不揮発性メモリがあ
る。これらのフラッシュメモリ等において、メモリアレ
イの同一行に配置されるメモリセルのコントロールゲー
トは、対応するワード線に共通結合され、同一列に配置
されるメモリセルのドレインは、対応するデータ線に共
通結合される。

【０００３】

【発明が解決しようとする課題】フラッシュメモリ等の
従来の不揮発性メモリにおいて、指定されたメモリセル
に対する保持情報の書き込みは、対応するワード線に例
えば＋１１Ｖ（ボルト）のような比較的絶対値の大きな
正電位を印加し、対応するデータ線に例えば＋４Ｖのよ
うな中間電位の正電位を印加することにより行われる。
このとき、対象外のメモリセルが結合されるすべてのワ
ード線は、例えば接地電位ＶＳＳつまり０Ｖの非選択レ
ベルとされ、メモリセルのソースが共通結合されるソー
ス線も接地電位ＶＳＳとされる。これにより、指定され
たメモリセルでは、アバランシェ降伏により発生したホ
ットエレクトロンがフローティングゲートに注入され、
そのしきい値電圧が例えば＋８Ｖのように高くなって、
いわゆる論理“０”のデータを保持するものとされる。
メモリセルが消去状態にあるとき、そのしきい値電圧は
例えば＋２Ｖ程度とされ、いわゆる論理“１”のデータ
を保持するものとされる。このため、ワード線を電源電
圧ＶＣＣつまり＋５Ｖのような選択レベルとし指定され
たメモリセルがオン状態となって読み出し電流が流れる
かどうかを判定することによって、メモリセルの保持情
報を判定することができる。

【０００４】ところが、フラッシュメモリ等の微細化・
大容量化が進みその電源電圧の低電圧化が進むにしたが
って、上記のような従来のフラッシュメモリには次の問
題点が生じることが本願発明者等によって明らかとなっ
た。すなわち、従来のフラッシュメモリでは、メモリア
レイの同一列に配置されたメモリセルのドレインが対応
するデータ線に共通結合され、書き込み時、このデータ
線を介して指定されたメモリセルに供給される＋４Ｖの
書き込み電圧は、非選択ワード線に結合される対象外の
メモリセルのドレインにも印加される。このため、これ
らのメモリセルのフローティングゲートに蓄積された電
子が徐々にドレイン側に引き抜かれ、そのしきい値電圧
が低下するいわゆるデータディスターブが発生する。ま
た、書き込みによってメモリセルのフローティングゲー
トに蓄積された電子は、データディスターブがない場合
でも極めてゆっくりとした速度で徐々に放出され、いわ
ゆるデータリテンションが発生する。この結果、読み出
し時におけるワード線の選択レベルつまり電源電圧ＶＣ
Ｃの最大許容値つまりＶＣＣｍａｘに対するフラッシュ
メモリの読み出しマージンが低下し、その信頼性が損な
われる。

【０００５】この発明の目的は、データディスターブ又
はデータリテンションによるメモリセルのしきい値電圧
の低下を容易に回復しうるフラッシュメモリ等の不揮発
性メモリを実現することにある。この発明の他の目的
は、フラッシュメモリ等の不揮発性メモリのＶＣＣｍａ
ｘに対する読み出しマージンを拡大し、その信頼性を高
めることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、２層ゲート構造型メモリセル
が格子状に配置されてなるメモリアレイをその基本構成
要素とするフラッシュメモリ等の不揮発性メモリに、例
えば書き込み回数が所定値を超えたとき選択的に起動さ
れ、すでに書き込みを受けしかもそのしきい値電圧が同
一データ線に共通結合される他のメモリセルの書き込み
に伴うデータディスターブにより低下したメモリセルに
対して選択的に書き戻しを行う書き戻し回路を設ける。
また、書き戻し回路による書き戻し処理を、外部の書き
戻し制御回路により起動できるようにするとともに、こ
の書き戻し制御回路に書き戻し回路を含む複数のフラッ
シュメモリ等を結合し、アクセス状態にないものから書
き戻しを行わせる。さらに、書き戻し回路を、データリ
テンションによりそのしきい値電圧が低下したメモリセ
ルの書き戻しにも利用し、電源投入時に書き戻し回路を
起動するパワーオン起動回路を設ける。

【０００８】

【作用】上記した手段によれば、データディスターブ又
はデータリテンションによるメモリセルのしきい値電圧
の低下を容易にかつ効率良く回復しうるフラッシュメモ
リ等の不揮発性メモリを実現することができる。この結
果、フラッシュメモリ等の不揮発性メモリの電源電圧最
大許容値つまりＶＣＣｍａｘに対する読み出しマージン
を拡大して、その信頼性を高めることができるととも
に、フラッシュメモリ等の不揮発性メモリのデータ保持
時間を大幅に改善し、その書き込み回数に関する制限を
大幅に緩和することができる。

【０００９】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹ及びＹスイッチＹＳの一実施例の部分的な
回路図が示されている。これらの図をもとに、まずこの
実施例のフラッシュメモリの構成及び動作の概要につい
て説明する。なお、図１の各ブロックを構成する回路素
子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板上に形成される。

【００１０】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図２に示されるように、水平方向に平行
して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直
方向に平行して配置されるｎ＋１本のデータ線Ｄ０〜Ｄ
ｎとを含む。これらのワード線及びデータ線の交点に
は、コントロールゲート及びフローティングゲートを有
する（ｍ＋１）×（ｎ＋１）個の２層ゲート構造型のメ
モリセルＭＣが格子状に配置される。このうち、メモリ
アレイＭＡＲＹの同一行に配置されたｎ＋１個のメモリ
セルＭＣのコントロールゲートは、対応するワード線Ｗ
０〜Ｗｍにそれぞれ共通結合される。また、同一列に配
置されたｍ＋１個のメモリセルＭＣのドレインは、対応
するデータ線Ｄ０〜Ｄｎにそれぞれ共通結合される。さ
らに、メモリアレイＭＡＲＹを構成するすべてのメモリ
セルＭＣのソースは、ソース線ＳＬに共通結合される。

【００１１】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、その左方においてＸアドレスデコーダＸ
Ｄに結合され、選択的に所定の選択レベル又は非選択レ
ベルとされる。ＸアドレスデコーダＸＤには、Ｘアドレ
スバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ
０〜Ｘｉが供給される。また、ＸアドレスバッファＸＢ
には、図示されない外部のメモリコントローラからアド
レス入力端子ＡＸ０〜ＡＸｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが供給され、後述する書き戻し回路ＲＷか
ら書き戻しＸアドレス信号ＲＸ０〜ＲＸｉが供給され
る。

【００１２】ＸアドレスバッファＸＢは、フラッシュメ
モリが通常の読み出しモード又は書き込みモードで選択
状態とされるとき、アドレス入力端子ＡＸ０〜ＡＸｉを
介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを取り
込み、保持する。また、フラッシュメモリが書き戻しモ
ードとされるとき、書き戻し回路ＲＷから供給される書
き戻しＸアドレス信号ＲＸ０〜ＲＸｉを取り込み、保持
する。そして、これらのＸアドレス信号又は書き込みＸ
アドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形
成し、ＸアドレスデコーダＸＤに供給する。

【００１３】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、メモリアレイＭＡＲＹのワード線Ｗ０
〜Ｗｍを所定の選択レベル又は非選択レベルとする。こ
の実施例において、書き込みモードにおけるワード線の
選択レベルは、特に制限されないが、＋１１Ｖのような
比較的絶対値の大きな正電位とされ、その非選択レベル
は接地電位ＶＳＳつまり０Ｖとされる。また、読み出し
モードにおけるワード線の選択レベルは電源電圧ＶＣＣ
つまり＋５Ｖとされ、その非選択レベルは接地電位ＶＳ
Ｓとされる。さらに、消去モードにおけるワード線の選
択レベルは−１０Ｖのような比較的絶対値の大きな負電
位とされ、その非選択レベルは＋２Ｖとされる。

【００１４】一方、メモリアレイＭＡＲＹを構成するソ
ース線ＳＬは、その右方においてソーススイッチＳＳに
結合され、そのレベルが選択的に切り換えられる。特に
制限されないが、ソース線ＳＬのレベルは、消去モード
において＋４Ｖとされ、その他の動作モードにおいて接
地電位ＶＳＳとされる。

【００１５】次に、メモリアレイＭＡＲＹを構成するデ
ータ線Ｄ０〜Ｄｎは、図２に例示されるように、Ｙスイ
ッチＹＳの対応するＮチャンネル型のスイッチＭＯＳＦ
ＥＴＮ１〜Ｎ８等のドレインに結合される。これらのス
イッチＭＯＳＦＥＴのソースは、８個おきに順次共通デ
ータ線ＣＤ０〜ＣＤ７に共通結合される。また、そのゲ
ートは、８個ずつ順次共通結合され、Ｙアドレスデコー
ダＹＤから対応するデータ線選択信号ＹＳ０〜ＹＳｐが
それぞれ共通に供給される。なお、データ線選択信号Ｙ
Ｓ０〜ＹＳｐのビット数ｐ＋１が、データ線本数ｎ＋１
に対して、ｐ＋１＝（ｎ＋１）／８なる関係にあることは言うまでもない。

【００１６】ＹスイッチＹＳを構成するスイッチＭＯＳ
ＦＥＴＮ１〜Ｎ８等は、対応するデータ線選択信号ＹＳ
０〜ＹＳｐがハイレベルとされることで８個ずつ選択的
にオン状態となり、メモリアレイＭＡＲＹのデータ線Ｄ
０〜Ｄｎの対応する８本と共通データ線ＣＤ０〜ＣＤ７
との間を選択的に接続状態とする。

【００１７】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢから内部アドレス信号Ｙ０〜Ｙｊが供給さ
れる。また、ＹアドレスバッファＹＢには、アドレス入
力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜
ＡＹｊが供給され、書き戻し回路ＲＷから書き戻しＹア
ドレス信号ＲＹ０〜ＲＹｊが供給される。

【００１８】ＹアドレスバッファＹＢは、フラッシュメ
モリが通常の読み出しモード又は書き込みモードとされ
るとき、アドレス入力端子ＡＹ０〜ＡＹｊを介して供給
されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持
する。また、フラッシュメモリが書き戻しモードとされ
るとき、書き戻し回路ＲＷから供給される書き戻しＹア
ドレス信号ＲＹ０〜ＲＹｊを取り込み、保持する。そし
て、これらのＹアドレス信号又は書き戻しＹアドレス信
号をもとに内部アドレス信号Ｙ０〜Ｙｊを形成し、Ｙア
ドレスデコーダＹＤに供給する。ＹアドレスデコーダＹ
Ｄは、ＹアドレスバッファＹＢから供給される内部アド
レス信号Ｙ０〜Ｙｊをデコードし、対応するデータ線選
択信号ＹＳ０〜ＹＳｐを択一的にハイレベルとする。

【００１９】メモリアレイＭＡＲＹのデータ線Ｄ０〜Ｄ
ｎがＹスイッチＹＳを介して選択的に接続される共通デ
ータ線ＣＤ０〜ＣＤ７は、書き戻し回路ＲＷに結合され
るとともに、ライトアンプＷＡの対応する単位回路の出
力端子に結合され、センスアンプＳＡの対応する単位回
路の入力端子に結合される。ライトアンプＷＡの各単位
回路の入力端子は、データ入力バッファＩＢの対応する
単位回路の出力端子に結合され、センスアンプＳＡの各
単位回路の出力端子は、データ出力バッファＯＢの対応
する単位回路の入力端子に結合される。データ入力バッ
ファＩＢの各単位回路の入力端子及びデータ出力バッフ
ァＯＢの各単位回路の出力端子は、対応するデータ入出
力端子ＩＯ０〜ＩＯ７にそれぞれ共通結合される。

【００２０】データ入力バッファＩＢの各単位回路は、
フラッシュメモリが書き込みモードで選択状態とされる
とき、対応するデータ入出力端子ＩＯ０〜ＩＯ７を介し
て入力される書き込みデータを取り込み、ライトアンプ
ＷＡの対応する単位回路に伝達する。これらの書き込み
データは、ライトアンプＷＡの各単位回路によって所定
の書き込み信号とされ、共通データ線ＣＤ０〜ＣＤ７を
介してメモリアレイＭＡＲＹの選択された８個のメモリ
セルに書き込まれる。なお、ライトアンプＷＡの各単位
回路から出力される書き込み信号のレベルは、特に制限
されないが、対応する書き込みデータが論理“０”とさ
れるとき＋４Ｖとされ、対応する書き込みデータが論理
“１”とされるとき接地電位ＶＳＳとされる。

【００２１】一方、センスアンプＳＡの各単位回路は、
フラッシュメモリが読み出しモード又はベリファイモー
ドで選択状態とされるとき、メモリアレイＭＡＲＹの選
択された８個のメモリセルから対応する共通データ線Ｃ
Ｄ０〜ＣＤ７を介して出力される読み出し信号を増幅す
る。これらの読み出し信号は、フラッシュメモリが読み
出しモードとされるとき、データ出力バッファＯＢの対
応する単位回路から対応するデータ入出力端子ＩＯ０〜
ＩＯ７を介してフラッシュメモリの外部に送出される。
また、フラッシュメモリが書き戻しモードとされると
き、後述する書き戻し回路ＲＷに伝達され、選択された
メモリセルのしきい値電圧の判定に供される。この実施
例において、メモリアレイＭＡＲＹの選択メモリセルか
ら出力される読み出し信号は、そのしきい値電圧に応じ
た電流値の電流信号とされる。このため、センスアンプ
ＳＡの各単位回路は、電流信号として得られる読み出し
信号を電圧信号に変換するための電流電圧変換回路をそ
れぞれ含む。

【００２２】次に、書き込みカウンタＷＣは、フラッシ
ュメモリの書き込み回数の総数を計数し、その計数値を
書き戻し回路ＲＷに出力する。また、書き戻し回路ＲＷ
は、前記書き戻しＸアドレス信号ＲＸ０〜ＲＸｉならび
に書き戻しＹアドレス信号ＲＹ０〜ＲＹｊを形成するア
ドレスカウンタを含み、書き込みカウンタＷＣの計数値
が所定値を超えたとき、メモリアレイＭＡＲＹを構成す
るすべてのメモリセルに対する書き戻し処理を選択的に
開始する。このとき、書き戻し回路ＲＷは、アドレスカ
ウンタによって書き戻しＸアドレス信号ＲＸ０〜ＲＸｉ
ならびに書き戻しＹアドレス信号ＲＹ０〜ＲＹｊを形成
するとともに、これらのアドレス信号によって順次指定
される８個のメモリセルのしきい値電圧を判定し、必要
に応じてしきい値電圧を回復させるための書き戻しを行
う。なお、書き戻し回路ＲＷによる書き戻し処理の具体
的内容については、後で詳細に説明する。

【００２３】タイミング制御回路ＴＣは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥＢ
（ここで、それが有効とされるとき選択的にロウレベル
とされるいわゆる反転信号等については、その名称の末
尾にＢを付して表す。以下同様），ライトイネーブル信
号ＷＥＢ，出力イネーブル信号ＯＥＢならびに消去イネ
ーブル信号ＥＥＢをもとに各種の内部制御信号を選択的
に形成してフラッシュメモリの各部に供給し、各部の動
作を制御・統轄する。

【００２４】図３には、図１のフラッシュメモリの書き
戻し回路ＲＷによる書き戻し処理の一実施例のフロー図
が示され、図４には、図３の書き戻し処理の各ステップ
におけるメモリセルのしきい値電圧の一実施例の分布図
が示されている。これらの図をもとに、この実施例の書
き戻し回路ＲＷによる書き戻し処理の具体的内容ならび
にその特徴について説明する。なお、図４（ａ）〜
（ｄ）には、消去状態にありいわゆる論理“１”のデー
タを保持するメモリセルのしきい値電圧の分布状況が各
図の左側に示され、書き込みを受けいわゆる論理“０”
のデータを保持するメモリセルのしきい値電圧の分布状
況が各図の右側に示されている。

【００２５】図３において、書き戻し回路ＲＷは、ライ
トアンプＷＡによる書き込みを引き継いで一連の書き戻
し処理を開始する。ステップＳＴ１においてライトアン
プＷＡによる書き込みを受けたメモリセルは、ステップ
ＳＴ２によるベリファイ読み出しを受ける。このとき、
ワード線の選択レベルは、図４（ａ）に示されるよう
に、電源電圧ＶＣＣつまり読み出し時におけるワード線
の選択レベルが最大許容値側に変動した場合でも書き込
み状態にあるメモリセルがオン状態とならないしきい値
電圧ＶＶ（第１の値）に対応するレベルとされる。これ
により、書き込み対象となるメモリセルは、例えば＋８
Ｖをその平均値としその最小値をＶＶとするしきい値電
圧を有し、論理“０”のデータを保持するものとなる。

【００２６】ところで、あるデータ線に結合されるメモ
リセルが書き込み状態にあるとき、同一データ線に共通
結合される他のメモリセルに対する書き込みが繰り返さ
れると、先に書き込み状態となったメモリセルのしきい
値電圧はデータディスターブによって低下し、図４
（ｂ）に示されるように、所定値ＶＶを下回るケースが
発生する。このため、この実施例の書き戻し回路ＲＷ
は、ステップＳＴ３により書き込み回数を計数する書き
込みカウンタＷＣの値が所定値をオーバーフローしてい
ないかどうかを判定し、書き込みカウンタＷＣの計数値
がオーバーフローしている場合には、全メモリセルに対
する書き戻し処理を実行する。

【００２７】すなわち、書き戻し回路ＲＷは、まずステ
ップＳＴ４によりそのアドレスカウンタを初期化した
後、ステップＳＴ５により選択メモリセルの読み出しを
行う。このとき、ワード線の選択レベルは、しきい値電
圧の分布の中心値ＶＲ（第２の値）に対応する電源電圧
ＶＣＣとされ、この読み出し結果を受けてステップＳＴ
６による実質的な選択メモリセルの保持情報の判定が行
われる。この結果、選択メモリセルが書き込み状態にあ
りその保持情報が論理“０”である場合には、ステップ
ＳＴ７により書き戻しを実行した後、ステップＳＴ８に
より選択メモリセルのしきい値電圧が所定値ＶＶに達し
たかどうかを判定するためのベリファイ読み出しに移
る。そして、選択メモリセルのしきい値電圧が所定値Ｖ
Ｖに達していない場合には、ステップＳＴ７の書き戻し
動作を繰り返し、所定値ＶＶに達した場合には、ステッ
プＳＴ９による最終アドレスの判定に移行する。

【００２８】なお、ステップＳＴ３において、書き込み
カウンタＷＣの計数値がオーバーフローしていない場
合、書き戻し回路ＲＷは、書き込みカウンタＷＣをカウ
ントアップした後、そのまま処理を終結する。また、ス
テップＳＴ６において、選択メモリセルが消去状態にあ
りその保持情報が論理“１”である場合、ステップＳＴ
９による最終アドレスの判定に移行する。さらに、ステ
ップＳＴ９において、選択メモリセルのアドレスが最終
値でない場合、ステップＳＴ１０によりアドレスカウン
タを更新してステップＳＴ５以後の処理を繰り返すが、
選択メモリセルのアドレスが最終値となった場合には、
処理を終結する。

【００２９】以上のように、この実施例のフラッシュメ
モリは、書き込み回数の総数を計数する書き込みカウン
タＷＣと、この書き込みカウンタＷＣの計数値が所定値
に達したとき、全メモリセルに対するしきい値電圧の判
定と書き戻しを自律的に実行する書き戻し回路ＲＷとを
備え、データディスターブによりそのしきい値電圧が低
下したメモリセルは、書き戻しによってそのしきい値電
圧が所定値ＶＶ以上に回復される。この結果、フラッシ
ュメモリの電源電圧最大許容値つまりＶＣＣｍａｘに対
する読み出しマージンが拡大され、その信頼性が高めら
れるとともに、その書き込み回数に関する制限が大幅に
緩和されるものとなる。

【００３０】図５には、この発明が適用されたフラッシ
ュメモリの第２の実施例のブロック図が示されている。
また、図６には、図５のフラッシュメモリを利用して構
成されるメモリシステムの一実施例のシステム構成図が
示されている。なお、この実施例のフラッシュメモリ
は、前記図１ないし図４の実施例を基本的に踏襲するも
のであるため、これと異なる部分についてのみ説明を追
加する。

【００３１】図５において、この実施例のフラッシュメ
モリは、書き戻し回路ＲＷを備えるが、この書き戻し回
路ＲＷは、前記図１の実施例とは異なり、書き戻しＸア
ドレス信号ＲＸ０〜ＲＸｉならびに書き戻しＹアドレス
信号ＲＹ０〜ＲＹｊを形成するためのアドレスカウンタ
を含まない。また、フラッシュメモリは、書き込みカウ
ンタＷＣを含まず、ＸアドレスバッファＸＢ及びＹアド
レスバッファＹＢは、アドレス入力端子ＡＸ０〜ＡＸｉ
ならびにＡＹ０〜ＡＹｊを介して入力されるＸアドレス
信号ＡＸ０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜Ａ
Ｙｊのみをそれぞれ受ける。なお、この実施例におい
て、タイミング制御回路ＴＣは、起動制御信号が所定の
組み合わせとされることで、外部のメモリコントローラ
から書き戻し処理が起動されたことを識別する機能をあ
わせ持つ。

【００３２】つまり、この実施例のフラッシュメモリ
は、その内部で自律的に書き戻し処理を開始し実行する
機能を持たない訳であって、内蔵する書き戻し回路ＲＷ
は、選択メモリセルに対する書き戻しを単発的に実行す
る機能のみを持つ。

【００３３】一方、この実施例のフラッシュメモリは、
図６に例示されるように、そのｋ個つまりフラッシュメ
モリＦＭ１〜ＦＭｋをもって一つのメモリシステムを構
成する。このうち、フラッシュメモリＦＭ１〜ＦＭｋ
は、前述のように、選択メモリセルに対する書き戻しを
単発的に実行する書き戻し回路ＲＷをそれぞれ備え、メ
モリバスＭＢＵＳを介して共通のメモリコントローラＭ
ＣＴＬに結合される。また、メモリコントローラＭＣＴ
Ｌは、各フラッシュメモリの書き込み回数を計数管理す
る書き込みカウンタＷＣと、書き込みカウンタＷＣの対
応する計数値が所定値に達しかつそれがアクセス状態に
ないとき各フラッシュメモリに対する一連の書き戻し処
理を選択的に実行する書き戻し制御回路ＲＷＣとを備え
る。言うまでもなく、書き戻し制御回路ＲＷＣは、書き
戻しＸアドレス信号ＲＸ０〜ＲＸｉならびに書き戻しＹ
アドレス信号ＲＹ０〜ＲＹｊを形成するためのアドレス
カウンタを備え、これらの書き戻しＸアドレス信号なら
びに書き戻しＹアドレス信号は、アドレス入力端子ＡＸ
０〜ＡＸｉならびにＡＹ０〜ＡＹｊを介して書き戻しの
対象となるフラッシュメモリに供給される。

【００３４】これらのことから、この実施例のメモリシ
ステムでは、書き戻しのための共通ハードウェアがメモ
リコントローラＭＣＴＬの書き戻し制御回路ＲＷＣとし
て集約されるため、言い換えるならば具体的な書き戻し
動作に必要な最小限のハードウェアのみがフラッシュメ
モリＦＭ１〜ＦＭｋに残されるため、メモリシステム全
体としてのハードウェア量を削減し、その低コスト化を
図ることができる。また、書き戻し制御回路ＲＷＣによ
る書き戻し処理は、上記のように、対象となるフラッシ
ュメモリがアクセス状態にない間を見計らって実行され
るため、書き戻し処理によりメモリシステムとしての処
理能力が低下することはない。

【００３５】図７には、この発明が適用されたフラッシ
ュメモリの第３の実施例の部分的なブロック図が示され
ている。なお、この実施例のフラッシュメモリは、前記
図１ないし図４の実施例を基本的に踏襲するものである
ため、これと異なる部分についてのみ説明を追加する。

【００３６】図７において、この実施例のフラッシュメ
モリは、図１の書き戻し回路ＲＷ及び書き込みカウンタ
ＷＣに加えて、パワーオン起動回路ＰＯＮＣを備える。
このパワーオン起動回路ＰＯＮＣは、フラッシュメモリ
つまりこれを含むシステムの電源電圧が投入されたと
き、書き戻し回路ＲＷに対する起動信号を選択的に有効
レベルとし、書き戻し回路ＲＷの書き戻し処理を起動す
る。

【００３７】この実施例において、パワーオン起動回路
ＰＯＮＣにより起動される電源投入時の書き戻し処理
は、データリテンションによるメモリセルのしきい値電
圧の低下を回復させるために用いられる。パワーオン起
動回路ＰＯＮＣの起動を受けた書き戻し回路ＲＷは、前
記データディスターブ対策のための書き戻し処理と同様
に、メモリアレイＭＡＲＹを構成するすべてのメモリセ
ルを順次選択し、その保持情報を判定しながら、必要に
応じて書き戻しを行い、書き込み状態にあるすべてのメ
モリセルのしきい値電圧が所定値ＶＶ以上となるように
自律的に書き戻し処理を進行する。この結果、この実施
例のフラッシュメモリでは、データリテンションによる
しきい値電圧の低下を容易に回復させることができ、こ
れによってフラッシュメモリのデータ保持時間を大幅に
改善できるものとなる。

【００３８】以上の実施例により得られる作用効果は下
記の通りである。すなわち、（１）２層ゲート構造型メモリセルが格子状に配置され
てなるメモリアレイをその基本構成要素とするフラッシ
ュメモリ等の不揮発性メモリに、例えば書き込み回数が
所定値を超えたとき選択的に起動され、すでに書き込み
を受けしかもそのしきい値電圧が同一データ線に共通結
合される他のメモリセルの書き込みに伴うデータディス
ターブにより低下したメモリセルに対して選択的に書き
戻しを行う書き戻し回路を設けることで、データディス
ターブによるメモリセルのしきい値電圧の低下を容易に
回復させることができるという効果が得られる。

【００３９】（２）上記（１）項において、書き戻し回
路による書き戻し処理を、外部の書き戻し制御回路によ
って起動できるようにするとともに、この書き戻し制御
回路に書き戻し回路を含む複数のフラッシュメモリ等の
不揮発性メモリを結合し、アクセス状態にないものから
書き戻しを行わせることで、メモリシステムのハードウ
ェア量を削減しつつ、またメモリシステムとしての処理
能力を低下させることなく、書き戻し処理を効率良く実
施できるという効果が得られる。（３）上記（１）項において、書き戻し回路を、データ
リテンションによりそのしきい値電圧が低下したメモリ
セルの書き戻しにも利用し、電源投入時に書き戻し回路
を起動するパワーオン起動回路を設けることで、データ
リテンションによるメモリセルのしきい値電圧の低下を
容易に回復させ、フラッシュメモリ等の不揮発性メモリ
のデータ保持時間を大幅に改善できるという効果が得ら
れる。（４）上記（１）項ないし（３）項により、フラッシュ
メモリ等の不揮発性メモリの電源電圧最大許容値ＶＣＣ
ｍａｘに対する読み出しマージンを拡大し、その信頼性
を高めることができるとともに、フラッシュメモリ等の
書き込み回数に関する制限を大幅に緩和することができ
るという効果が得られる。

【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、フラッシュメモリが全消去モードの
ための消去制御回路を備える場合、その一部を書き戻し
回路ＲＷとして兼用できる。また、この実施例では、書
き込み回数をフラッシュメモリの総数として書き込みカ
ウンタＷＣにより計数しているが、データ線ごとに書き
込みカウンタを設け、データ線を単位とする書き戻し処
理を実行してもよい。書き戻し回路ＲＷによる書き戻し
処理は、書き込み回数以外の条件により起動できる。メ
モリアレイＭＡＲＹは、その周辺回路を含めて任意数の
メモリマットに分割できる。また、データ入出力端子Ｉ
Ｏ０〜ＩＯ７は、データ入力端子又はデータ出力端子と
して専用化できるし、フラッシュメモリに同時に入力又
は出力される記憶データのビット数も、特に８ビットで
あることを必須条件としない。フラッシュメモリは任意
のブロック構成を採りうるし、起動制御信号の組み合わ
せや各動作モードにおけるワード線，データ線及びソー
ス線等の選択及び非選択レベルの絶対値ならびに極性等
も、種々の実施形態を採りうる。

【００４１】図２において、メモリアレイＭＡＲＹは、
任意数の冗長ワード線及び冗長データ線を含むことがで
きる。また、ＹスイッチＹＳを構成するスイッチＭＯＳ
ＦＥＴは、ＰチャンネルＭＯＳＦＥＴにより構成しても
よいし、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴが
組み合わされてなる相補スイッチとしてもよい。図３に
おいて、ステップＳＴ７による書き戻しは、ステップＳ
Ｔ８のベリファイ読み出しの結果をみて選択的に実行し
てもよいし、書き戻し処理の具体的手順は、この実施例
による制約を受けない。図５及び図６において、フラッ
シュメモリＦＭ１〜ＦＭｋは、図１のフラッシュメモリ
と同様にアドレスカウンタを備える構成とし、書き戻し
処理の起動のみをメモリコントローラＭＣＴＬの書き戻
し制御回路ＲＷＣから制御するようにしてもよい。図７
におけるパワーオン起動回路ＰＯＮＣは、図６のメモリ
コントローラＭＣＴＬに設けることもできる。

【００４２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、シングルチップマ
イクロコンピュータ等に内蔵される同様なフラッシュメ
モリやその他の不揮発性メモリならびにこれらの不揮発
性メモリを内蔵するゲートアレイ集積回路等にも適用で
きる。この発明は、少なくとも２層ゲート構造型メモリ
セルが格子状に配置されてなるメモリアレイをその基本
構成要素としデータディスターブ対策又はデータリテン
ション対策を必要とする不揮発性の半導体記憶装置なら
びにこのような半導体記憶装置を含む装置及びシステム
に広く適用できる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２層ゲート構造型メモリセ
ルが格子状に配置されてなるメモリアレイをその基本構
成要素とするフラッシュメモリ等の不揮発性メモリに、
例えば書き込み回数が所定値を超えたとき選択的に起動
され、すでに書き込みを受けしかもそのしきい値電圧が
同一データ線に共通結合される他のメモリセルの書き込
みに伴うデータディスターブにより低下したメモリセル
に対して選択的に書き戻しを行う書き戻し回路を設け
る。また、書き戻し回路による書き戻し処理を、外部の
書き戻し制御回路によって起動できるようにするととも
に、この書き戻し制御回路に書き戻し回路を含む複数の
フラッシュメモリ等を結合し、アクセス状態にないもの
から書き戻しを行わせる。さらに、書き戻し回路を、デ
ータリテンションによりそのしきい値電圧が低下したメ
モリセルの書き戻しにも利用し、電源投入時に書き戻し
回路を起動するパワーオン起動回路を設ける。これによ
り、データディスターブ又はデータリテンションによる
メモリセルのしきい値電圧の低下を容易にかつ効率良く
回復しうるフラッシュメモリ等の不揮発性メモリを実現
することができる。この結果、フラッシュメモリ等の不
揮発性メモリの電源電圧最大許容値つまりＶＣＣｍａｘ
に対する読み出しマージンを拡大して、その信頼性を高
めることができるとともに、フラッシュメモリ等の不揮
発性メモリのデータ保持時間を大幅に改善し、その書き
込み回数に関する制限を大幅に緩和することができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの第１
の実施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イ及びＹスイッチの一実施例を示す部分的な回路図であ
る。

【図３】図１のフラッシュメモリの書き戻し回路による
書き戻し処理の一実施例を示すフロー図である。

【図４】図３の書き戻し処理の各ステップにおけるメモ
リセルのしきい値電圧の一実施例を示す分布図である。

【図５】この発明が適用されたフラッシュメモリの第２
の実施例を示すブロック図である。

【図６】図５のフラッシュメモリにより構成されるメモ
リシステムの一実施例を示すシステム構成図である。

【図７】この発明が適用されたフラッシュメモリの第３
の実施例を示す部分的なブロック図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＳ・・・ソ
ーススイッチ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙア
ドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＷＡ
・・・ライトアンプ、ＳＡ・・・センスアンプ、ＩＢ・
・・データ入力バッファ、ＯＢ・・・データ出力バッフ
ァ、ＲＷ・・・書き戻し回路、ＷＣ・・・書き込みカウ
ンタ、ＴＣ・・・タイミング制御回路。ＭＣ・・・２層
ゲート構造型メモリセル、Ｗ０〜Ｗｍ・・・ワード線、
ＳＬ・・・・ソース線、Ｄ０〜Ｄｎ・・・データ線、Ｃ
Ｄ０〜ＣＤ７・・・共通データ線、Ｎ１〜Ｎ８・・・Ｎ
チャンネルＭＯＳＦＥＴ。ＳＴ１〜ＳＴ１０・・・処理
ステップ。ＭＣＴＬ・・・メモリコントローラ、ＲＷＣ
・・・書き戻し制御回路、ＭＢＵＳ・・・メモリバス、
ＦＭ１〜ＦＭｋ・・・フラッシュメモリ。ＰＯＮＣ・・
・パワーオン起動回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】直交して配置されるワード線及びデータ
線ならびにこれらのワード線及びデータ線の交点に格子
状に配置される２層ゲート構造型のメモリセルを含むメ
モリアレイと、同一データ線に共通結合される他のメモ
リセルの書き込みによりそのしきい値電圧が低下したメ
モリセルに対する書き戻しを選択的に行う書き戻し回路
とを具備することを特徴とする半導体記憶装置。
【請求項２】上記メモリアレイを構成するメモリセル
の書き込みは、そのしきい値電圧が第１の値を超えるま
で繰り返し行われるものであって、上記書き戻し回路に
よる書き戻しは、選択されたメモリセルのしきい値電圧
が上記第１の値より低い第２の値よりも高くかつ上記第
１の値よりも低いとき選択的に行われるものであること
を特徴とする請求項１の半導体記憶装置。
【請求項３】上記半導体記憶装置は、書き込み回数を
計数する書き込みカウンタを具備し、上記書き戻し回路
は、上記書き戻しの対象となるメモリセルを順次指定す
るアドレスカウンタを含むものであって、上記書き戻し
回路による書き戻しは、上記書き込みカウンタの計数値
が所定値に達したとき選択的に開始されかつ上記アドレ
スカウンタの計数値が一巡するまで繰り返されるもので
あることを特徴とする請求項１又は請求項２の半導体記
憶装置。
【請求項４】上記書き戻し回路は、外部に設けられた
書き戻し制御回路の起動制御を受けて選択的に上記書き
戻しを開始するものであって、上記書き戻し制御回路に
は、上記書き戻し回路を含む複数の半導体記憶装置が結
合されるものであることを特徴とする請求項１又は請求
項２の半導体記憶装置。
【請求項５】上記書き戻し回路は、データリテンショ
ンによりそのしきい値電圧が低下したメモリセルの書き
戻しに併用されるものであって、上記半導体記憶装置又
は書き戻し制御回路は、電源電圧が投入された直後に上
記書き戻し回路を選択的に起動するパワーオン起動回路
を具備するものであることを特徴とする請求項１，請求
項２，請求項３又は請求項４の半導体記憶装置。