JPH0813553B2 - サ−マルヘツド制御回路 - Google Patents
サ−マルヘツド制御回路Info
- Publication number
- JPH0813553B2 JPH0813553B2 JP8681987A JP8681987A JPH0813553B2 JP H0813553 B2 JPH0813553 B2 JP H0813553B2 JP 8681987 A JP8681987 A JP 8681987A JP 8681987 A JP8681987 A JP 8681987A JP H0813553 B2 JPH0813553 B2 JP H0813553B2
- Authority
- JP
- Japan
- Prior art keywords
- thermal head
- control circuit
- output
- power supply
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
Landscapes
- Fax Reproducing Arrangements (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサーマルヘッドの制御回路に関するものであ
り、特に安全性の高い制御回路を提供するものである。
り、特に安全性の高い制御回路を提供するものである。
従来の装置は、特開昭57−208279号のように、サーマ
ルヘッドの異常通電の保護について考えられていなかっ
た。
ルヘッドの異常通電の保護について考えられていなかっ
た。
サーマルヘッドによるプリンタは、その熱によりプリ
ンタを行なうが、通電制御回路が誤動作し異常通電状態
に入る可能性がある。特にプリンタがパワーセーブ状態
でサーマルヘッドに電圧をかけておく方式においては、
セットが商用電源に接続されている間サーマルヘッドに
電源電圧が印加されることになり誤動作の可能性が高く
なる。
ンタを行なうが、通電制御回路が誤動作し異常通電状態
に入る可能性がある。特にプリンタがパワーセーブ状態
でサーマルヘッドに電圧をかけておく方式においては、
セットが商用電源に接続されている間サーマルヘッドに
電源電圧が印加されることになり誤動作の可能性が高く
なる。
本発明の目的は、このようなパワーセーブ状態を有す
るサーマルプリュタが誤動作した場合の安全性を高める
ことにある。
るサーマルプリュタが誤動作した場合の安全性を高める
ことにある。
上記目的は、サーマルヘッドの通電制御端子にトラン
ジスタを追加することにより、パワーセーブ時（一部電
源オフ時）にトランジスタがオンし非通電状態にするこ
とにより達成できる。
ジスタを追加することにより、パワーセーブ時（一部電
源オフ時）にトランジスタがオンし非通電状態にするこ
とにより達成できる。
サーマルヘッドの通電制御端子にコレクタが接続さ
れ、パワーセーブ時にオフする電源にベースが接続さ
れ、パワーセーブ時もオンしている電源にエミッタが接
続されたPNPトランジスタは、パワーセーブ時にオンし
通電制御端子をローインピーダンスでハイレベルの非通
電状態になり誤動作により通電制御回路がハイインピー
ダンス・ローレベルの通電信号を出しても、サーマルヘ
ッドが通電発熱する事故を防ぐことができる。
れ、パワーセーブ時にオフする電源にベースが接続さ
れ、パワーセーブ時もオンしている電源にエミッタが接
続されたPNPトランジスタは、パワーセーブ時にオンし
通電制御端子をローインピーダンスでハイレベルの非通
電状態になり誤動作により通電制御回路がハイインピー
ダンス・ローレベルの通電信号を出しても、サーマルヘ
ッドが通電発熱する事故を防ぐことができる。
以下、本発明の一実施例を説明する。第１図は本発明
によるサーマルプリンタのブロック図である。図におい
て、電源１の出力でVCCはスイッチ３によりオン・オフ
されるが、出力VHはスイッチ３によらず常に出力され
る。サーマルヘッド６の電源端子８にはVHが与えられ
る。入力端子２から入力されたプリントデータはメモリ
４にストアされる。スイッチ３を経た電源１の出力VCC
はメモリ４の電源を供給している。また図には示してい
ないが、モータ・ソレノイド等の駆動回路も出力VCCが
電源となり、スイッチ３がオフのときにはこれらの回路
には電流が流れなくなりパワーセーブ状態になる。メモ
リ４の出力は通電制御回路５に加えられ、通電制御回路
５の出力はサーマルヘッド６の制御端子９に加えられ
る。第１図では、サーマルヘッド６に制御端子９のみを
持つように示してある。
によるサーマルプリンタのブロック図である。図におい
て、電源１の出力でVCCはスイッチ３によりオン・オフ
されるが、出力VHはスイッチ３によらず常に出力され
る。サーマルヘッド６の電源端子８にはVHが与えられ
る。入力端子２から入力されたプリントデータはメモリ
４にストアされる。スイッチ３を経た電源１の出力VCC
はメモリ４の電源を供給している。また図には示してい
ないが、モータ・ソレノイド等の駆動回路も出力VCCが
電源となり、スイッチ３がオフのときにはこれらの回路
には電流が流れなくなりパワーセーブ状態になる。メモ
リ４の出力は通電制御回路５に加えられ、通電制御回路
５の出力はサーマルヘッド６の制御端子９に加えられ
る。第１図では、サーマルヘッド６に制御端子９のみを
持つように示してある。
このような構成のサーマルヘッドの回路図を第３図に
示す。第４図に示すような複数の発熱体を持つサーマル
ヘッドの場合はデータ入力端子16を制御端子９以外に持
っている。
示す。第４図に示すような複数の発熱体を持つサーマル
ヘッドの場合はデータ入力端子16を制御端子９以外に持
っている。
第３図において、制御端子９がローレベルになるとト
ランジスタ12がオフし、トランジスタ11がオンし発熱抵
抗体10に電源端子８から供給された電流が流れ発熱抵抗
体10は発熱する。第４図は複数個の発熱抵抗体を持つラ
インヘッドの例である。データ入力端子16から入力され
たデータはクロック入力端子17から入力されたクロック
によりシフトレジスタ18に貯えられ、ラッチ19にラッチ
パルス入力端子15からのラッチパルスによってメモリさ
れる。ラッチ19の出力ビットＱがハイのとき制御端子９
がローであるとインバータ21によって反転されNAND20の
出力はローになり、発熱抵抗体10は通電状態となり発熱
する。
ランジスタ12がオフし、トランジスタ11がオンし発熱抵
抗体10に電源端子８から供給された電流が流れ発熱抵抗
体10は発熱する。第４図は複数個の発熱抵抗体を持つラ
インヘッドの例である。データ入力端子16から入力され
たデータはクロック入力端子17から入力されたクロック
によりシフトレジスタ18に貯えられ、ラッチ19にラッチ
パルス入力端子15からのラッチパルスによってメモリさ
れる。ラッチ19の出力ビットＱがハイのとき制御端子９
がローであるとインバータ21によって反転されNAND20の
出力はローになり、発熱抵抗体10は通電状態となり発熱
する。
第２図は通電制御回路５の出力端子の形式を示す。出
力トランジスタはPNP形であり、プルダウン抵抗24がコ
レクタに接続されているため、ハイレベル出力時はロー
インピーダンスとなり、ローレベル出力時はハイピーダ
ンスとなる。
力トランジスタはPNP形であり、プルダウン抵抗24がコ
レクタに接続されているため、ハイレベル出力時はロー
インピーダンスとなり、ローレベル出力時はハイピーダ
ンスとなる。
第１図のトランジスタ７は保護用トランジスタであ
り、コレクタはVHに接続されている。これはVH直接でな
くVHから作られた電源でも良い。トランジスタ７のベー
スはVCCに接続され、スイッチ３がオンのときはトラン
ジスタ７のベースがハイレベルでカットオフ状態となり
トランジスタ７のコレクタはハイインピーダンスとなり
通電制御回路５の出力状態をさまたげることはない。ま
た、スイッチ３がオフのときにはトランジスタ７がオン
状態でローインピーダンスとなるため、通電制御回路５
が通電レベルのハイインピーダンス・ローレベルを出力
してもトランジスタ７がハイレベルにサーマルヘッド６
の通電制御端子９にするため非通電状態となる。スイッ
チ３がオフのときはメモリ回路４やモータ制御回路がオ
フのパワーセーブ状態であり通電制御回路５が通電レベ
ルを出力するのは異常状態であるが、このときにもトラ
ンジスタによって非通電状態となりサーマルヘッド６が
異常な発熱状態になるのをさけることができる。
り、コレクタはVHに接続されている。これはVH直接でな
くVHから作られた電源でも良い。トランジスタ７のベー
スはVCCに接続され、スイッチ３がオンのときはトラン
ジスタ７のベースがハイレベルでカットオフ状態となり
トランジスタ７のコレクタはハイインピーダンスとなり
通電制御回路５の出力状態をさまたげることはない。ま
た、スイッチ３がオフのときにはトランジスタ７がオン
状態でローインピーダンスとなるため、通電制御回路５
が通電レベルのハイインピーダンス・ローレベルを出力
してもトランジスタ７がハイレベルにサーマルヘッド６
の通電制御端子９にするため非通電状態となる。スイッ
チ３がオフのときはメモリ回路４やモータ制御回路がオ
フのパワーセーブ状態であり通電制御回路５が通電レベ
ルを出力するのは異常状態であるが、このときにもトラ
ンジスタによって非通電状態となりサーマルヘッド６が
異常な発熱状態になるのをさけることができる。
本発明によれば、サーマルヘッドの通電制御回路がパ
ワーセーブ時に誤動作してもサーマルヘッドへの通電を
防ぎ、サーマルヘッドが異常発熱することをなくす効果
がある。
ワーセーブ時に誤動作してもサーマルヘッドへの通電を
防ぎ、サーマルヘッドが異常発熱することをなくす効果
がある。
第１図は本発明の一実施例を示すサーマルプリンタのブ
ロック図、第２図は通電制御回路の出力形式を表わす
図、第３図は簡単な構成のサーマルヘッドの回路図、第
４図はラインサーマルヘッドの回路図である。 １……電源、３……スイッチ、４……メモリ、５……通
電制御回路、６……サーマルヘッド、７……トランジス
タ、８……電源端子、９……通電制御端子、10……発熱
抵抗体、18……シフトレジスタ、19……ラッチ、20……
NAND回路。
ロック図、第２図は通電制御回路の出力形式を表わす
図、第３図は簡単な構成のサーマルヘッドの回路図、第
４図はラインサーマルヘッドの回路図である。 １……電源、３……スイッチ、４……メモリ、５……通
電制御回路、６……サーマルヘッド、７……トランジス
タ、８……電源端子、９……通電制御端子、10……発熱
抵抗体、18……シフトレジスタ、19……ラッチ、20……
NAND回路。
Claims (1)
- 【請求項１】発熱抵抗体に電流を供給する為の電源端子
及びこの発熱抵抗体への通電がハイレベルで非通電、ロ
ーレベルで通電状態になる制御端子を有するサーマルヘ
ッドと、スイッチによりオン・オフされる第１の出力と
このスイッチによらず常にオンしている第２の出力とを
有する電源と、プリントする情報を入力し前記サーマル
ヘッドの制御端子へ非通電時にハイレベルを低インピー
ダンスで出力し通電時にローレベルを非通電時より高い
インピーダンスで出力する第１の通電制御回路と、PNP
トランジスタで構成されこのエミッターは前記電源の第
２の出力から作られる電源に接続され、ベースは前記電
源の第１の出力回路から作られる電源に接続され、コレ
クタが前記サーマルヘッドの制御端子に接続される第２
の通電制御回路を備えたことを特徴のするサーマルヘッ
ド制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8681987A JPH0813553B2 (ja) | 1987-04-10 | 1987-04-10 | サ−マルヘツド制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8681987A JPH0813553B2 (ja) | 1987-04-10 | 1987-04-10 | サ−マルヘツド制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63252762A JPS63252762A (ja) | 1988-10-19 |
| JPH0813553B2 true JPH0813553B2 (ja) | 1996-02-14 |
Family
ID=13897412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8681987A Expired - Lifetime JPH0813553B2 (ja) | 1987-04-10 | 1987-04-10 | サ−マルヘツド制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813553B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177849U (ja) * | 1985-04-23 | 1986-11-06 |
-
1987
- 1987-04-10 JP JP8681987A patent/JPH0813553B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63252762A (ja) | 1988-10-19 |
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