JPH0813003B2 - アナログ―デイジタル変換装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オーデイオ信号等のアナログ信号を、デイ
ザ（dither）信号の加算及び減算を伴なつてデイジタル
信号に変換するためのアナログ−デイジタル変換装置に
関するものである。

〔従来の技術〕

オーデイオ信号のPCM記録再生において、量子化雑音
（量子化出力と入力標本値との差）が問題になる。特に
入力信号レベルが低く量子化ステツプ数が少ない場合に
は、量子化雑音は入力と強い相関を有し、雑音というよ
りも入力信号の一種の歪（高次高調波）となる。また、
入力信号レベルが高くても、極くゆつくり変化する信号
に対しては、量子化ステツプが変化する毎に不快な雑音
が発生する。又、A/Dコンバータ自体の量子化ステツプ
にもバラツキがあり、A/D変換時に非線型な歪を発生す
る。上述の如き問題を解決するために、デイザと呼ばれ
る白色性雑音を入力信号に加えてA/D変換し、しかる後
デイサを減算することは公知である。

〔発明が解決しようとする問題点〕

ところで、アナログ情報信号にアナログデイザを加算
すると、この加算値がA/D変換器の許容入力最大レベル
よりも大きくなる可能性がある。デイザ加算情報信号の
最大値に適合する加算器及びA/D変換器を用意すれば、
問題が生じないが、加算器及びA/D変換器のコストが高
くなる。一方、加算器の出力及びA/D変換器の入力を一
定値に制限すれば、アナログ情報信号のダイナミツクレ
ンジがデイザの分だけ狭くなる。

上述の如き問題を解決するために、本件出願人は、特
願昭60−152772号で入力アナログ情報レベルが高い時に
デイザの加算を停止する方法を提案した。この方法によ
れば、情報信号とデイザとの加算値が所定値以上になる
ことが阻止される。しかし、阻止している期間にデイザ
加算及び減算の効果を得ることができない。

そこで、本発明の目的は、アナログ情報信号のレベル
が高い時にもデイザ加算及び減算の効果を得ることがで
きるアナログ−デイジタル変換装置を提供することにあ
る。

〔問題点を解決するための手段〕

上記目的を達成するための本発明は、実施例を示す図
面の符号を参照して説明すると、アナログ情報信号（A
1）を順次にサンプリングして出力するためのサンプル
ホールド回路（２）と、ディジタルディザを発生するデ
ィジタルディザ発生器（４）と、前記ディジタルディザ
発生器（４）に接続され、前記ディジタルディザ発生器
（４）から発生した前記ディジタルディザの最上位ビッ
トの上に少なくとも１個の論理の“0"を付加して２の補
数コードで正の値に相当するデータ（Ba）を出力するビ
ット付加回路（4a）と、前記ビット付加回路（4a）に接
続され、前記ビット付加回路（4a）の出力データ（Ba）
の２の補数信号（Bb）であって２の補数コードで負の値
を有するものを形成する２の補数回路（５）と、前記ビ
ット付加回路（4a）と前記２の補数回路（５）とに接続
され、前記ビット付加回路（4a）の出力データ（Ba）と
前記２の補数回路（５）で形成された前記２の補数信号
（Bb）とを択一的に選択して出力するための切り換え回
路（６）と、前記切り換え回路（６）の出力をアナログ
信号に変換してアナログディザ信号（B1）を出力するも
のであって、２の補数コードのディジタル信号をアナロ
グ信号に変換するように形成されたディジタル−アナロ
グ変換器（７）と、前記サンプルホールド回路（２）と
前記ディジタル−アナログ変換器（７）に接続され、前
記アナログ情報信号（A1）に前記アナログディザ信号
（B1）を加算したアナログディザ加算情報信号（A1＋B
1）を形成するための加算器（３）と、前記アナログデ
ィザ加算情報信号（A1＋B1）と前記アナログディザ信号
（B1）とを時分割多重で又は個別にディジタル信号に変
換してディジタルディザ加算情報信号（A2＋B2）とディ
ジタルディザ信号（B2）とを得るためのアナログ−ディ
ジタル変換手段と、前記ディジタルディザ加算情報信号
（A2＋B2）から前記ディジタルディザ信号（B2）を減算
する減算手段と、前記アナログディザ加算情報信号（A1
＋B1）のレベルが所定レベルを越えたか又は越える可能
性がある高レベル状態であるか否かを判定し、前記高レ
ベル状態でない時には前記ビット付加回路（4a）の出力
データ（Ba）を選択し、前記高レベル状態の時には前記
２の補数信号（Bb）を選択するように前記切り換え回路
（６）を制御するレベル判定回路（12又は12a）とを有
することを特徴とするアナログ−ディジタル変換装置に
係わるものである。

なお、本発明に関係する２の補数コード（２′s comp
lement code）とオフセツト・バイナリ・コード（offse
t binary code）と10進法で示す信号レベルとの関係を
４ビツトのデータで例示すると次の通りである。

〔作 用〕 本発明のディジタルディザ発生器（４）からは、特に
正負の制限が付けられないでディジタルディザが発生す
る。ビット付加回路（4a）はディジタルディザ発生器
（４）の出力の最上位ビット（MSB）の上に少なくとも
１個の論理の“0"を付加するので、このビット付加回路
（4a）の出力は２の補数コードの信号として取扱う場合
に正の値を示す。従って、ビット付加回路（4a）は２の
補数コードの正の値を示す信号を形成する回路として機
能している。２の補数回路（５）において入力信号を２
の補数に変換すると、２の補数コードで負の値を表わす
出力が得られる。即ち、２の補数回路５の入力は常に最
上位ビットに論理の“0"を有する信号であるので、これ
を２の補数回路（５）で２の補数コードに変換すると最
上位ビットに論理の“1"を有する信号となる。この最上
位ビットに論理の“1"を有する信号は２の補数コードで
負の値を示す。切り換え回路（６）はアナログ情報信号
のレベルが高い時に２の補数回路（５）の出力即ち２の
補数コードで負の値を選択し、アナログ情報信号のレベ
ルが低い時にビット付加回路（4a）の出力即ち２の補数
コードで正の値を選択する。従って、アナログ情報信号
のレベルが高い時には負のアナログディザ信号が加算器
（３）で加算されることになり、結果としてアナログ情
報信号からアナログディザ信号を減算することになり、
加算器（３）の出力が許容上限レベルを越えることがな
い。また、アナログ情報信号のレベルが低い時には正の
アナログディザ信号が加算器（３）で加算される。従っ
て、本発明によればアナログ情報信号のレベルの高い時
でもアナログ・ディジタル変換においてディザを利用す
る効果を得ることができる。

〔実施例〕

次に、本発明の実施例を説明する。

（第１の実施例） 第１図に示す第１の実施例に係わるオーデイオ信号に
対応する情報アナログ信号をデイジタル信号に変換する
装置は、例えば０〜20kHz程度のオーデイオ信号から成
るアナログ情報信号の入力ライン（１）にサンプルホー
ルド回路（２）が接続されている。このサンプルホール
ド回路（２）は情報信号A₁を一定の周期でサンプリング
し、これにより得られるサンプルをホールドして出力す
るものであり、この出力端子はアナログ加算器（３）の
一方の入力端子に接続されている。

（４）はデイジタルデイザ発生器であり、実質的にラ
ンダム12に12ビツトのデイジタル信号をサンプル・ホー
ルド回路（２）のサンプリング周波数と同一の88.2kHz
のサンプリング周波数で発生する回路である。このデイ
ザ発生器（４）は、Ｍ系列（Maximal−length Pulse Se
quences）擬似ランダムパルス発生回路から成り、アナ
ログの白色性雑音をデイジタル信号に変換したものと実
質的に同じものを出力する。

デイザ発生器（４）に接続された４ビツト付加回路
（4a）は、12ビツトのデイジタルデイザのMSB（the Mos
t Significant Bit）の上に論理“0"の内容の４ビツト
を付加し、16ビツトのデイザを出力するものである。こ
のデイジタルデイザは２の補数コードを正のレベルのデ
ータに対応している。

４ビツト付加回路（4a）に接続された２の補数回路
（５）は、16ビツトのデイザの２の補数を出力するもの
である。この入力は２の補数コードで正のレベルのデー
タであるので、この出力は２の補数コードの負のレベル
のデータに対応する。

４ビツト付加回路（4a）と２の補数回路（５）とに接
続された切り換え回路（６）は、マルチプレクサ（mult
iplexer）から成り、デイザ信号Baとその２の補数Bbと
のいずれか一方を選択するものである。

切り換え回路（６）に接続されたデイジタル−アナロ
グ変換器即ちD/A変換器（７）は２の補数コードに対応
したアナログ出力を得るものであり、デイジタルデイザ
信号Ba又はこの２の補数Bbに対応したアナログデイザ信
号B₁を発生するものである。即ち、このD/A変換器
（７）は、２の補数コードの正レベル信号であるデイザ
信号Baが入力している時には、正のアナログ出力を発生
し、２の補数コードの負レベル信号である２の補数信号
Bbが発生している時には負のアナログ出力を発生するも
のである。このD/A変換器（７）の出力端子は、加算器
（３）の他方の入力端子とA/D変換器（９）とに接続さ
れている。なお、D/A変換器（７）は、サンプルホール
ド回路（２）から出力されるアナログ情報信号A₁のサン
プリング周期に同期してアナログデイザ信号B₁（０〜ｆ
_ｓ/2Hz但し、fsはサンプリング周波数）を出力するよう
に構成されている。

加算器（３）に接続されている第１のA/D（アナログ
・デイジタル）変換器（８）は、加算器（３）から得ら
れるアナログデイザ加算情報信号A₁＋B₁を例えば、16ビ
ツトのデイジタル信号A₂＋B₂に変換するものである。D/
A変換器（７）に接続されている第２のA/D変換器（９）
はアナログデイザ信号B₁をデイジタル信号に変換し、デ
イザ信号（白色性雑音）に対応するランダムなデイジタ
ル信号即ちデイジタルデイザ信号B₂を出力するものであ
る。

（10）はデイジタル減算器であり、一方の入力端子が
第１のA/D変換器（８）の出力端子に接続され、他方の
入力端子が第２のA/D変換器（９）の出力端子に接続さ
れ、第１のA/D変換器（８）から得られるデイザ加算情
報信号（A₂＋B₂）から第２のA/D変換器（９）から得ら
れるデイザ信号（B₁）を減算し、出力ライン（11）にア
ナログ情報信号A₁に対応したデイジタル情報信号A₂を送
出する。

（12）はレベル判定回路であり、電圧比較器（13）の
一方の入力端子を加算器（３）の出力端子に接続し、他
方の入力端子を基準電圧源（14）に接続することによつ
て構成されている。基準電圧源（14）の基準電圧レベル
V_Rは、第１のA/D変換器（８）の許容最大レベルV_Mと等
しく設定されている。勿論、V_RをV_Mよりも少し低いレベ
ルに設定しても差し支えない。比較器（13）は、アナロ
グデイザ加算情報信号（A₁＋B₁）のレベルが基準電圧V_R
以上になつた時に低レベルから高レベルに転換する。比
較器（13）の出力端子は切り換え回路（６）に接続され
ているので、比較器（13）の出力が高レベルになると、
切り換え回路（６）は２の補数回路（５）の出力を選択
する。

第２図は第１図の２の補数回路（５）及び切り換え回
路（６）を詳しく示す。２の補数回路（５）は、デイザ
発生器（４）の各出力ラインa₁〜a₁₆に接続されたNOT回
路N₁〜N₁₆と、NOT回路N₁〜N₁₆で反転した信号１を加算
する加算回路（15）とから成り、デイザ信号Baを２の補
数信号Bbに変換して出力する。

切り換え回路（６）はMSB〜LSBの各ビツトに対応して
16の切り換えスイツチS₁〜S₁₆を含み、出力ラインC₁〜C
₁₆が接点ａによつてデイザ信号ラインa₁〜a₁₆に接続さ
れ、接点ｂによつて２の補数信号ラインb₁〜b₁₆に接続
されるように構成されている。なお、スイツチS₁〜S₁₆
は常時は接点ａに投入されているが、比較器（13）の出
力が高レベルになつたことに応答して接点ｂに投入され
る。切り換え回路（６）は機械的スイツチで原理的に示
されているが、実際には電子スイツチで構成されてい
る。

（動作） 今、加算器（３）の一方の入力端子にアナログ情報信
号A₁が入力し、他方の入力端子にアナログデイザ信号B₁
が入力し、これ等の加算出力であるアナログデイザ加算
情報信号A₁＋B₁のレベルが基準電圧V_R以上にならない場
合には、従来の動作と同一であり、アナログデイザ加算
情報信号A₁＋B₁は第１のA/D変換器（８）でデイジタル
デイザ加算情報信号A₂＋B₂に変換され、アナログデイザ
信号B₁は第２のA/D変換器（９）でデイジタルデイザ信
号B₂に変換され、それぞれ減算器（10）に送られ、ここ
でA₂＋B₂−B₂のデイジタル減算が行われ、デイジタル信
号A₂が得られる。

ところで、本発明に係わる２の補数回路（５）を使用
しないで、加算器（３）にアナログ情報信号A₁とアナロ
グデイザ信号B₁とを入力させ、この加算値A₁＋B₁が加算
器の許容出力レベル及び／又はA/D変換器（８）の許容
入力レベルを越えた場合には、アナログ情報信号A₁に対
応したデイジタル情報信号A₂を得ることが不可能にな
る。しかし、本実施例の方式によれば、上述の如き問題
が解決される。次にこれを詳しく説明する。

今、４ビツト付加回路（4a）から２の補数コードにお
ける最大のデイザ信号Baが発生し、この値が 〔0000111111111111〕 であり、これが２の補数コードに従うD/A変換器（７）
でアナログ信号に変換されると、正の最大振幅のアナロ
グデイザ信号B₁が情報信号A₁に加算される。情報信号A₁
の交流波形の正の振幅レベルが低いために、加算値A₁＋
B₁がA/D変換器（８）の正の許容最大レベルを越えない
場合には、このままA/D変換される。また、情報信号A₁
の負の振幅がA/D変換器（８）の負の許容最大レベルと
同一又は近い値であつても、アナログデイザ信号B₁が正
の信号であるため、A₁＋B₁の負側の振幅が高くならず、
逆に低くなる。従つて、A₁＋B₁信号の負の振幅がA/D変
換器（８）の負側の許容範囲外になることはない。

一方、上記の最大のデイジタルデイザ信号Baに対応す
るアナログデイザ信号B₁を加えるために、加算値A₁＋B₁
がA/D変換器（８）の正の許容最大入力レベルに対応す
る基準電圧V_R以上になつたとすれば、比較器（13）の出
力が高レベルに転換し、切り換え回路（６）によつて２
の補数Bbが選択される。上述の最大デイジタルデイザ信
号の２の補数は 〔111100000000000001〕 であり、これは２の補数コードの負のレベル信号であ
る。このため、２の補数コードのD/A変換器（７）から
は負のアナログデイザ信号B₁が得られる。この結果、加
算値（A₁＋B₁）の正方向の振幅が、デイザ信号Baをその
まま使用した場合に比較して低くなり、A/D変換器
（８）の許容最大レベルを越えなくなる。なお、１サン
プリング周期の最初においてA₁＋B₁のレベルがV_Rよりも
高いことが判定され、直ちに２の補数が選択されるた
め、同一サンプリング期間のその後においてV_Rを越えな
い加算信号A₁＋B₁を得ることができる。そこで、A/D変
換器（８）（９）からデータを１サンプリング期間の初
めの部分よりも後の部分で出力させ、減算器（10）にお
いて正常な減算を行う。

最大のデイジタルデイザ信号以外の信号が発生してい
る場合において、A₁＋B₁≧V_Rの状態が生じても、上述と
同一の動作で２の補数が選択される。即ち、４ビツト付
加回路（4a）で上位４ビツトを“0"にしたデイザ信号Ba
はあらゆる値において２の補数コードにおける正のレベ
ルを示す。一方、このデイザ信号Baの２の補数信号Bb
は、２の補数コードの負のレベルを示す。従つて、２の
補数が選択された時には、D/A変換器（７）から必ず負
のアナログ信号が送出され、加算値A₁＋B₁の振幅が低下
する。

２の補数が切り換え回路（６）で選択されると、加算
器（３）において２の補数に対応するアナログデイザ信
号が加算されると共に、減算器（10）において２の補数
に対応する値が減算されるので、２の補数に切り換えた
ことによる問題は全く生じない。

上述から明らかな如く、本実施例によれば、デイザの
加算を行つているのにも拘らず、アナログ情報信号A₁の
最大レベルをA/D変換器（８）の許容最大入力レベルと
同じにすることが可能になる。なお、デイザ信号B₁のレ
ベルを最大値を、A/D変換器（８）の正の許容最大入力
レベルから負の許容最大入力レベルまでのダイナミック
レンジの1/2にすることができる。

〔第２の実施例〕 次に、第３図に示す本発明の第２の実施例に係わるA/
D変換方式を説明する。但し、第１図と共通する部分に
は同一の符号を付してその説明を省略する。この第３図
では、コストの低減及びA/D変換誤差に基づく減算誤差
の発生の防止のために、１つのA/D変換器（８）によつ
てA₁＋B₁と、B₁との両方をA/D変換している。このため
に、サンプルホールド回路（２）と加算器（３）との間
に多重化用ゲート回路（21）が設けられている。このゲ
ート回路（21）は１サンプリング期間の１部においてア
ナログ情報信号A₁を抽出して加算器（３）の一方の入力
端子に与えるものである。加算器（３）のもう一方の入
力としてアナログデイザ信号B₁が常に入力しているの
で、アナログ情報信号A₁が入力している期間にはA₁＋B₁
の出力が得られ、その他の期間にはB₁の出力が得られ
る。A/D変換器（８）はA₁＋B₁とB₁とを時分割でそれぞ
れA/D変換する。A/D変換器（８）の出力の分岐ラインの
メモリ（22）は、B₁に対応するデイジタルデイザ信号B₂
を選択的に読み込み、A₂＋B₂の出力期間に同期して読み
出す。これにより、減算器（10）からA₂＋B₂−B₂＝A₂の
出力が得られる。メモリ（22）からB₂が出力されていな
い期間のデータは不要なものであるから、減算器（10）
の出力ラインに接続されたサンプリングゲート（23）に
よつてA₂のみを抽出する。この第３図の時分割多重処理
の方式は、特願昭60−152772号に開示した方法と実質的
に同じである。 この方式によつても、最大レベルの時
に２の補数を使用する効果が第１図の場合と全く同様に
得られる。

〔第３の実施例〕 第４図は第１図の一部を変形したA/D変換方式を示
す。この第４図ではレベル判定回路（12a）がアナログ
情報信号A₁のラインに接続されている。この判定回路
（12a）は、デイジタルデイザ信号Baの最大値に対応す
るアナログデイザ信号のレベルをB_1M、A/D変換器（８）
の最大許容入力レベルをV_Rとした場合に、A₁＞V_R−B_1M
の状態を検出し、切り換え回路（６）を２の補数選択状
態に制御している。これにより、アナログ情報信号のレ
ベルの高い領域においてもデイザの加算、減算の効果を
得ることができる。

〔変形例〕

本発明は上述の実施例に限定されるものでなく、例え
ば次の変形例が可能なものである。

（１） 第３図において、ゲート（21）を加算器（３）
の入力側に設けずに、加算器（３）の出力側に設け、出
力側で（A₁＋B₁）とB₁との時分割多重信号を形成しても
よい。

（２） 第３図のメモリ（22）にA₂＋B₂を書き込むよう
にしてもよい。

（３） 第３図の減算器（10）にA₂＋B₂をゲートで抽出
して入力させ、A₂＋B₂−B₂の演算を行うようにしてもよ
い。

（４） ライン（１）にステレオ信号を入力させ、加算
器（３）の出力段で分離するようにしてもよい。

（５） デイジタルデイザ発生器（４）をアナログデイ
ザ発生器とA/D変換器との組み合せで構成してもよい。

［発明の効果］ 上述から明らかなように本発明によれば、アナログ情
報信号のレベルが高い時であってもディザの加算を中断
することが不要になり、アナログ・ディジタル変換にお
けるディザを利用する効果を常に得ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わるA/D変換方式を
示すブロツク図、 第２図は第１図の２の補数回路及び切り換え回路を詳し
く示す回路図、 第３図は第２の実施例のA/D変換方式を示す回路図、 第４図は第３の実施例のA/D変換方式を示す回路図であ
る。 （３）……加算器、（４）……デイジタルデイザ発生
器、（５）……２の補数回路、（６）……デイザ切り換
え回路、（７）……D/A変換器、（８）……第１のA/D変
換器、（９）……第２のA/D変換器、（10）……減算
器、（12）……レベル判定回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログ情報信号（A1）を順次にサンプリ
   ングして出力するためのサンプルホールド回路（２）
   と、 ディジタルディザを発生するディジタルディザ発生器
   （４）と、 前記ディジタルディザ発生器（４）に接続され、前記デ
   ィジタルディザ発生器（４）から発生した前記ディジタ
   ルディザの最上位ビットの上に少なくとも１個の論理の
   “0"を付加して２の補数コードで正の値に相当するデー
   タ（Ba）を出力するビット付加回路（4a）と、 前記ビット付加回路（4a）に接続され、前記ビット付加
   回路（4a）の出力データ（Ba）の２の補数信号（Bb）で
   あって２の補数コードで負の値を有するものを形成する
   ２の補数回路（５）と、 前記ビット付加回路（4a）と前記２の補数回路（５）と
   に接続され、前記ビット付加回路（4a）の出力データ
   （Ba）と前記２の補数回路（５）で形成された前記２の
   補数信号（Bb）とを択一的に選択して出力するための切
   り換え回路（６）と、 前記切り換え回路（６）の出力をアナログ信号に変換し
   てアナログディザ信号（B1）を出力するものであって、
   ２の補数コードのディジタル信号をアナログ信号に変換
   するように形成されたディジタル−アナログ変換器
   （７）と、 前記サンプルホールド回路（２）と前記ディジタル−ア
   ナログ変換器（７）に接続され、前記アナログ情報信号
   （A1）に前記アナログディザ信号（B1）を加算したアナ
   ログディザ加算情報信号（A1＋B1）を形成するための加
   算器（３）と、 前記アナログディザ加算情報信号（A1＋B1）と前記アナ
   ログディザ信号（B1）とを時分割多重で又は個別にディ
   ジタル信号に変換してディジタルディザ加算情報信号
   （A2＋B2）とディジタルディザ信号（B2）とを得るため
   のアナログ−ディジタル変換手段と、 前記ディジタルディザ加算情報信号（A2＋B2）から前記
   ディジタルデイザ信号（B2）を減算する減算手段と、 前記アナログディザ加算情報信号（A1＋B1）のレベルが
   所定レベルを越えたか又は越える可能性がある高レベル
   状態であるか否かを判定し、前記高レベル状態でない時
   には前記ビット付加回路（4a）の出力データ（Ba）を選
   択し、前記高レベル状態の時には前記２の補数信号（B
   b）を選択するように前記切り換え回路（６）を制御す
   るレベル判定回路（12又は12a）と を有することを特徴とするアナログ−ディジタル変換装
   置。