JPH08129382A - 電子楽器のパラメータ供給装置 - Google Patents

Abstract

(57)【要約】 【課題】 楽音設定・制御用のパラメータを記憶するメ
モリの容量の節約。 【解決手段】 複数組のパラメータを記憶したパラメー
タメモリと、少なくとも３つのパラメータ決定因子（例
えば音高、音色、タッチ）の組合せに対応してパラメー
タメモリのアドレスデータをそれぞれ記憶するパラメー
タアドレステーブルとを具備し、パラメータ決定因子の
組合せを特定する入力に対応して、該入力によって特定
されるパラメータ決定因子の組合せに対応する特定のア
ドレスデータをパラメータアドレステーブルから読み出
し、読み出したアドレスデータに応じてパラメータメモ
リからパラメータを読み出す。パラメータアドレステー
ブルに記憶されたアドレスデータの中にはパラメータ決
定因子の異なる組合せに対してパラメータメモリにおけ
る同じアドレスを指示するものがある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電子楽器その他
の楽音発生機能を有する機器あるいはディジタル音声処
理機器等において使用することができる電子楽器のパラ
メータ供給装置に関する。

【０００２】

【従来の技術】電子楽器の音色回路にディジタルフィル
タを用いることは、例えば特開昭５９−４４０９６号公
報において示されている。１組のフィルタパラメータが
ディジタルフィルタに供給され、これに応じてフィルタ
特性（振幅一周波数特性）が設定される。音色決定因子
の各内容に対応して複数組のフィルタパラメータがメモ
リに予め記憶され、選択された音色決定因子の内容に応
じて１組のフィルタパラメータが読み出される。

【０００３】

【発明が解決しようとする課題】従来のものにおいて
は、複数の音色決定因子（例えば鍵タッチ、音域、定常
的な音色選択情報、時間経過に応じた情報、ブリリアン
ス操作子等手動操作子の操作量など）に応じて異なる音
色制御を行う場合には、各音色決定因子の組合せに１対
１に対応させて複数組のフィルタパラメータをメモリに
記憶しておかねばならなかった。例えば、４４通りの音
域、１６通りの鍵タッチグループ、３２種類の定常音
色、の組合せのすべて（２２５２８通り）に１対１で対
応して個別にフィルタパラメータを記憶する場合、パラ
メータメモリには２２５２８組のパラメータを記憶し得
る大容量が要求される。この発明は上述の点に鑑みてな
されたもので、複数のパラメータ決定因子（音色決定因
子）の組合せに応じて１組のパラメータを、楽音の設定
又は制御のために供給するようにする場合において、パ
ラメータメモリの容量を節約できるようにした電子楽器
のパラメータ供給装置を提供しようとするものである。

【０００４】

【課題を解決するための手段】この発明に係る電子楽器
のパラメータ供給装置は、複数組のパラメータを記憶し
たパラメータ記憶手段と、少なくとも３つのパラメータ
決定因子の組合せに対応して前記パラメータ記憶手段か
ら読み出すべきパラメータの該パラメータ記憶手段にお
けるアドレスを指示するアドレスデータをそれぞれ記憶
するものであって、記憶された当該各アドレスデータの
中には前記パラメータ決定因子の異なる組合せに対して
前記パラメータ記憶手段における同じアドレスを指示す
るものがあることを特徴とするパラメータアドレス記憶
手段と、パラメータ決定因子の組合せを特定する入力に
対応して、該入力によって特定されるパラメータ決定因
子の組合せに対応する特定のアドレスデータを前記パラ
メータアドレス記憶手段から読み出し、読み出したアド
レスデータに応じて前記パラメータ記憶手段から１組の
パラメータを読み出す読出し手段とを具え、読み出した
パラメータを楽音の設定又は制御のために供給するよう
にしたものである。

【０００５】パラメータ決定因子の組合せに対応して、
パラメータ記憶手段からパラメータが直接読み出される
のではなく、パラメータアドレス記憶手段から該パラメ
ータ記憶手段を読み出すためのアドレスデータが読み出
され、このアドレスデータに応じて該パラメータ記憶手
段から１組のパラメータが読み出される。従って、パラ
メータ決定因子の組合せに対応して１対１でデータを記
憶しているのはパラメータアドレス記憶手段であり、パ
ラメータ記憶手段ではない。パラメータアドレス記憶手
段は単にアドレスデータだけを記憶するものであるので
それほどの大容量は要求されない。パラメータ記憶手段
は複数組のパラメータを記憶するものであるが、パラメ
ータ決定因子の組合せに対応して記憶したアドレスデー
タに基づきパラメータを読み出すようにした間接アドレ
ス方式であるため、パラメータ決定因子の組合せのすべ
てに１対１で対応してパラメータを記憶する必要がなく
なり、パラメータ記憶手段ではその組合せ数よりも少な
い数のパラメータ組を記憶するだけでもよいことにな
る。つまり、パラメータ決定因子の組合せが異なってい
ても或るパラメータ組は共通のものを使用することがで
きる場合があるので、パラメータ記憶手段に記憶してお
くパラメータの組数を少なくし、これによりメモリ容量
を節約することができる。例えば、前述の音域、鍵タッ
チ、音色種類からなる２２５２８通りの組合せに対して
は、僅か２６２０組のパラメータをパラメータ記憶手段
に記憶しておけば対処できることが後述の実施例におい
て示されている。このような場合、パラメータ決定因子
の或る組合せに応じてパラメータアドレス記憶手段から
読み出されたアドレスデータと別の組合せに応じて読み
出されたアドレスデータとが同じであることがあり、パ
ラメータ記憶手段からはこの異なる組合せの各々に対応
して同じパラメータを読み出す。なお、パラメータ決定
因子を示すデータとしては、例えば、押圧鍵を示すキー
コード、鍵タッチを示すタッチデータ、選択された定常
音色を示す音色コード、時間経過に応じた情報、適宜の
手動操作子出力情報、などを用いることができる。

【０００６】

【発明の実施の形態】以下、添付図面を参照してこの発
明の実施の形態を詳細に説明しよう。 ＜一実施例の全体構成説明＞図１において、鍵盤１０は
発生すべき楽音の音高を指定するための複数の鍵を具備
している。鍵タッチ検出器１１は、鍵盤１０で押圧され
た鍵に加えられたタッチを検出するものであり、イニシ
ャルタッチあるいはアフタータッチのどちらを検出する
ものであってもよい。音色選択装置１２は発生すべき楽
音の音色を選択する操作子群から成るものである。ピッ
チベンド操作子１３は、発生すべき楽音のピッチをその
操作量に応じて連続的に変調するためのものであり、例
えば、ダイヤル式の操作子から成る。マイクロコンピュ
ータ１４は、ＣＰＵ（中央処理ユニット）１５、プログ
ラム及びその他データを記憶しているＲＯＭ（リードオ
ンリメモリ）１６、ワーキング及びデータ記憶用のＲＡ
Ｍ（ランダムアクセスメモリ）１７を含んでおり、デー
タ及びアドレスバス２８を介して電子楽器内の各回路と
の間でデータの授受を行い、鍵盤１０における押鍵検出
処理及び複数の発音チャンネルに対する押圧鍵の発音割
当て処理、音色選択装置１２における音色選択操作の検
出処理、ピッチベント操作子１３における操作量の検出
処理、その他種々の処理を実行する。

【０００７】トーンジェネレータ１８は複数の発音チャ
ンネルで夫々独立にディジタル楽音信号を発生すること
が可能なものであり、各チャンネルに割当てた鍵を示す
キーコードＫＣ及び該鍵のオン・オフを示すキーオン信
号ＫＯＮその他必要なデータをマイクロコンピュータ１
４からバス２８を介して受け取り、これに基づき各チャ
ンネルでディジタル楽音信号を発生する。トーンジェネ
レータ１８の内部にはピッチ同期信号発生回路１９を含
んでおり、各チャンネルで発生する楽音信号のピッチに
同期するピッチ同期信号を各チャンネル毎に発生する。

【０００８】この実施例の仕様においては、トーンジェ
ネレータ１８は第１乃至第１６チャンネル（Ｃｈ１〜Ｃ
ｈ１６）の合計１６チャンネルで時分割的にディジタル
楽音信号を発生する。トーンジェネレータ１８から時分
割多重的に出力されるディジタル楽音波形サンプル値デ
ータをＴＤＸで示す。マスタクロック発生器２０から発
生されるマスタクロックパルスφは、トーンジェネレー
タ１８の基本的な動作時間を制御するものである。ディ
ジタル楽音波形サンプル値データＴＤＸの時分割多重化
の１サイクルはマスタクロックパルスφの６４周期であ
り、この１サイクル６４周期における各周期毎のタイム
スロットを１〜６４の番号を付して示すと第３図のよう
である。同図には、多重化されたディジタル楽音波形サ
ンプル値データＴＤＸのチャンネルタイミング１〜１６
の仕様も示されている。例えば、第１チャンネルのデー
タＴＤＸはタイムスロット３３〜３６の４スロットに割
当てられている。

【０００９】この実施例の仕様においては、楽音波形サ
ンプル値データＴＤＸは１６チャンネル分のデータが上
述のように共通に多重化されて出力されるが、各チャン
ネルのピッチ同期信号ＰＳ１，ＰＳ２は２系統に分けて
８チャンネル毎に時分割多重化されて出力される。一方
のピッチ同期信号ＰＳ１は第１〜第８（Ｃｈ１〜Ｃｈ
８）のピッチ同期信号を時分割多重化したもので、その
チャンネルタイミングは第３図のようである。他方のピ
ッチ同期信号ＰＳ２は第９〜第１６（Ｃｈ９〜Ｃｈ１
６）のピッチ同期信号を時分割多重化したもので、その
チャンネルタイミングは図２のようである。図から明ら
かなように、各チャンネルのピッチ同期信号ＰＳ１，Ｐ
Ｓ２は１タイムスロットの幅で発生し、その時分割多重
化の１サイクルは８タイムスロットである。

【００１０】２系列のアダプティブディジタルフィルタ
装置（以下ＡＤＦと略称することがある）２１、２２
は、楽音信号のフィルタリングに適するように構成され
たディジタルフィルタ装置であって、この実施例の仕様
では夫々８チャンネル分の楽音信号のフィルタリングが
可能であり、一方のＡＤＦ２１は第１〜第８チャンネル
の楽音信号のフィルタリングを行い、他方のＡＤＦ２１
は第９〜第１６チャンネルの楽音信号のフィルタリング
を行う。このＡＤＦ２１、２２の内部には、所定の型式
のディジタルフィルタ回路、フィルタパラメータメモ
リ、フィルタパラメータの供給を制御する各種回路、フ
ィルタを施すべき楽音信号のピッチに同期してフィルタ
演算動作を行わせる制御回路、フィルタを施した楽音信
号をそのピッチに同期して出力するピッチ同期出力回
路、など各種機能の回路が含まれており、楽音信号のフ
ィルタリングに適した構成となっている。

【００１１】トーンジェネレータ１８から出力されたデ
ィジタル楽音波形サンプル値データＴＤＸはＡＤＦ２１
及び２２に入力される。また、第１〜第８チャンネルの
ピッチ同期信号ＰＳ１はＡＤＦ２１に入力され、第９〜
第１６チャンネルのピッチ同期信号ＰＳ２はＡＤＦ２２
に入力される。ＡＤＦ２１及び２２では、ピッチ同期信
号ＰＳ１、ＰＳ２が発生した（信号“１”となった）タ
イムスロットに対応するチャンネルのデータＴＤＸを内
部に取り込み、そのチャンネルの１サンプル値データに
関してフィルタ演算を実行する。従って、一方のＡＤＦ
２１では、ピッチ同期信号ＰＳ１に応じて第１〜第８チ
ャンネルの楽音信号のフィルタ演算を行い、他方のＡＤ
Ｆ２２では、ピッチ同期信号ＰＳ２に応じて第９〜第１
６チャンネルの楽音信号のフィルタ演算を行う。こうし
て、ＡＤＦ２１及び２２におけるフィルタ演算の単位時
間（サンプリング周期に同期した信号遅延時間）がフィ
ルタを施すべき楽音信号のピッチに同期したものとな
り、ピッチに応じてフィルタ演算単位時間が変動するこ
とにより移動フォルマント特性のフィルタリングが実現
される。なお、回路の基本的な動作タイミングを制御す
るためにマスタクロックパルスφとシステムシンクロパ
ルスＳＹＮＣがＡＤＦ２１及び２２に与えられる。シス
テムシンクロパルスＳＹＮＣは図２に示すように６４タ
イムスロット周期で発生するパルスであり、ディジタル
楽音信号の時分割多重化の１サイクルに同期している。
また、ＡＤＦ２１及び２２には、フィルタ動作を制御す
るための各種のデータがバス２８を介してマイクロコン
ピュータ１４の制御の下で与えられる。

【００１２】また、このＡＤＦ２１及び２２では、実際
のフィルタ演算動作がフィルタを施すべき楽音信号のピ
ッチに同期して行われるのみならず、フィルタ済みの楽
音波形サンプル値データをそのピッチに同期してサンプ
リングし直し、完全にピッチ同期させた状態で出力する
ようになっている。このフィルタ済みデータをピッチに
同期して再サンプリングするためにもピッチ同期信号Ｐ
Ｓ１、ＰＳ２が利用される。ＡＤＦ２１及び２２出力さ
れた各チャンネルのディジタル楽音波形サンプル値デー
タをアキュムレータ２３で合計し、１６チャンネル分の
サンプル値データを合計した楽音波形サンプル値データ
を求める。アキュムレータ２３の出力データをディジタ
ル／アナログ変換器２４でアナログの楽音信号に変換
し、サウンドシステム２５を介して発音する。

【００１３】この実施例の仕様において、フィルタ係数
の供給は２つのモードで制御される。１つは「スタティ
ックモード」であり、これは楽音の発音期間中はフィル
タ係数を変更しないモードである。もう１つは「ダイナ
ミックモード」であり、これは楽音の発音期間中はフィ
ルタ係数を時間的に変化させるモードであり、フィルタ
リングによる音色の時間的変化が得られる。スタティッ
クモードのためのフィルタ係数は、ＡＤＦ２１及び２２
の内部のフイルタパラメータメモリ内に記憶されてい
る。ダイナミックモードのためのフィルタ係数は、ダイ
ナミック制御用パラメータメモリ２６に記憶されてお
り、これはマイクロコンピュータ１４の制御の下で時間
的に切替えて読み出され、バス２８を介してＡＤＦ２１
及び２２に与えられる。ダイナミック／スタティック選
択スイッチ２７は、フィルタ係数の供給をどちらのモー
ドで制御するかを選択するためのスイッチである。な
お、クロック周波数について一例を示すと、マスタクロ
ックパルスφは約３．２ＭＨｚであり、ピッチ同期信号
ＰＳ１，ＰＳ２の時分割１サイクル（８タイムスロッ
ト）の繰返し周波数は４００ｋＨｚであり、ディジタル
楽音波形サンプル値データＴＤＸの時分割１サイクル
（フィルタにおける１演算サイクル）（６４タイムスロ
ット）の繰返し周波数は５０ｋＨＺである。

【００１４】次に、図１における各回路の詳細例につい
て説明する。 ＜ピッチ同期信号の発生について＞図３はピッチ同期信
号発生回路１９の一例を示すもので、これは一方の系統
（第１〜第８チャンネル）のピッチ同期信号ＰＳ１を発
生する。もう一方のピッチ同期信号ＰＳ２も図３と同一
の構成によって発生される。ピッチ同期信号ＰＳ１は、
Ｐナンバメモリ２９から読み出したＰンバをカウンタ３
０で各チャンネル毎に時分割的にカウントすることに基
づき発生される。Ｐナンバとは、或る基準オクターブに
おける各音名Ｃ〜Ｂに対応する周波数を持つ楽音波形の
１周期中のサンプル点数を示す数である。ピッチ同期信
号ＰＳ１を図２に示すように８チャンネル時分割で発生
するようにする場合、その基本的なサンプリング周波数
（換言すればピッチ同期信号ＰＳ１の分解能）はマスタ
クロックパルスφの１/８の周波数（例えば４００ｋＨ
ｚ）であり、これはどの音名でも共通である。他方、基
本的なサンプリング周波数が共通であるため、各音名の
Ｐナンバは、その音名周波数に対応して夫々異なる値を
示す。基準オクターブにおける或る音名の周波数をｆn
とし、上述の共通のサンプリング周波数（４００ｋＨ
ｚ）をｆcとすると、その音名に対応するＰナンバは次
のようにして定まる。

【００１５】Ｐナンバ＝ｆc÷ｆn …(１) ここで、共通サンプリング周波数ｆcがｆc＝４００ｋＨ
ｚ、音名Ａの周波数ｆnがｆn＝４４０Ｈｚ（つまりＡ４
音）であるとすると、音名ＡのＰナンバは、上記式か
ら、 音名ＡのＰナンバ＝４０００００÷４４０＝９０９ となる。一方、トーンジェネレータ１８内で発生可能な
楽音波形１周期当りの異なるサンプル点振幅値のサンプ
ル点数が６４であるとすると、周波数ｆnの実効サンプ
リング周波数ｆeは、 ｆe＝ｆn×６４ …(２) となり、ｆn＝４４０Ｈｚの場合は、 ｆe＝４４０×６４＝２８１６０Ｈｚ となる。同様にして、或る基準オクターブにおける各音
名のＰナンバと実効サンプリング周波数ｆeを下記表の
ように決定することができる。この場合、基準オクター
ブはＧ４音からＦ＃５音までの１オクターブである。

【００１６】

【表１】

【００１７】図３のカウンタ３０において、ピッチ同期
信号ＰＳ１は、マスタクロックパルスφに基づき確立さ
れる共通サンプリング周波数ｆcをＰナンバに応じて分
周することにより得られる。前述から明らかなように、
Ｐナンバは１周期波形中の共通サンプリング周波数ｆc
の周期数つまりサンプル点数であり、一方、トーンジェ
ネレータ１８で発生可能な楽音波形１周期当りの実効的
なサンプル点数は前述の通り６４である。従って、共通
サンプリング周波数ｆcを分周する分周数を 分周数＝Ｐナンバ÷６４ …(３) とすれば、その分周出力として楽音１周期当り６４個の
パルスを得ることができ、これにより６４個の実効的な
サンプル点をすべて確立することができる。このように
して定まる分周数によって共通サンプリング周波数ｆc
を分周すると、前記(１)、(２)、(３)式より、 ｆc÷分周数＝(ｆn×Ｐナンバ)÷(Ｐナンバ÷64) ＝ｆn×６４＝ｆe …(４) となり、この分周出力によってサンプル点アドレスを変
化させることにより実効サンプリング周波数ｆeを確立
することができる。このようにして確立される実効サン
プリング周波数ｆeは、音名周波数ｆnに調和しており、
ピッチ同期が実現される。カウンタ３０から発生される
各チャンネルのピッチ同期信号ＰＳ１はそのチャンネル
に割当てられた鍵の音名に対応して上記(４)式で示され
るような分周出力信号すなわち実効サンプリング周波数
ｆeを持つ信号である。

【００１８】ところで上記(３)式で定まる分周数は整数
になるとは限らず、小数を含むことが多い。例えば、音
名Ａの場合、 分周数＝９０９÷６４〓１４．２０ である。そこで、カウンタ３０における分周動作は、後
述のように、(３)式で定まる分周数に近い２つの整数で
適宜分周し、その平均的な結果として(３)式で定まる分
周数で分周したのと同じ結果が得られるようにしてい
る。

【００１９】図３において、Ｐナンバメモリ２９は、前
記表１に示すような基準オクターブにおける各音名のＰ
ナンバを予め記憶している。各チャンネルに割当てられ
た鍵のキーコードＫＣがバス２８を介してトーンジェネ
レータ１８に与えられ、該トーンジェネレータ１８の内
部において第１〜第８チャンネルのキーコードＫＣが図
２のＰＳ１のチャンネルタイミングに示すようなタイミ
ングで時分割多重化され、第９〜第１６チャンネルのキ
ーコードＫＣが図２のＰＳ２のチャンネルタイミングに
示すようなタイミングで時分割多重化される。こうして
時分割多重化された第１〜第８チャンネルのキーコード
ＫＣがＰナンバメモリ２９に入力される。Ｐナンバメモ
リ２９は入力された第１〜第８チャンネルのキーコード
ＫＣの音名に対応してＰナンバを時分割的に読み出す。

【００２０】カウンタ３０は、Ｐナンバメモリ２９から
読み出されたＰナンバを入力する加算器３１と、この加
算器３１の出力を「０」入力に入力したセレクタ３２
と、このセレクタ３２の出力を入力した８ステージのシ
フトレジスタ３３と、シフトレジスタ３３の出力の下位
ビット（小数部）をゲートして加算器３１の他の入力に
与えるゲート３４と、シフトレジスタ３３の出力の上位
ビット（整数部）を入力して全ビットが“１”の７ビッ
トから成るオール“１”信号と加算する加算器３５とを
含んでいる。Ｐナンバそれ自体は１２ビットの２進コー
ド化信号であるが、加算器３１の出力は桁上がり信号の
ビットとして１ビット余分に含む１３ビットの信号から
成る。反転キーオンパルス／ＫＯＮＰ（／は反転のバー
記号を示す）と加算器３５のキャリアウト出力ＣＯから
出力された信号がアンド回路３６に入力されており、こ
のアンド回路３６の出力がセレクタ３２の選択制御入力
に加わる。アンド回路３６の出力信号が“０”のときは
加算器３１からセレクタ３２の「０」入力に与えられた
信号が選択され、“１”のときは「１」入力に与えられ
た信号が選択される。セレクタ３２の「１」入力には、
シフトレジスタ３３の出力の下位ビット（小数部）と加
算器３５の出力７ビット（整数部）とから成る１３ビッ
トの信号が与えられる。キーオンパルスＫＯＮＰは鍵の
押し始めで一度だけ“１”となる信号であり、第１〜第
８チャンネルに対応するものが時分割多重化されてい
る。反転キーオンパルス／ＫＯＮＰはこのキーオンパル
スＫＯＮＰを反転した信号である。

【００２１】セレクタ３２、シフトレジスタ３３、加算
器３５の部分は、Ｐナンバに応じて前記(３)式に示すよ
うな分周数を確立し、この分周数の整数部に応じて共通
サンプリング周波数ｆcの分周を行うための回路であ
る。加算器３１は、上記分周数の小数部に応じて前記整
数部の値を調整するためのものである。前記(３)式にお
いて除数６４は「２の６乗」であるため、分周数を求め
るために格別の割算を行うことなく、単にＰナンバの下
位６ビットを小数部として取扱うだけで該Ｐナンバに対
応する分周数を確立することができる。従って、加算器
３１、セレクタ３２及びシフトレジスタ３３の出力信号
１３ビットのうち下位６ビットが小数部の重みであり、
上位７ビットが整数部の重みである。加算器３５におい
てオール“１”信号を加算することは１減算することに
等しい。従って、加算器３５では、事実上、シフトレジ
スタ３３の出力の整数値から１減算することを行う。こ
の加算器３５の減算結果は演算されなかった小数部の６
ビットデータと共にセレクタ３２の「１」入力に戻さ
れ、シフトレジスタ３３を経由して再び加算器３５に入
力される。シフトレジスタ３３はマスタクロックパルス
φによってシフト制御されるため、同じチャンネルの信
号がシフトレジスタ３３から出力される周期はマスタク
ロックパルスφの８倍の周期つまり共通サンプリング周
波数ｆcの周期である。

【００２２】鍵の押し始めにおいて、その鍵が割当てら
れたチャンネルタイミングで反転キーオンパルス／ＫＯ
ＮＰが一度だけ“０”となり、このとき、セレクタ３２
の「０」入力を介して該鍵のＰナンバが選択される。こ
のＰナンバの整数部がシフトレジスタ３３から加算器３
５に与えられ、共通サンプリング周波数ｆcの周期で該
整数部から１が繰返し減算される。整数部の減算結果が
１以上の値のとき、加算器３５のキャリィアウト出力Ｃ
Ｏからは絶えずキャリィアウト信号“１”が出力され、
アンド回路３６の条件が成立するので、セレクタ３２は
「１」入力を選択し続ける。減算の繰返しによってやが
て加算器３５の出力が“０”になったときつまりＰナン
バの整数部の数と同数のｆcの周期が経過したとき、加
算器３５のキャリィアウト信号は出力されず、アンド回
路３６の条件は成立しない。そのとき、セレクタ３２は
「０」入力を選択し、Ｐナンバとシフトレジスタ３３の
出力の下位６ビット（小数部データ）とを加算した加算
器３１の出力を選択する。こうして、小数部の加算によ
って幾分変更された値のＰナンバがシフトレジスタ３３
に与えられ、今度は変更されたＰナンバの整数値から１
減算することが繰返される。なお、ゲート３４は反転キ
ーオンパルス／ＫＯＮＰによって鍵の押し始めでだけ不
能化され、それ以外のときは常時小数部データを加算器
３１に与える。加算器３１におけるＰナンバに対する小
数部データの加算によって実際に分周に使用する分周数
の整数値はＰナンバから求まる分周数の整数値よりも１
大きくなることがある。例えば、音名ＡのＰナンバは９
０９であり、その分周数は１４．２０であるが、最初は
その整数値１４に従って分周を行うが、次は１４．２０
＋０．２０＝１４．４０となり、やがて１５．００とな
りその整数値１５に従って分周を行うことになる。こう
して、Ｐナンバによって求まる分周数の整数値と同じ
か、それよりも１大きい数に従って、共通サンプリング
周波数ｆcの分周が行われ、平均的な結果としてＰナン
バによって求まる分周数に従う分周動作が達成される。
加算器３５のキャリィアウト出力ＣＯの信号がその分周
出力に相当するものであり、これをインバータ３７で反
転した信号がピッチ同期信号ＰＳ１として出力される。

【００２３】理解を深めるために、音名Ａを例にして、
セレクタ３２の出力の変化の一例を示す。変化タイミン
グは共通サンプリング周波数ｆcの周期である。最初は
Ｐナンバ９０９に対応する分周数14.20であり、次にそ
の整数値が１減った13.20であり、以下、12.20、11.2
0、10.20、…2.20、1.20とその整数値が順次１づつ減少
する。ｆcの１４周期目にセレクタ３２の「１」入力に
加わる数値が0.20となり、このときキャリィアウト信号
が“０”となり、ピッチ同期信号ＰＳ１が“１”とな
り、セレクタ３２では「０」入力を選択する。セレクタ
３２の「０」入力にはＰナンバ９０９に対応する分周数
14.20にシフトレジスタ３３から与えられる小数値0.20
を加算した値14.40が与えられている。従って、14.40が
セレクタ３２から出力される。その後セレクタ３２の出
力は13.40、12.40、11.40、…2.40、1.40と順次１づつ
減少してゆき、ｆcの１４周期目にセレクタ３２の
「１」入力に加わる数値が0.40となると共に、加算器３
５のキャリィアウト信号が“０”となり、ピッチ同期信
号ＰＳ１が発生される。このとき加算器３１の出力は1
4.20＋0.40＝14.60であり、これがセレクタ３２の
「０」入力を介してシフトレジスタ３３に与えられる。
こうして、音名Ａの場合は１４又は１５を分周数として
分周が行われ、共通サンプリング周波数ｆc（例えば400
ｋＨｚ）の１４又は１５サイクル毎にピッチ同期信号Ｐ
Ｓ１が“１”となる。もう一方の第９〜第１６チャンネ
ルに対応するピッチ同期信号ＰＳ２も上述と同様にして
発生される。

【００２４】＜トーンジェネレータの説明＞トーンジェ
ネレータ１８においては上述のようにして発生した各チ
ャンネルのピッチ同期信号ＰＳ１、ＰＳ２を利用して、
発生すべき楽音のピッチに同期したサンプリングタイミ
ングに従って該楽音信号を発生するようにすることがで
きる。勿論、これに限らず、ピッチに同期していないサ
ンプリングタイミングに従って楽音信号を発生するよう
にすることも可能である。発生すべき楽音のサンプル点
アドレス（瞬時位相角）を指定するアドレスデータは、
各チャンネルのピッチ同期信号ＰＳ１、ＰＳ２をチャン
ネル別に夫々独立にカウントすることにより発生するこ
とができる。ただし、ピッチ同期信号ＰＳ１、ＰＳ２は
前述の基準オクターブ（Ｇ４〜Ｆ＃５音）のピッチに対
応しているので、上記アドレスデータを発生する場合
は、発生すべき楽音のオクターブ音域に応じて上記ピッ
チ同期信号ＰＳ１、ＰＳ２のカウントの際のカウントレ
ートを切換える必要がある。例えば、Ｇ３〜Ｆ＃４のオ
クターブの楽音を発生する場合は、ピッチ同期信号ＰＳ
１、ＰＳ２が発生する毎に０．５をカウントし、Ｇ４〜
Ｆ＃５のオクターブの楽音を発生する場合は、ピッチ同
期信号ＰＳ１、ＰＳ２が発生する毎に１をカウントし、
Ｇ５〜Ｆ＃６のオクターブの楽音を発生する場合は、ピ
ッチ同期信号ＰＳ１、ＰＳ２が発生する毎に２をカウン
トする。こうして、発生すべき楽音のピッチ及びオクタ
ーブに同期して変化するアドレスデータを各チャンネル
毎に発生し、このアドレスデータに基づきディジタル楽
音信号を発生する。

【００２５】トーンジェネレータ１８における楽音信号
発生方式はどのようなものを用いてもよい。例えば、上
記アドレスデータに応じて波形メモリに記憶した楽音波
形サンプル値データを順次読み出す方式（メモリ読出し
方式）、あるいは上記アドレスデータを位相角パラメー
タデータとして所定の周波数変調演算を実行して楽音波
形サンプル値データを求める方式（ＦＭ方式）、あるい
は上記アドレスデータを位相角パラメータデータとして
所定の振幅変調演算を実行して楽音波形サンプル値デー
タを求める方式（ＡＭ方式）、など公知のどのような方
式を用いてもよい。また、メモリ読出し方式を採用する
場合、波形メモリに記憶する楽音波形は１周期波形のみ
であってもよいが、複数周期波形である方が音質の向上
が図れるので好ましい。複数周期波形を波形メモリに記
憶しこれを読み出す方式は、例えば特開昭５２ー１２１
３１３号に示されたように発音開始から終了までの全波
形を記憶しこれを１回読み出す方式、あるいは特開昭５
８ー１４２３９６号に示されたようにアタック部の複数
周期波形と持続部の１又は複数周期波形を記憶し、アタ
ック部の波形を１回読み出した後持続部の波形を繰返し
読み出す方式、あるいは特開昭６０ー１４７７９３号に
示されたように離散的にサンプリングした複数の波形を
記憶し、読み出すべき波形を時間的に順次切換えて指定
し、指定された波形を繰返し読み出す方式、など種々の
方式が公知であり、これらを適宜採用してよい。

【００２６】〈アダプティブディジタルフィルタの予備
的説明〉ディジタルフィルタの演算型式としては、基本
的には有限インパルス応答（ＦＩＲ）フィルタと無限イ
ンパルス応答（ＩＩＲ）フィルタとがあるが、この実施
例のアダプティブディジタルフィルタ装置２１、２２に
おいてはＦＩＲフィルタを採用している。まずＦＩＲフ
ィルタに関連する一般的説明を行う。 （ａ）ＦＩＲフィルタの基本回路構成 第５図はＦＩＲフィルタの基本回路構成図であり、ｘ
(ｎ)は任意のｎ番目のサンプル点のディジタル楽音波形
サンプル値データであり、該ＦＩＲフィルタの入力信号
である。ここで、

【数１】 は単位時間遅れ要素であり、１サンプリング周期の時間
遅れを設定するものである。従って、ｘ(ｎ−1)はｎ−1
番目のサンプル点のディジタル楽音波形サンプル値デー
タであり、ｘ(ｎ−Ｎ＋１)はｎ−Ｎ＋１番目のサンプル
点のディジタル楽音波形サンプル値データである。Ｎは
インパルス応答の持続時間であり、該ＦＩＲフィルタの
次数に相当する。ｈ(０)〜ｈ(Ｎ−１)はＮ次のフィルタ
係数である。このフィルタ係数が入力された三角形のブ
ロックは乗算要素であり、遅延要素で遅延された各サン
プル点のデータｘ(ｎ)〜ｘ(ｎ−Ｎ＋１)に対して夫々に
対応するフィルタ係数ｈ(０)〜ｈ(Ｎ−１)を乗算する。
乗算出力が入力された＋記号を付したブロックは加算要
素であり、各乗算出力を加算合計し、出力信号ｙ(ｎ)を
得る。このようなＦＩＲフィルタのインパルス応答｛ｈ
(ｎ)}のｚ変換すなわち伝達関数は、下記(５)式のよう
に、

【数２】 と表わされる。

【００２７】（ｂ）ＦＩＲフィルタの直線位相特性 このようなＦＩＲフィルタの１つの特徴は、位相特性を
直線位相とすることができることである。直線位相とす
ると、フィルタの入出力波形間においてその位相が完全
に直線特性で対応し、出力波形に歪みが生じない。従っ
て、楽音、音声、オーディオ等の信号のフィルタ処理に
好適である。直線位相のＦＩＲフィルタにおいては、位
相特性が角周波数ωの関数として θ(ω)＝−αω …(６) となることが要求される。ここでαは位相遅れといわれ
る定数である。また、上記のような直線位相特性をもつ
ＦＩＲフィルタの必要十分条件は、下記(８)式のように
そのインパルス応答が対称性をもち、下記(７)式のよう
に位相遅れαが持続時間（フィルタの次数）Ｎによって
一意的に規定されることである。 α＝（Ｎ−１）／２ …(７) ｈ(ｎ)＝ｈ(Ｎ−１−ｎ) …(８) ただし０≦ｎ≦Ｎ−１

【００２８】（ｃ）フィルタ係数の対称性 上記(８)式のようにインパルス応答が対称性をもつとい
うことは、フィルタ係数ｈ(０)〜ｈ(Ｎ−１)が対称性を
持つことを意味する。すなわち、フィルタ係数を対称特
性で設定することにより、前述の直線位相特性を実現す
ることができるのである。インパルス応答が対称性の一
例を図示すると、次数Ｎが奇数の場合は図５のようであ
り、Ｎが偶数の場合は図６のようである。図から明らか
なように、ｎ＝(Ｎ−１)／２を中心とする対称特性を示
す。Ｎが奇数の場合は、(Ｎ−１)／２次が中心となり、
その両側のインパルス応答が対称となる。Ｎが偶数の場
合は、(Ｎ−２)／２次とＮ／２の中間が中心となり、そ
の両側のインパルス応答が対称となる。対称位置にある
次数同士はフィルタ係数が同じ値であるため、全ての次
数Ｎのフィルタ係数を準備する必要はなく、その半分で
よい。詳しくは、Ｎが奇数の場合は、０次から(Ｎ−１)
／２次までの{(Ｎ−１)／２}＋１個のフィルタ係数を準
備すればよく、{(Ｎ−１)／２}＋１次からＮ−１次まで
のフィルタ係数は０次から{(Ｎ−１)／２}−１次までの
対称位置にあるフィルタ係数を利用すればよい。すなわ
ち０次とＮ−１次とでは同じフィルタ係数を使用し、１
次とＮ−２次とでも同じフィルタ係数を使用する。ま
た、Ｎが偶数の場合は、０次から(Ｎ−２)／２次までの
Ｎ／２個のフィルタ係数を準備すればよく、Ｎ／２次か
らＮ−１次までのフィルタ係数は０次から(Ｎ−２)／２
次までの対称位置にあるフィルタ係数を利用すればよ
い。

【００２９】（ｄ）直線位相ＦＩＲフィルタの周波数応
答 図５、図６のようにインパルス応答が対称性を示す直線
位相ＦＩＲフィルタの周波数応答

【数３】 の特性を例示すると図７、図８のようである。Ｎが奇数
の場合は図７のようにω＝π（ここでπはサンプリング
周波数ｆsの１／２に対応している）のときのレベルが
０に固定されず、任意に設定できる。Ｎが偶数の場合は
図８のようにω＝πのときのレベルが必らず０になる。
ここから明らかなように、次数Ｎが奇数の場合は、フィ
ルタ係数の設定によってハイパスフィルタ特性を実現す
ることが可能であるが、Ｎが偶数の場合はハイパスフィ
ルタ特性を実現することが不可能である。しかし、Ｎが
偶数の方がフィルタ設計がし易く、ローパスフィルタや
バンドパスフィルタの設計には適している。そこで、実
現しようとするフィルタ特性に応じてフィルタの次数Ｎ
の偶奇を切替えるようにすることが好ましく、この実施
例のアダプティブディジタルフィルタ装置２１、２２に
おいてはそのような次数Ｎの偶奇切替えを行うことがで
きるような仕様となっている。すなわちバンドパスフィ
ルタやローパスフィルタの特性のフィルタリングを行う
場合は次数Ｎを偶数に設定し、ハイパスフィルタ特性の
フィルタリングを行う場合は次数Ｎを奇数に設定する。

【００３０】（ｅ）ＦＩＲフィルタのその他の特徴 ＦＩＲフィルタのその他の特徴としては、フィードバッ
クループがないため、安定性がよいという特徴がある。
すなわち、ＩＩＲフィルタのようにフィードバックルー
プがある場合は発振等の問題が起るが、ＦＩＲフィルタ
では発振等の問題が生じず、設計も容易である。また、
フィルタ特性を時間的に変化させる場合においてもＦＩ
Ｒフィルタは有利である。この場合、通常は、時間的に
異なるフィルタ特性の各々に対応してフィルタ係数の組
を夫々準備しなければならないが、そうするとフィルタ
特性の時変動を細かくするには多数のフィルタ係数の組
が必要とされる。この問題点を解決するために、時間的
にある程度離れた２組のフィルタ係数を準備し、その２
組のフィルタ係数の間で補間を行うことによりその間の
時間経過に伴ってフィルタ係数の組を密に発生させ、こ
うして補間によって発生したフィルタ係数によって時間
的に変動するフィルタ特性を設定することが考えられ
る。このようにフィルタ係数の補間を実時間で行いなが
ら時変動フィルタ特性を実現する場合、ＦＩＲフィルタ
のように安定性のよいものは、不安定性を考慮してフィ
ルタ係数を工夫する必要がないので、非常に有利であ
る。また、ディジタルフィルタにおける信号の語長は有
限であるため、制限された語長内に信号データを必然的
に丸めなければない。このような丸めがノイズとなるの
であるが、ＦＩＲフィルタではフィードバックループが
ないため、丸めによる誤差が累積されることがないの
で、ノイズ対策上有利である。なお、上述したようなＦ
ＩＲフィルタの諸特性については、例えば書籍「Theory
and Application of Digital Signal Processing」（著
者：Lawrence，R．Rabiner；Bernard，Gold、発行社：P
rentice-Hall Inc）に詳しく記載されている。

【００３１】次に、この実施例におけるアダプティブデ
ィジタルフィルタ装置２１及び２２におけるいくつかの
特徴について予め簡単に説明する。 （ｆ）フィルタ係数の求め方 フィルタ係数は実際の楽音を分析することにより求めら
れる。フィルタ係数を求めるための手順の一例を図９を
参照して説明すると、まず、異なる音色を示す２種類の
楽音波形（原楽音波形）を自然楽器音からサンプリング
することにより準備する。例えば、原楽音波形１は強い
鍵タッチで演奏されたピアノ音の波形であり、原楽音波
形２は弱い鍵タッチで演奏されたピアノ音の波形であ
る。次に、高速フーリエ変換を行い、原楽音波形１、２
のフーリエ成分を分析し、これに基づき両波形１、２の
スペクトル特性を求める。次に、波形１、２のスペクト
ル特性の差を求める。次に、差のスペクトル特性を量子
化し、これに基づきフィルタ係数を求める処理を行う。
最後に求めたフィルタ係数をメモリに記憶する。フィル
タ特性の時変動を実現するするフィルタ係数はダイナミ
ック制御用パラメータメモリ２６（図１）に記憶し、時
間的に変化しない定常的なフィルタ特性を実現するフィ
ルタ係数はＡＤＦ２２及び２２（図１）内にパラメータ
メモリに記憶する。

【００３２】なお、上述で２波形の差のスペクトル特性
に基づきフィルタ係数を求める理由は、トーンジェネレ
ータ１８（図１）で一方の原楽音波形（例えば強い鍵タ
ッチに対応する波形）に相当する楽音信号を発生し、こ
れに対して差のスペクトル特性に従うフィルタリングを
施すことにより他方の原楽音波形（例えば弱いタッチに
対応する波形）に相当する楽音信号を得るようにするた
めである。鍵タッチに応じたフィルタリングを行う場
合、全ての鍵タッチ強度の段階に対応してフィルタ係数
の組を準備しておかずに、いくつかの段階に対応するフ
ィルタ係数の組だけを準備しておき、準備されていない
鍵タッチ強度に対応するフィルタ係数は上述と同様の補
間によって求めるようにしてもよい。勿論、鍵タッチに
対応するフィルタ係数のみならず、音高（又は音域）あ
るいは音色種類あるいはその他種々のファクタに対応す
るフィルタ係数を上述と同様の手法によって準備する。

【００３３】（ｇ）ピッチに同期したフィルタ演算 ＡＤＦ２１及び２２（図１）における各サンプル点毎の
フィルタ演算タイミングはピッチ同期信号ＰＳ１及びＰ
Ｓ２によって設定される。このことは、フィルタ演算に
おける単位時間遅れ（図４参照）がピッチ同期信号ＰＳ
１，ＰＳ２によって設定されることを意味する。すなわ
ち、フィルタ演算におけるサンプリング周波数ｆsはピ
ッチ同期信号ＰＳ１，ＰＳ２によって設定される。具体
的には各音名Ｇ〜Ｆ＃に対応するピッチ同期信号ＰＳ
１，ＰＳ２の周波数は前出の表１に示した実効サンプリ
ング周波数ｆeと同じであるから、ＡＤＦ２１及び２２
におけるフィルタ演算のサンプリング周波数ｆsは、入
力された楽音信号の音名に応じて同表に示すように異な
るものとなる。フィルタ演算におけるサンプリング周波
数ｆsは、図７及び図８に示すような周波数応答特性に
おけるω＝２πに該当する。ここから明らかなように、
音名に応じてサンプリング周波数ｆsが変化すると、周
波数応答特性におけるω＝２πに対応する周波数もそれ
に応じて変化することになり、得られるフィルタ特性は
移動フォルマント特性となる。このような移動フォルマ
ント特性は楽音信号の音色制御に非常に適したものであ
る。これに対してフィルタ演算におけるサンプリング周
波数が入力信号のピッチに無関係に一定である場合は、
得られるフィルタ特性は固定フォルマントとなる。

【００３４】（ｈ）ピッチ同期／非同期の切替 上述のように移動フォルマントのフィルタは楽音の音色
制御に適しているが、得ようとする音色又は効果によっ
ては固定フォルマントのフィルタの方が望ましい場合が
ある。また、ピッチベント操作子１３（図１）を操作し
て発生音のピッチを大きくスライドさせる場合も固定フ
ォルマントのフィルタの方が好ましい。そのために、こ
の実施例のＡＤＦ２１及び２２では、フィルタ演算をピ
ッチ同期で行うか非同期で行うかの切替えができるよう
な仕様となっている。また、このようなピッチ同期／非
同期の切替えは全チャンネル一様ではなく、各チャンネ
ル別に独立にピッチ同期又は非同期の指定を行うことが
できるようになっている。因みに、ピッチベント操作時
には固定フォルマントのフィルタの方が好ましい理由
は、次の通りである。ピッチベント操作子１３によるピ
ッチ制御は、僅かなピッチずれ制御のみならず、数音程
にわたる大きなピッチスライド制御も可能であり、その
場合前出の表１に示す音名Ｇ〜Ｆ＃のオクターブの境界
を横切ってピッチ制御が施されることがある。そのと
き、ピッチに同期したフィルタ演算を行っているとサン
プリング周波数ｆsが急激に変動し、それに伴ないカッ
トオフ周波数も急激に変動し（移動フォルマントである
ため）、不自然な音色変化をもたらす。例えば、ピッチ
ベント操作によって発音中の楽音がＦ＃５音からＧ５音
にスライドしたとすると、サンプリング周波数が４７.3
59ｋＨｚから２５.088ｋＨｚに急激に変動し（前記表１
参照）移動フォルマントの場合は、その差と同じ分だけ
カット周波数も急激に変動する。このような不都合を防
ぐには、ピッチベント操作時は移動フォルマント（ピッ
チに同期したフィルタ演算）とせずに、固定フォルマン
ト（ピッチに非同期のフィルタ演算）とするのがよい。
ピッチ非同期のフィルタ演算の場合、ＡＤＦ２１及び２
２におけるフィルタ演算のサンプリング周波数は第３図
の例では５０ｋＨｚである。

【００３５】（ｉ）ダイナミック／スタティックに応じ
たフィルタ次数の切替 前述の通り、ダイナミックモードにおいては、発音時に
実時間で、マイクロコンピュータ１４の制御の下でダイ
ナミック制御用パラメータメモリ２６（図１）からダイ
ナミック制御用パラメータデータを読み出し、これをＡ
ＤＦ２１、２２の内部に転送しなければならない。その
ため、データ転送時間に制限があり、フィルタ係数の次
数が多いと、制限された時間内に全次数のフィルタ係数
パラメータデータを転送できないおそれがある。従っ
て、ダイナミックモードにおけるフィルタ次数は実時間
のデータ転送時間に見合った制限された次数としなけれ
ばならない。他方、スタティックモードの場合は発音中
にフィルタ係数を変化させる必要がないためそのような
問題はない。また、フィルタ次数が多いほど細かなフィ
ルタ特性を実現することができるので好ましい。従っ
て、スタティックモードにおいてはフィルタ次数を十分
に多くするようにしている。以上のような理由で、この
実施例の仕様では、ダイナミックモードかスタティック
モードかに応じてフィルタ次数を切換えるようにしてい
る。例えば、スタティックモードのときのフィルタ次数
を３２次（但しこれは偶数次特性の場合であって、奇数
次特性の場合は３１次）とし、ダイナミックモードのと
きのフィルタ次数をその半分の１６次（奇数次特性の場
合は１５次）としている。

【００３６】（ｊ）フィルタ係数の重みづけ制御 １つのフィルタ係数の２進ディジタルデータ形式は、１
２ビットのフィルタ係数データ部と、３ビットの重みづ
けデータ部とからなる。３ビットの重みづけデータ部
は、０、＋１、＋２、＋３、＋４、及び＋５ビットの６
通りのシフト量のうち１つを指示するものであり、この
シフト量に応じてフィルタ係数データ部がシフトされ、
その重みづけがなされる。１２ビットのフィルタ係数デ
ータ部を最大で５ビットシフトし得る重みづけ制御を行
うことにより、フィルタ係数のダイナミックレンジが実
質的に１７ビットに拡大される。このような重みづけ制
御によって、十分なダイナミックレンジを確保しつつ、
メモリに記憶しておくフィルタ係数のビット数は少なく
て済むので、フィルタ係数メモリの容量の節約に役立
つ。

【００３７】＜アダプティブディジタルフィルタの全体
説明＞図１０は第１〜第８チャンネルに対応するアダプ
ティブディジタルフィルタ装置（ＡＤＦ）２１の内部構
成例を略示するブロック図であり、もう一方のＡＤＦ２
２も全く同様に構成することができる。入力インターフ
ェース３８はトーンジェネレータ１８（図１）からピッ
チ同期信号ＰＳ１を受入れて、各チャンネルのピッチ同
期信号ＰＳ１をＡＤＦ２１内部の演算タイミングに適合
させた状態に整形するものであり、その詳細例は図１１
に示されている。タイミング信号発生回路３９は、ＡＤ
Ｆ２１内部の各種の動作を制御するタイミング信号を発
生すると共に、入力インターフェース３８から与えられ
る各チャンネルのピッチ同期信号に対応する信号に基づ
きフィルタ演算動作に必要な種々の演算タイミング信号
を発生するものであり、その詳細例は図１２に示されて
いる。後述するように、各チャンネルのフィルタ演算は
時分割的に行われるため、このタイミング信号発生回路
３９から適切なタイミングで各チャンネルのフィルタ演
算動作制御用のタイミング信号を与えてやるようになっ
ている。

【００３８】ステートメモリ４０、４２及び乗算器及び
アキュムレータ部４１、４３は、ＦＩＲフィルタのフィ
ルタ演算を実行するディジタルフィルタ回路である。ス
テートメモリ４０と乗算器及びアキュムレータ部４１か
らなるディジタルフィルタ回路（これをＡ系列のディジ
タルフィルタ回路という）は第１乃至第４チャンネル
（Ｃｈ１〜Ｃｈ４）のフィルタ演算を行うものでステー
トメモリ４２と乗算器及びアキュムレータ部４３からな
るディジタルフィルタ回路（これをＢ系列のディジタル
フィルタ回路という）は第５乃至第８チャンネル（Ｃｈ
５〜Ｃｈ８）のフィルタ演算を行うものである。各系列
Ａ，Ｂのディジタルフィルタ回路では、夫々４チャンネ
ル分のフィルタ演算を時分割的に行うようになってい
る。第１〜第８チャンネルのフィルタ演算を２系列Ａ，
Ｂに分けて行うようにした理由は、回路設計上の理由に
よる。ステートメモリ４０、４２はトーンジェネレータ
１８（図１）から与えられたディジタル楽音信号サンプ
ル値データＴＤＸをピッチ同期信号ＰＳ１に同期して取
込み、所定のフィルタ次数に対応する段数だけ該ピッチ
同期信号ＰＳ１に対応するタイミングで遅延するもので
あり、図４のＦＩＲフィルタ基本回路における単位遅延
要素

【数４】 の集合に対応する。乗算器及びアキュムレータ部４１、
４３は、ステートメモリ４０、４２で遅延されたディジ
タル楽音信号サンプル値データに対してその遅延次数に
対応する次数のフィルタ係数を乗算し、各次数の乗算結
果を累算合計するものであり、図４のＦＩＲフィルタ基
本回路における乗算要素及び加算要素に対応する。Ａ系
列のステートメモリ４０と乗算器及びアキュムレータ部
４１の詳細例は第１４図に示されており、Ｂ系列のもの
もこれと同様に構成することができる。

【００３９】マイコンインタフェース４４はマイクロコ
ンピュータ１４（図１）の制御の下でデータ及びアドレ
スバス２８を介して与えられる各種データを受入れ、Ａ
ＤＦ２１内の各回路に供給するものである。このインタ
フェース４４を介して受入れられるデータの種類は次の
通りである。 キーコードＫＣ： 各チャンネルに割当てられた鍵を示
す。 キーオンパルスＫＯＮＰ： 各チャンネルに割当てられ
た鍵の押し始めで一度だけ信号“１”となる。 タッチコードＴＣＨ： 各チャンネルに割当てられた鍵
の押圧時のタッチの強さを示す。 音色コードＶＮ： 各チャンネルに割当てられた鍵に対
して選択されている音色種類（ボイス）を示す。 上記ＫＣ、ＫＯＮＰ、ＴＣＨ、ＶＮは、所定の時分割タ
イミングに従って各チャンネルのものが時分割多重化さ
れた状態でインタフェース４４から出力され、パラメー
タプロセシングユニット（ＰＰＵということがある）４
５に与えられる。

【００４０】ピッチ同期／非同期指定信号ＰＡＳＹ：
このＡＤＦ２１におけるディジタルフィルタ演算をピッ
チ同期で行うか非同期で行うかの指定を行う信号であ
る。この信号ＰＡＳＹも各チャンネル毎に時分割で与え
られるようにすることができ、フィルタ演算のピッチ同
期／非同期制御を各チャンネル毎に独立に行うことがで
きる。この信号ＰＡＳＹは、選択された音色種類、ある
いはピッチベント操作子１３（図１）の操作内容、ある
いは専用又は適宜の操作子の操作状態、等に応じて発生
され、バス２８を介してインタフェース４４に与えられ
る。インタフェース４４から出力されたピッチ同期／非
同期指定信号ＰＡＳＹは入力インタフェース３８に与え
られ、ピッチ同期信号ＰＳ１に応じた信号の発生を該入
力インタフェース38が行うべきか否かの制御を行うため
に使用される。 ダイナミック用フィルタパラメータＤＰＲ： マイクロ
コンピュータ１４の制御の下でダイナミック制御用パラ
メータメモリ２６（図１）から読み出されたフィルタパ
ラメータ（フィルタ係数）である。前述の通り、このダ
イナミックモード用フィルタパラメータＤＰＲの内容は
発音中の時間経過に伴って変化する。このダイナミック
モード用フィルタパラメータＤＰＲのデータ形式も前述
と同様に、１２ビットのフィルタ係数データ部と３ビッ
トの重みづけデータ部とから成り、更に、次数の偶奇を
識別するデータを含む。また、前述の通り、このダイナ
ミックモード用フィルタパラメータＤＰＲの一組の次数
は１６次（又は１５次）である。更に、前述から明らか
なように、直線位相特性におけるフィルタ係数の対称性
により、実際に準備する一組のダイナミックモード用フ
ィルタパラメータＤＰＲは８次分だけでよい。

【００４１】ダイナミック／スタティック選択信号Ｄ
Ｓ： ダイナミック／スタティック選択スイッチ２７
（図１）の操作に応じて発生される信号であり、フィル
タ演算を前述のダイナミックモードで行うかスタティッ
クモードで行うかを指示する。上記ＤＰＲ、ＤＳはイン
タフェース４４からパラメータセレクタ４６に与えられ
る。パラメータメモリ４７は、スタティックモードのた
めのフィルタパラメータ（フィルタ係数）を記憶したも
のである。パラメータプロセシングユニット４５は、上
記パラメータメモリ４７からスタティックモード用のフ
ィルタパラメータを読み出す働きをする。すなわち、キ
ーオンパルスＫＯＮＰが与えられたとき、音色コードＶ
Ｎ、タッチコードＴＣＨ、キーコードＫＣの内容に基づ
き読み出すべきパラメータメモリ４７のアドレスを計算
し、このアドレスに記憶されているフィルタパラメータ
を該メモリ４７から読み出す。読み出されたスタティッ
クモード用フィルタパラメータＳＰＲはパラメータセレ
クタ４６に与えられる。このスタティックモード用フィ
ルタパラメータＳＰＲのデータ形式も前述のＤＰＲと同
様である。また、前述の通り、スタティックモード用フ
ィルタパラメータＳＰＲの一組の次数は３２次（又は３
１次）である。更に、前述から明らかなように、直線位
相特性におけるフィルタ係数の対称性により、実際に準
備する一組のスタティックモード用フィルタパラメータ
ＳＰＲは１６次分だけでよい。

【００４２】パラメータセレクタ４６は、ダイナミック
／スタティック選択信号ＤＳの内容に応じてダイナミッ
クモード用又はスタティックモード用のフィルタパラメ
ータＤＰＲ、ＳＰＲの一方を選択する。選択されたパラ
メータはＡ系列及びＢ系列のパラメータ供給回路４８、
４９に入力される。Ａ系列のパラメータ供給回路４８で
は第１〜第４チャンネルのフィルタパラメータＤＰＲ又
はＳＰＲを受け入れ、これを記憶し、フィルタ演算タイ
ミングに同期してステートメモリ４０及び乗算器及びア
キュムレータ部４１に供給する。Ｂ系列のパラメータ供
給回路４９では第５〜第８チャンネルのフィルタパラメ
ータに関して同様のことを行う。スタティックモード用
のフィルタパラメータＳＰＲは、鍵押圧当初に一度だけ
パラメータメモリ４７から読み出されて、以後はパラメ
ータ供給回路４８、４９に記憶される。従って、スタテ
ィックモードにおいては発音期間中はフィルタ係数が変
化せず、一定のフィルタ特性を維持する。他方、ダイナ
ミックモード用のフィルタパラメータＤＰＲは、新しい
内容のパラメータがマイコンインタフェース４４を介し
て与えられるまでパラメータ供給回路４８、４９で記憶
され、その記憶内容はパラメータＤＰＲの内容が時間的
に変化する毎に書替えられる。

【００４３】パラメータ供給回路４８、４９から出力さ
れるフィルタパラメータのうち次数の偶奇を識別する偶
奇識別データＥＯＡ１〜ＥＯＡ４，ＥＯＢ１〜ＥＯＢ４
はステートメモリ４０、４２に与えられ、フィルタ係数
データ部ＣＯＥＡ、ＣＯＥＢ及び重みづけデータ部ＷＥ
ＩＡ、ＷＥＩＢは乗算器及びアキュームレータ部４１、
４３に与えられる。なお、図中の符号において末尾のＡ
又はＢはＡ系列とＢ系列の区別を表わす。データＥＯＡ
１〜ＥＯＡ４，ＥＯＢ１〜ＥＯＢ４は各チャンネルのも
のが並列的に与えられるが、データＣＯＥＡ，ＣＯＥ
Ｂ，ＷＥＩＡ，ＷＥＩＢは各チャンネルのものが時分割
的に与えられる。パラメータプロセシングユニット４
５、パラメータセレクタ４６、パラメータメモリ４７、
パラメータ供給回路４８、４９の詳細例は図１４に示さ
れている。

【００４４】ピッチ同期出力回路５０は、乗算器及びア
キュムレータ部４１，４３から出力された各チャンネル
のフィルタ済みの楽音信号サンプル値データを入力し、
これらを各々のピッチに同期したタイミングでサンプリ
ングし直す回路である。ここでサンプリング制御に用い
る信号は、入力インタフェース３８から与えられる。ピ
ッチ同期信号ＰＳ１Ｄであり、これは各チャンネルのピ
ッチ同期信号ＰＳ１を所定時間遅延したものである。ピ
ッチに同期した再サンプリングのために、遅延したピッ
チ同期信号ＰＳ１Ｄを用いる理由は、前段でのディジタ
ルフィルタ演算における各チャンネルの楽音信号の時間
遅れに合わせるためである。このようにディジタルフィ
ルタ出力信号をそのピッチに同期して再サンプリングす
る処理は、サンプリング周波数を楽音ピッチに調和させ
るので、折返しノイズの問題を解決する。ピッチに同期
してディジタルフィルタ演算を行う場合は、ディジタル
フィルタ出力信号はピッチに同期したサンプリング周期
を持つのでピッチ同期出力回路５０を特に設けなかった
としてもピッチ同期を実現することができるが、ピッチ
に非同期でディジタルフィルタ演算を行う場合はピッチ
同期を実現するためにはピッチ同期出力回路５０が必要
である。ピッチ同期出力回路５０の詳細例は図１５に示
されている。

【００４５】次にアダプティブディジタルフィルタ装置
２１の各部の詳細例について説明する。なお、各図にお
いてブロック中に「１Ｄ」、「８Ｄ」等の数字と文字Ｄ
が伴記された回路は、遅延回路若しくはシフトレジスタ
であり、前の数字は遅延段数若しくはステージ数を示
す。また、この遅延回路又はシフトレジスタブロックに
おいて、遅延制御クロックパルス又はシフト制御クロッ
クパルスが入力されることが図示されていないものは、
マスタクロックパルスφ（図２参照）によって遅延又は
シフト制御がなされる。

【００４６】＜入力インタフェース３８：図１１＞図１
１において、ピッチ同期信号ＰＳ１はオア回路５１、５
２を介してシフトレジスタ５３に入力される。図２に示
すようにこのピッチ同期信号ＰＳ１は８タイムスロット
を１サイクルとして８チャンネル分が時分割多重化され
ており、或るチャンネルに割当てられた鍵のピッチに同
期する周期でそのチャンネルに対応する１タイムスロッ
トに信号“１”が生じる。シフトレジスタ５３の出力は
アンド回路５４、オア回路５２を介して入力側に戻さ
れ、８チャンネル分のピッチ同期信号ＰＳ１が８ステー
ジのシフトレジスタ５３内で循環保持される。各チャン
ネルに対応する８個のラッチ回路５５が並列的に設けら
れており、シフトレジスタ５３から出力されるピッチ同
期信号がそのデータ入力Ｄに並列的に入力される。各ラ
ッチ回路５５のラッチ制御入力Ｌには各チャンネルに対
応するラッチタイミング信号φＦＳ１(２５)，φＦＳ２
（２９），…φＦＳ８（５６）が夫々入力去れる。φＦ
Ｓの次に記された数字はチャンネル番号を示し、その次
のかっこ内の数字は１演算サイクル（図２に示す６４タ
イムスロット）中のタイムスロット番号を示し、そのタ
イムスロット番号に対応するタイムスロットにおいて該
ラッチタイミング信号が信号“１”となる。例えば、信
号φＦＳ１（２５）はタイムスロット２５で信号“１”
となり、これは第１チャンネルに対応している。図２を
参照すると明らかなようにタイムスロット２５はピッチ
同期信号ＰＳ１における第１チャンネルの時分割タイミ
ングに対応している。従って、この信号φＦＳ１（２
５）によってラッチ制御されるラッチ回路５５の部分に
はチャンネル１のピッチ同期信号ＰＳ１の内容（ピッチ
に同期したタイミングでは信号“１”、それ以外のタイ
ミングでは信号“０”）がラッチされる。他のチャンネ
ル２〜８も同様であり、各チャンネルのピッチ同期信号
が所定のタイミングでラッチ回路５５に夫々並列的にラ
ッチされる。

【００４７】なお、各チャンネルに対応するラッチタイ
ミング信号φＦＳ１（２５）〜φＦＳ８（５６）は図１
２ものデコーダ５６から発生される。デコーダ５６はカ
ウンタ５７の出力をデコードして様々な種類のタイミン
グ信号を発生する。カウンタ５７はマスタクロックパル
スφをカウントするモジュロ６４のカウンタであり、シ
ステムシンクロパルスＳＹＮＣ（図２）によって定期的
にリセットされる。各チャンネル１〜８に対応するラッ
チタイミング信号φＦＳ１（２５）〜φＦＳ８（５６）
がどのタイムスロットで発生するかは図１２の表示から
明らかであろう。図１１に戻り、各タイミング信号φＦ
Ｓ１(２５)〜φＦＳ８(５６)はノア回路５８で多重化さ
れかつ反転される。ノア回路５８の出力はアンド回路５
４に入力される。これにより、ラッチ回路５５への取り
込みが行われたチャンネルに関するシフトレジスタ５３
の記憶がクリアされる。

【００４８】一方、ピッチ同期信号ＰＳ１が“１”とな
ったチャンネルに対応してラッチ回路５５にラッチされ
た信号“１”は、次のサイクルでそれに対応するラッチ
タイミング信号φＦＳ１(２５)〜φＦＳ８(５６)が発生
するまで保持される。こうして、ラッチ回路５５には、
ピッチ同期信号ＰＳ１が“１”となったチャンネルに対
応して６４タイムスロット分の時間だけ信号“１”が保
持される。各チャンネルに対応するラッチ回路５５の出
力はフィルタ演算要求信号φＦ１〜φＦ８として図１２
のタイミング信号発生回路３９に与えられる。後述する
ように、このフィルタ演算要求信号φＦ１〜φＦ８が
“１”になったとき１サンプル点分のフィルタ演算が実
行される。ピッチ同期信号ＰＳ１が発生したときのみフ
ィルタ演算要求信号φＦ１〜φＦ８が“１”となるの
で、結局、フィルタを施すべき楽音信号のピッチに同期
したディジタルフィルタ演算が行われることになる。例
えば、図１６に示すように、タイムスロット９のときに
ピッチ同期信号ＰＳ１が“１”となったとすると（この
場合この信号“１”はチャンネル１のピッチ同期信号で
ある）、これがシフトレジスタ５３で循環保持され、タ
イムスロット２５でタイミング信号φＦＳ１（２５）が
発生したときラッチ回路５５にラッチされ、チャンネル
１に対応するフィルタ演算要求信号φＦ１がそのタイム
スロット２５において“１”に立上る。この信号φＦ１
は次のサイクルのタイムスロット２４まで合計６４タイ
ムスロット分の時間幅だけ信号“１”を維持する。

【００４９】＜タイミング信号発生回路３９：図１２＞
図１２において、タイミング信号発生回路３９は、前述
のデコーダ５６及びカウンタ５７の他に、図１１の入力
インタフェース３８から与えられる各チャンネルのフィ
ルタ演算要求信号φＦ１〜φＦ８に応じてフィルタ演算
動作制御用のタイミング信号を発生する演算タイミング
発生回路３９１〜３９８を各チャンネル（Ｃｈ１〜Ｃｈ
８）毎に具えている。図ではチャンネル１の回路３９１
のみ詳細を示したが、他のチャンネル２〜８の回路３９
２〜３９８も同一構成であり、そこに入力されるタイミ
ング信号Ｔ(３３)，Ｔ(４９)，…の時間関係だけが異な
る。タイミング信号Ｔ(３３)，Ｔ(４９)，…はデコーダ
５６から発生される。前述と同様に、タイミング信号を
示す符号においてかっこ内の数字は、１演算サイクル
（図２に示す６４タイムスロット）中のタイムスロット
番号を示し、そのタイムスロット番号に対応するタイム
スロットにおいて該タイミング信号が“１”となること
を示す。デコーダ５６から発生される他のタイミング信
号についても同様であり、かっこ内の数字を参照するこ
とによりそのタイミング信号がどのタイムスロットにお
いて発生するか（“１”となるか）が容易に判る。例え
ば、タイミング信号Ｔ(３３)は図１６に示すようにタイ
ムスロット３３において信号“１”となるものであり、
信号Ｔ(３−１８)はタイムスロット３から１８までの間
で信号“１”となるものである。

【００５０】チャンネル１の演算タイミング信号発生回
路３９１について説明すると、フィルタ演算要求信号φ
Ｆ１とタイミング信号Ｔ(３３)がアンド回路５９に与え
られる。従って、フィルタ演算動作を行うべきことが要
求されたならば、タイムスロット３３のタイミングでア
ンド回路５９の出力が“１”となる。このアンド回路５
９の出力信号と、この信号を遅延回路６０で１タイムス
ロット遅延した信号とがオア回路６１に与えられる。こ
のオア回路６１の出力はフィルタデータサンプリングク
ロック信号ＲＬＡ１としてディジタルフィルタ回路にお
ける単位遅延を制御するために利用される。この信号Ｒ
ＬＡ１は図１６に示すようにタイムスロット３３と３４
のときに“１”となる。

【００５１】アンド回路６２にはアンド回路５９の出力
とチャンネル１の偶奇識別データＥＯＡ１（これは図１
０のパラメータ供給回路４８から出力されたものであ
る）をインバータ６３で反転した信号が与えられる。こ
のデータＥＯＡ１は実現しようとするフィルタ特性の次
数が偶数次のとき信号“１”であり、奇数次のとき信号
“０”、である。アンド回路６２の出力は遅延回路６４
で２タイムスロット遅延され、インヒビット信号ＩＮＨ
Ａ１として出力される。フィルタ次数が奇数のときアン
ド回路６２の出力信号はタイムスロット３３で“１”と
なり、その２タイムスロット後のタイムスロット３５の
とき信号ＩＮＨＡ１が“１”となる（図１６参照）。フ
ィルタ次数が偶数ならば、信号ＩＮＨＡ１は常に“０”
である。このインビット信号ＩＮＨＡ１は、ディジタル
フィルタ回路の演算動作において偶数次の最高次数（３
２次）の演算を禁止することにより奇数次のフィルタ特
性を実現するために使用される。

【００５２】タイミング信号Ｔ（３−１８）とＴ（３５
−５０）がオア回路６５に入力されており、その出力と
アンド回路５９の出力がオア回路６６に入力されてい
る。オア回路６６の出力は遅延回路６７で１タイムスロ
ット遅延され、第１シフトクロック信号φＦＦＡ１とし
て出力される（図１６参照）。また、オア回路６６の出
力と遅延回路６４の出力をインバータ６８で反転した信
号がアンド回路６９に加わっており、その出力を遅延回
路７０で１タイムスロット遅延した信号が第２シフトク
ロック信号φＦＬＡ１として出力される（図１６参
照）。信号φＦＬＡ１は、フィルタ次数が偶数ならばタ
イムスロット３６のとき“１”であるが、奇数ならば
“０”である。これらのシフトクロック信号φＦＦＡ
１，φＦＬＡ１は、ディジタルフイルタ回路において各
次数毎の演算動作を時分割的に行うために、ステートメ
モリ４０（図１０）内の各遅延段階に対応する楽音信号
サンプル値データを順次シフトするために使用される。
タイミング信号Ｔ（３５−５０）に応じてタイムスロッ
ト３５から５０の間で“１”となる乗算タイミング信号
ＰＤＯＡ１（図１６参照）は、ディジタルフィルタ回路
において楽音信号サンプル値データとフィルタ係数との
乗算を行うべき期間を指示するものである。

【００５３】Ａ系列における他のチャンネル２〜４に対
応する演算タイミング信号発生回路３９２〜３９４にお
いて用いられるタイミング信号Ｔ（４９），Ｔ（１９−
３４），Ｔ（５１−２），…はチャンネル１のタイミン
グ信号Ｔ（３３），Ｔ（３−１８），Ｔ（３５−５０）
のタイミングから順に１６タイムスロットづつずれたも
のである。従って、チャンネル１の回路３９１から出力
される各信号ＲＬＡ１〜ＰＤＯＡ１と同様の信号ＲＬＡ
２〜ＰＤＯＡ２，…ＲＬＡ４〜ＰＤＯＡ４が他のチャン
ネル２〜４の回路３９２〜３９４から夫々順次１６タイ
ムスロットづつずれたタイミングで発生される。これに
基づき、Ａ系列のディジタルフィルタ回路（特に乗算器
及びアキュムレータ部４１）において、１演算サイクル
＝６４タイムスロットの間で１６タイムスロット毎の時
間区間で４つのチャンネル１〜４のフィルタ演算動作を
時分割的に行わせることができるようになっている。

【００５４】Ｂ系列の各チャンネル５〜８に対応する演
算タイミング信号発生回路３９５〜３９８においても各
チャンネル間で１６タイムスロットづつずれた所定のタ
イミングでタイミング信号Ｔ（４９），Ｔ（１９−３
４），Ｔ（５１−２），…が使用され、上述と同様の各
種信号ＲＬＢ１〜ＰＤＯＢ１，…ＲＬＢ４〜ＰＤＯＢ４
が発生される。Ａ系列に対応する演算タイミング信号発
生回路３９１〜３９４で発生された各信号ＲＬＡ１〜Ｐ
ＤＯＡ４はＡ系列のステートメモリ４０に与えられ、Ｂ
系列に対応する回路３９５〜３９８で発生された各信号
ＲＬＢ１〜ＰＤＯＢ４はＢ系列のステートメモリ４２
（図１０）に与えられる。

【００５５】＜ステートメモリ４０：図１３＞図１３に
おいて、Ａ系列のステートメモリ４０はＡ系列の各チャ
ンネル１〜４に対応するステートメモリ４０１〜４０４
を並列的に具えている。チャンネル１のステートメモリ
４０１のみ詳細を示したが、他のチャンネル２〜４のス
テートメモリ４０２〜４０４も同一構成であり、そこに
入力される信号が異なっている。上述の各チャンネル１
〜４に対応する演算タイミング信号発生回路３９１〜３
９４（図１２）から発生された各信号ＲＬＡ１〜ＰＤＯ
Ａ１，…ＲＬＡ４〜ＰＤＯＡ４は、自己のチャンネルに
対応するステートメモリ４０１〜４０４に夫々入力され
る。同図に示したステートメモリ４０と乗算器及びアキ
ュムレータ部４１の詳細を説明する前に、これらの回路
から成るディジタルフィルタ回路の基本動作について図
１７及び図１８に示す略図を参照して説明する。

【００５６】＜偶数次のフィルタ演算基本動作：図１７
＞図１７は、上記ディジタルフィルタ回路において偶数
次（３２次）から成るフィルタ特性を実現する場合のＦ
ＩＲ型フィルタ演算の基本動作を説明するための略図で
あり、（ａ）はブロック図、（ｂ）は各演算タイミング
における（ａ）のシフトレジスタＳＲ１，ＳＲ２の各ス
テージＱ０〜Ｑ１５，Ｑ１６〜Ｑ３１内の楽音信号サン
プル値の状態を示す。第１のシフトレジスタＳＲ１は１
６ステージを持ち、フィルタをかけるべきディジタル楽
音信号サンプル値データｘnがセレクタＳＥＬ１を介し
て入力される。セレクタＳＥＬ１を介して新しいサンプ
ル値データｘnを取り込むための信号としては前述のフ
ィルタデータサンプリングクロック信号ＲＬＡ（チャン
ネル１の場合はＲＬＡ１）が使用され、シフトレジスタ
ＳＲ１のシフトクロックパルスとしては前述の第１シフ
トクロック信号φＦＦＡ（チャンネル１の場合はφＦＦ
Ａ１）が使用される。第１のシフトレジスタＳＲ１の各
ステージＱ０〜Ｑ１５にはサンブル点ｎからｎ−15まで
の１６個のサンプル値データｘn〜ｘn-15が保持され
る。このシフトレジスタＳＲ１の最終ステージの出力は
セレクタＳＥＬ１を介してサンプリングクロック信号Ｒ
ＬＡが無いとき第１ステージに戻される。このシフトレ
ジスタＳＲ１は右方向のみにシフトされる。

【００５７】第２のシフトレジスタＳＲ２も１６ステー
ジを持ち、第１のシフトレジスタＳＲ１の出力がセレク
タＳＥＬ２を介して入力される。セレクタＳＥＬ２を介
してＳＲ１の出力をＳＲ２に取り込むための信号として
前述のフィルタデータサンプリングクロック信号ＲＬＡ
が使用され、該ＳＲ２のシフトクロックパルスとしては
前述の第２シフトクロック信号φＦＬＡ（チャンネル１
の場合はφＦＬＡ１）が使用される。この第２のシフト
レジスタＳＲ２の各ステージＱ１６〜Ｑ３１にはサンブ
ル点ｎからｎ−１６からｎ−３１までの１６個のサンプ
ル値データｘn-16〜ｘn-31が保持される。シフトレジス
タＳＲ２の最終ステージＱ３１はセレクタＳＥＬ２を介
してサンブリングクロック信号ＲＬＡが無いとき第１ス
テージＱ１６に接続される。このシフトレジスタＳＲ２
は双方向シフト型であり、サンプリングクロック信号Ｒ
ＬＡが“１”のとき右シフトモード，“０”のとき左シ
フトモードとなる。シフトレジスタＳＲ１、ＳＲ２のス
テージＱ１５とＱ１６の出力が加算器ＡＤＤで加算さ
れ、その加算結果が乗算器ＭＵＬに与えられ、フィルタ
係数ＣＯＥＡが乗算される。その乗算結果はアキュムレ
ータＡＣＣに与えられ、全次数に関する乗算結果がそこ
でアキュムレートされる。こうして、アキュムレータＡ
ＣＣからは１サンプル点分のフィルタ演算結果が出力さ
れる。

【００５８】加算器ＡＤＤで２サンプル点分のサンプル
値データを加算し、それに共通のフィルタ係数ＣＯＥＡ
を乗算器ＭＵＬで乗算する理由は、前述の「フィルタ係
数の対称性」による。すなわち、対称関係にある２つの
サンプル値データには同じ値のフィルタ係数が掛けられ
るため、それらを別々に乗算せずに、加算した上で１回
の乗算によって両サンプル値データへの係数乗算を同時
に行うようにしている。図１７の（ｂ）において、たて
軸の演算タイミングはマスタクロックに応じた１タイム
スロット毎に進行する。そこに示した数字は便宜上の順
序を示すもので１演算サイクル（６４タイムスロット）
中のタイムスロット番号を絶対的に示すものではない。
図の例では、演算タイミング１のとき、シフトレジスタ
ＳＲ１、ＳＲ２の各ステージＱ０〜Ｑ３１にｘnからｘn
-31までの３２サンプル点のサンプル値データが入って
いる。

【００５９】図の例では、演算タイミング２のときサン
プリングクロック信号ＲＬＡが“１”になるものとして
いる。これにより、シフトクロック信号φＦＦＡ、φＦ
ＬＡに応じてシフトレジスタＳＲ１、ＳＲ２が１ステー
ジ右シフトされ、この演算タイミング２では図示のよう
な状態となる。このときのシフトクロック信号φＦＦ
Ａ、φＦＬＡはチャンネル１の場合は図１６のφＦＦＡ
１、φＦＬＡ１の欄に示すようにタイムスロット３４で
発生するものである。同図から明らかなように、次の１
タイムスロットはシフトクロック信号φＦＦＡ、φＦＬ
Ａは発生せず、従って図１７（ｂ）の演算タイミング３
では各ステージＱ０〜Ｑ３１の状態は変化しない。しか
し、演算タイミング３から１８までの１６タイムスロッ
ト幅は、チャンネル１でいえば乗算タイミング信号ＰＤ
ＯＡ１（図１６）が発生するタイムスロット３５〜５０
に対応しており、この間で乗算及びアキュムレートが行
われる。つまり、演算タイミング３では、ステージＱ１
５とＱ１６に入っているｘn-14とｘn-15のサンプル値デ
ータが加算器ＡＤＤで加算され、これに第１６次のフィ
ルタ係数が掛けられ、その結果がアキュムレータＡＣＣ
に保持される。

【００６０】演算タイミング４から１８までの間は、１
タイムスロット毎に、第１のシフトレジスタＳＲ１は右
シフト、第２のシフトレジスタＳＲ２は左シフトされ、
各ステージＱ０〜Ｑ３１の状態は図示のように順次変化
する。従って、演算タイミング４ではｘn-13とｘn-16が
加算され、これに第１５次のフィルタ係数が乗算され、
その結果がアキュムレータＡＣＣに累算される。次の演
算タイミング５ではｘn-12とｘn-17について同様の演算
が行われ、こうして対称位置にある２サンプル値データ
に関して同様のフィルタ係数演算が順次時分割で行わ
れ、演算タイミング１８では最後の対称位置にあるｘn+
1とｘn-30に関して同様の演算が行われ、これで全次数
のフィルタ演算が完了する。次の演算タイミング１９で
はもう一度シフトが行われ、図示のように、各ステージ
Ｑ０〜Ｑ３１に遅延された時間順に各サンプル値データ
ｘn+1〜ｘn-30が並ぶ。

【００６１】＜奇数次のフィルタ演算基本動作：図１８
＞図１８は、奇数次（３１次）からなるフィルタ特性を
実現する場合のＦＩＲ型フィルタ演算の基本動作を説明
するための略図であり、（ａ）はブロック図、（ｂ）は
各演算タイミングにおける（ａ）のシフトレジスタＳＲ
１、ＳＲ２の各ステージＱ０〜Ｑ１５，Ｑ１６〜Ｑ３０
の楽音信号サンプル値の状態を示す。図１８（ａ）にお
ける各ブロックは図１７（ａ）に示したものと同一であ
り、異なる点は、ステージＱ１６の出力がゲートＧＴを
介して加算器ＡＤＤに与えられることである。ゲートＧ
Ｔはインヒビット信号ＩＮＨＡ（第１チャンネルではＩ
ＮＨＡ１）を反転した信号によって制御されるようにな
っており、該信号ＩＮＨＡが“１”のときステージＱ１
６の出力信号が加算器ＡＤＤに与えられることを禁止す
る。また、第２のシフトレジスタＳＲ２の第１６ステー
ジＱ３１は利用せず、第１５ステージＱ３０と第１ステ
ージＱ１６がセレクタＳＥＬ２を介して接続される。図
１８（ｂ）において、第１シフトレジスタＳＲ１の状態
変化は図１７（ｂ）と同じである。第２シフトレジスタ
ＳＲ２の状態変化は図１７（偶数次の場合）とは若干異
なる。第２のシフトレジスタＳＲ２のシフトクロック信
号φＦＬＡは、演算タイミング４のとき偶数次モードで
は“１”であったが奇数次モードでは“０”となる（チ
ャンネル１の場合は図１６のφＦＬＡ１の欄のタイムス
ロット３６参照）。従って、奇数次モードでは、図１８
（ｂ）に示すように、第２のシフトレジスタＳＲ２の内
容は、演算タイミング４ではシフトされず、演算タイミ
ング５から１９の間で順次左シフトされる。

【００６２】演算タイミング３では、シフトレジスタＳ
Ｒ１、ＳＲ２の各ステージＱ０〜Ｑ３０には３１次の各
遅延段階に対応する楽音信号サンプル値ｘn+1〜ｘn-29
が順番に入っており、ステージＱ１５に中央の次数のサ
ンプル値ｘn-14が入っている。図５に示されているよう
に、奇数次モードの対称の中央に位置する次数ではそれ
単独に対応して固有のフィルタ係数が割り当てられる。
従って、演算タイミング３では、インヒビット信号ＩＮ
ＨＡによってステージＱ１６の出力を禁止し、中央次数
に対応するステージＱ15の出力信号のみを加算器ＡＤＤ
に加え、乗算器ＭＵＬにおいて該中央次数に対応する固
有のフィルタ係数を乗算する。演算タイミング４では、
第１のシフトレジスタＳＲ１のみが右シフトされ、第２
のシフトレジスタＳＲ２はシフトされない。従って、ス
テージＱ１５にはｘn-13が入り、Ｑ１６にはｘn-15が入
っている。また、インヒビット信号ＩＮＨＡは“０”と
なり、ゲートＧＴが開かれる。こうして、中央次数の両
隣の次数に対応するサンプル値ｘn-13，ｘn-15が加算器
ＡＤＤに与えられて加算され、乗算器ＭＵＬにおいて両
者に共通のフィルタ係数が乗算される。演算タイミング
５〜１８ではＳＲ１が順次右シフト、ＳＲ２が順次左シ
フトされ、図示のように対称位置にあるサンプル値がス
テージＱ１５，Ｑ１６に入り、両者が加算されて共通の
フィルタ係数が乗算される。

【００６３】＜ディジタルフィルタ回路：図１３＞図１
３を参照してチャンネル１に対応するステートメモリ４
０１について説明する。１６ステージの一方向シフトレ
ジスタ７１は図１７、図１８の第１のシフトレジスタＳ
Ｒ１に対応するものであり、チャンネル１に対応する第
１のシフトクロック信号φＦＦＡ１によってシフト制御
される。トーンジェネレータ１８（図１）から供給され
たディジタル楽音信号サンプル値データＴＤＸはラッチ
回路７３に入力され、ラッチタイミング信号ＸＬＤＡ１
に従ってチャンネル１のサンプル値データが該ラッチ回
路７３に取込まれる。楽音信号サンプル値データＴＤＸ
における各チャンネルの時分割タイミング（図２参照）
に対応して、各チャンネル１〜８に対応するラッチタイ
ミング信号ＸＬＤＡ１〜ＸＬＤＡ４，ＸＬＤＢ１〜ＸＬ
ＤＢ４がデコーダ５６（図１２）から発生される。前述
のように、図１２の各信号表示の末尾のかっこ内の数字
はその信号が発生するタイムスロット番号を示す。各チ
ャンネルに対応するステートメモリ内にはラッチ回路７
３と同様のラッチ回路が設けられており、各々に対応す
るラッチタイミング信号ＸＬＤＡ１〜ＸＬＤＡ４，ＸＬ
ＤＢ１〜ＸＬＤＢ４によって各チャンネル１〜８の楽音
信号サンプル値データＴＤＸが別々にラッチされ、こう
してデマルチプレクスされる。

【００６４】ラッチ回路７３にラッチされたチャンネル
１の楽音信号サンプル値データはセレクタ７４のＡ入力
にあたえられる。セレクタ７４は図１２の演算タイミン
グ信号発生回路３９１から与えられるフィルタデータサ
ンプリングクロック信号ＲＬＡ１が“１”のときＡ入力
を選択し、それ以外のときはＢ入力に加わるシフトレジ
スタ７１の第１６ステージの出力信号を選択する。前述
の通り、この信号ＲＬＡ１は楽音のピッチに同期するも
のであり、ピッチに同期してセレクタ７４で新しいサン
プル値データ（Ａ入力）を選択し、これをシフトレジス
タ７１に与える。図１６から明らかなように、信号ＲＬ
Ａ１が“１”となるタイムスロット３４で、シフトクロ
ック信号φＦＦＡ１が“１”となるので、シフトレジス
タ７１はセレクタ７４から与えられる新しいサンプル値
データを第１ステージ（Ｑ０）に取込む。次のタイムス
ロット３５ではシフト動作を一時休止し、続くタイムス
ロット３６〜５１で順次右シフトするのは前述の通りで
ある。

【００６５】双方向シフトレジスタ７２は図１７、図１
８の第２のシフトレジスタＳＲ２に対応するものであ
る。この双方向シフトレジスタ７２の各ステージＱ１６
〜Ｑ３１は図示のようにセレクタＳＬ１〜ＳＬ１６とラ
ッチ回路ＬＣ１〜ＬＣ１６から成っていて、双方向シフ
トが可能なように接続されている。すなわち、最初のス
テージＱ１６のセレクタＳＬ１のＡ入力には第１のシフ
トレジスタ７１の最終ステージ（Ｑ１５）の出力信号が
入力され、他の各ステージＱ１７〜Ｑ３１のセレクタＳ
Ｌ２〜ＳＬ１６のＡ入力には夫々前のステージのラッチ
回路ＬＣ１〜ＬＣ１５の出力が入力され。また、各ステ
ージのセレクタＳＬ１〜ＳＬ１６のＢ入力には次のステ
ージのラッチ回路ＬＣ２〜ＬＣ１６，ＬＣ１の出力が入
力される。これにより、各セレクタＳＬ１〜ＳＬ１６の
Ａ入力が選択されたとき右シフトモードとなり、Ｂ入力
が選択されたとき左シフトモードとなる。各セレクタＳ
Ｌ１〜ＳＬ１６の選択信号としてサンプリングクロック
信号ＲＬＡ１が用いられ、これが“１”のときＡ入力選
択つまり右シフトモードとなる。ただし、奇数次モード
のときにステージＱ３１を無効にするために、ステージ
Ｑ３０のセレクタＳＬ１５が他とは幾分異なっている。
つまり、このセレクタＳＬ１５にはＣ入力が設けられて
おり、そこにステージＱ１６の出力信号が加わる。チャ
ンネル１に関する偶奇識別データＥＯＡ１が“１”（つ
まり偶数次モード）のときアンド回路７５１が可能化さ
れ、信号ＲＬＡ１が“０”のとき該アンド回路７５１の
出力が信号“１”となり、これによりセレクタＳＬ１５
がＢ入力を選択し、ステージＱ３１の出力がステージＱ
３０に与えられる（左シフトされる）。ＥＯＡ１が
“０”のとき（奇数次モードのとき）アンド回路７６１
が可能化され、信号ＲＬＡ１が“０”のときセレクタＳ
Ｌ１５がＣ入力を選択し、ステージＱ１６の出力がステ
ージＱ３０に与えられる（Ｑ３１を飛越して左シフトさ
れる）。以上の構成により、第１及び第２のシフトレジ
スタ７１，７２の内容の変化状態は偶数次モードと奇数
次モードの別に応じて図１７(ｂ)、図１８(ｂ)に示した
ものと全く同様になる。

【００６６】第２のシフトレジスタ７２の第１ステージ
Ｑ１６の出力信号はゲート７５を介してゲート７６に与
えられる。ゲート７５はインヒビット信号ＩＮＨＡ１を
反転した信号によって制御されるもので、図１８のゲー
トＧＴに対応するものである。ゲート７６は、第１のシ
フトレジスタ７１の出力信号（ステージＱ１５の出力信
号）とゲート７５を介して与えられる第２のシフトレジ
スタ７２の出力信号（ステージＱ１６の出力信号）を入
力し、乗算タイミング信号ＰＤＯＡ１（図１６参照）に
よって開放される。ゲート７６の出力は乗算器及びアキ
ュムレート部４１の加算器７７に与えられ、そこで２つ
の楽音信号サンプル値データが加算される。この加算器
７７は図１７、図１８の加算器ＡＤＤに対応するもので
ある。加算器７７の出力は遅延回路７８で１タイムスロ
ット遅延されて乗算器７９に入力される。乗算器７９は
遅延回路７８を介して与えられる楽音信号サンプル値デ
ータに遅延回路８０を介して与えられるフィルタ係数デ
ータＣＯＥＡを乗算するものである。乗算器７９の出力
は遅延回路８１で４タイムスロット遅延されてシフタ８
２に与えられる。シフタ８２のシフト制御入力には５タ
イムスロットの遅延を設定する遅延回路８３を介して重
みづけデータＷＥＩＡが与えられる。この乗算器７９と
シフタ８２は、図１７、図１８の乗算器ＭＵＬに対応す
るものである。すなわち、前述の通り、フィルタ係数デ
ータＣＯＥＡはフィルタ係数の有効ビットのデータであ
り、乗算器７９においてこのフィルタ係数の有効ビット
と楽音信号サンプル値データとの乗算が行われる。そし
て、この乗算結果をシフタ８２において重みづけデータ
ＷＥＩＡの値に応じたビット数だけシフトすることによ
り、フィルタ係数の実数と楽音信号サンプル値データと
の乗算が完了する。

【００６７】シフタ８２の出力はアキュムレータ８４に
与えられ、１チャンネル分の各次数に対応する乗算結果
がアキュムレートされる。アキュムレータ８４の出力は
ラッチ回路８５に入力され、演算終了タイミング信号Ｆ
ＥＮＤＡに従ってラッチされる。この信号ＦＥＮＤＡは
図１２のデコーダ５６から発生される。同図中に表示さ
れているように、この信号ＦＥＮＤＡはタイムスロット
８，２４，４０，５６において“１”となる。タイムス
ロット５６ではチャンネル１の演算結果をラッチし、８
ではチャンネル２の演算結果をラッチし、２４ではチャ
ンネル３の演算結果をラッチし、４０ではチャンネル４
の演算結果をラッチする。デコーダ５６からはＢ系列の
演算終了タイミング信号ＦＥＮＤＢも同様に発生され
る。

【００６８】乗算器及びアキュムレート部４１は、４つ
のチャンネルによって時分割共用される。すなわち、加
算器７７には、チャンネル１のステートメモリ４０１の
ゲート７６の出力のみならず、チャンネル２〜４のステ
ートメモリ４０２〜４０４内に設けられている同様の機
能をもつゲートの出力信号が多重的に入力される。各ス
テートメモリ４０１〜４０４の出力ゲート７６には、１
６タイムスロット幅の乗算タイミング信号ＰＤＯＡ１〜
ＰＤＯＡ４が１６タイムスロットづつずれた異なるタイ
ミングで夫々入力される。従って、加算器７７には各チ
ャンネル１〜４の信号が１６タイムスロット毎に時分割
多重的に入力される。フィルタ係数データＣＯＥＡ及び
重みづけデータＷＥＩＡは、４つのチャンネルのものが
上述と同じタイミングで１６タイムスロット毎に時分割
多重化されており、１つのチャンネルに関する１６タイ
ムスロットにおいては１次から１６次までのデータが時
分割多重化されている。Ｂ系列のステートメモリ４２と
乗算器及びアキュムレータ部４３も図１３と同一の構成
であり、但し、各種信号のタイミングが適宜異なってい
る。

【００６９】図１３に示されたようなＡ系列及びＢ系列
のディジタルフィルタ回路（すなわちステートメモリ４
０，４２と乗算器およぴアキュムレータ部４１，４３）
における各チャンネル１〜８に関するフィルタ動作のタ
イミングを図１９に示す。図１９において、シフト１の
欄には第１のシフトレジスタ（チャンネル１の場合は７
１）のシフトタイミングを示し、シフト２の欄には第２
のシフトレジスタ（チャンネル１の場合は７２）のシフ
トタイミングを示している。矢印の方向はシフト方向
（右シフト又は左シフト）を示している。各チャンネル
のシフトタイミングは演算タイミング信号発生回路３９
１〜３９８（図１２）から発生される第１及び第２のシ
フトクロック信号φＦＦＡ１〜φＦＦＢ４、φＦＬＡ１
〜φＦＬＢ４の発生タイミングに対応している。シフト
動作には、フィルタ演算のためのシフト動作と記憶デー
タリフレッシュのためのダミーシフト動作とがある。例
えばチャンネル１の場合、タイムスロット４〜１９での
シフトがダミーシフトである。シフト２の欄における
（←）の記号は偶数次モードのとき左シフトを行い、奇
数次モードのときシフトを行わないことを示す。

【００７０】図１９において、ＩＮＨの欄はインヒビッ
ト信号ＩＮＨＡ１〜ＩＮＨＢ４の発生タイミングを示し
ている。奇数次モードのときは○印のタイムスロットに
おいてインヒビット信号ＩＮＨＡ１〜ＩＮＨＢ４が
“１”となる。ＰＤＯの欄は、各チャンネルのステート
メモリ４０，４２から乗算器及びアキュムレータ部４
１，４３に楽音信号サンプル値データが入力されるタイ
ミングを示している。これは各チャンネルの乗算タイミ
ング信号ＰＤＯＡ１〜ＰＤＯＢ４の発生タイミングに対
応している。ＳＵＭの欄は、アキュムレータ８４の出力
タイミングを示している。ＰＤＯとＳＵＭのタイミング
の間に６タイムスロットの遅れがあるのは、遅延回路７
８，８１による５タイムスロットの遅れとアキュムレー
ト８４による１タイムスロットの遅れによる。アキュム
レータ８４の出力タイミングの最後のタイムスロットで
は演算終了タイミング信号ＦＥＮＤＡが発生し、アキュ
ムレータ８４の出力をラッチ回路８５に取り込む。

【００７１】＜パラメータメモリ４７：図２０＞図２０
はパラメータメモリ４７の記憶フォーマットの一例を示
しており、キーグループテーブル、タッチグループテー
ブル、パラメータアドレステーブルとパラメータバンク
から成っている。実際のフィルタパラメータはパラメー
タバンクに記憶されており、パラメータアドレステーブ
ルにはパラメータバンクから読み出すべきパラメータの
アドレスデータが記憶されている。キーグループテーブ
ルは各鍵に対応してその鍵をグループ化する情報を記憶
している。一例として鍵数は８８、グループ数は４４で
あり、キーグループテーブルでは各鍵に対応するアドレ
ス位置にその鍵の属するキーグループに関する相対アド
レスデータ（キーグループアドレスという）を記憶して
いる。従って、キーグループテーブルはキーコードＫＣ
によってアドレスされる。このキーグループテーブルは
パラメータメモリ４７の所定の絶対アドレス（オフセッ
トアドレスＯＡＤＳという）から始まる記憶エリアを占
めている。

【００７２】タッチグループテーブルは各音色毎の鍵タ
ッチ強度の各段階に対応してそのタッチ強度をグループ
化する情報を記憶している。一例として音色数は３２で
あり、このタッチグループテーブルは音色コードＶＮの
値０〜３１に対応する３２の音色別エリアを含んでお
り、またタッチコードＴＣＨによって表現し得るタッチ
強度の段階は一例として６４であり、各音色別エリアは
タッチ０から６３に対応する６４個のアドレス位置を有
している。各タッチ強度に対応するアドレス位置にはそ
のタッチ強度の属するタッチグループに関する相対アド
レスデータ（タッチグループアドレスという）が記憶さ
れている。一例としてタッチグループ数は１６である。
従って、タッチグループテーブルは音色コードＶＮとタ
ッチコードＴＣＨによってアドレスされる。このタッチ
グループテーブルはパラメータメモリ４７の所定の絶対
アドレス（これをオフセットアドレスＯＡＤ１という）
から始まる記憶エリアを占めている。このタッチグルー
プテーブルを読み出すための絶対アドレスデータは、６
ビットのタッチコードＴＣＨの上位に５ビットの音色コ
ードＶＮを組合せて１１ビットの相対アドレスデータ
（オフセットアドレスＯＡＤ１を０とするアドレス）を
作成し、これをオフセットアドレスＯＡＤ１に加算する
ことにより作成される。

【００７３】パラメータアドレステーブルは、各キーグ
ループ毎に、かつ各音色毎に、各タッチグループに対応
するフィルタパラメータを記憶しているアドレスの相対
アドレスデータ（パラメータアドレスという）を記憶し
ている。このパラメータアドレステーブルは、各キーグ
ループ０〜４３に対応する４４個のキーグループエリア
を含んでおり、このキーグループエリアは上述のキーグ
ループテーブルから読み出したキーグループアドレスに
よってアドレスされる。各キーグループエリアは音色０
〜３１に対応する３２個の音色別エリアを夫々含んでお
り、この音色別エリアは音色コードＶＮによってアドレ
スされる。各音色別エリアはタッチグループ０〜１５に
対応する１６個のアドレス位置を有しており、各アドレ
ス位置は上述のタッチグループテーブルから読み出した
タッチグループアドレスによってアドレスされる。な
お、１アドレス位置に２バイト分の記憶位置が割当てら
れており、そこに上記パラメータアドレスデータが１２
ビットで記憶されている。このパラメータアドレステー
ブルはパラメータメモリ４７の所定の絶対アドレス（こ
れをオフセットアドレスＯＡＤ２という）から始まる記
憶エリアを占めている。このパラメータアドレステーブ
ルを読み出すための絶対アドレスデータは、最下位の１
ビットを“０”又は“１”に設定し（これは１アドレス
位置が２バイトつまり２絶対アドレスを占めるため）、
その上位に４ビットのタッチグループアドレスデータを
位置させ、更にその上位に５ビットの音色コードＶＮを
位置させ、更にその上位に６ビットのキーグループコー
ドを位置させて合計１６ビットの相対アドレスデータ
（オフセットアドレスＯＡＤ２を０とするアドレス）を
作成し、これをオフセットアドレスＯＡＤ２に加算する
ことにより作成される。

【００７４】パラメータバンクは一例として２６２０種
類のフィルタパラメータを記憶しており、パラメータア
ドレス０から２６１９に対応する２６２０個のパラメー
タ記憶エリアを含んでいる。１つのパラメータ記憶エリ
アは３２バイトの記憶位置（３２個の絶対アドレス位
置）を含んでおり、１６次数分の１組のフィルタ係数に
対応するパラメータを記憶している。１次数分のフィル
タ係数は２バイトの記憶位置に記憶されており、その内
訳は、前述の通り、１２ビットのフィルタ係数データ
（ＣＯＥ）と３ビットの重みづけデータ（ＷＥＩ）と１
ビットの偶奇識別データ（ＥＯ）から成る。但し、重み
づけデータ（ＷＥＩ）と偶奇識別データ（ＥＯ）は１組
のパラメータにおいては各次数間で共通であるため第１
次の記憶位置にのみ記憶し、他の次数の記憶位置には記
憶しない。しかし、重みづけデータ（ＷＥＩ）は各次数
毎に独立に記憶するようにすることも可能である。この
パラメータバンクは上述のパラメータアドレステーブル
から読み出されたパラメータアドレスによってアドレス
される。パラメータバンクはパラメータメモリ４７の所
定の絶対アドレス（これをオフセットアドレスＯＡＤ３
という）から始まる記憶エリアを占めている。このパラ
メータバンクを読み出すための絶対アドレスデータは、
１２ビットのパラメータアドレスデータを１７ビットの
相対アドレスデータ（オフセットアドレスＯＡＤ３を０
とするアドレス）の上位１２ビットに位置させることに
より該相対アドレスデータを作成し、これをオフセット
アドレスＯＡＤ３に加算することにより作成される。こ
の絶対アドレスデータの下位５ビットを３２ステップで
順次変化させることにより、パラメータアドレスによっ
て指定された１パラメータ記憶エリア内の１６次数分か
らなる１組のフィルタパラメータが順次読み出される。

【００７５】図２０に示したような階層化されたパラメ
ータメモリ構造は、メモリ容量を節約することができる
ので有利である。このようにせずに、４４キーグルー
プ、３２音色、１６タッチグループの組合せのすべて
（２２５２８通り）に対応して個別にフィルタパラメー
タを記憶したとすると、２２５２８×３２バイトの記憶
容量が要求されるが、図２０のようにすればパラメータ
アドレステーブルの１４０８（＝４４×３２）×３２バ
イトとパラメータバンクの２６２０×３２バイトを合わ
せた４０２８×３２バイトの記憶容量しか要求されな
い。つまり、キーグループ、音色、タッチグループの組
合せが異なっていてもフィルタパラメータは共通のもの
を使用できる場合があるので、図２０の例では２２５２
８通りの組合せに対して２６２０種のパラメータを共用
する構造としており、これによりメモリ容量の節約を図
っている。

【００７６】＜パラメータプロセシングユニット４５、
パラメータセレクタ４６、パラメータメモリ４７、パラ
メータ供給回路４８、４９：図１４＞パラメータプロセ
シングユニット４５は、前述のスタティックモードのた
めに、上述したようなパラメータメモリ４７の読み出し
を制御するものである。プログラムメモリ４５１には、
上述のようなパラメータメモリ４７の読み出し制御を実
行するプログラムが記憶されている。プログラムカウン
タ４５２はプログラムメモリ４５１を読み出すためのプ
ログラムステップ信号ＰＣを発生するもので、８ステー
ジのシフトレジスタ８６と加算器８７、ゲート８８、８
９、エンド検出回路９０を含んでおり、８チャンネル分
のカウント動作を時分割的に行う。キーオンパルスＫＯ
ＮＰがインバータ９１で反転され、ゲート８８の制御入
力に加わる。このキーオンパルスＫＯＮＰは、鍵の押し
始めで信号“１”となるもので、各チャンネルに対応す
るものが時分割多重化されている。加算器８７はシフト
レジスタ８６の出力に対してゲート８９から与えられる
“１”を加算するもので、その加算結果はゲート８８を
介してシフトレジスタ８６に与えられる。エンド検出回
路９０はシフトレジスタ８６の出力の値がプログラムの
最終ステップになったか否かを検出するもので、最終ス
テップに至らない場合は信号“０”を出力し、インバー
タ９２を介して信号“１”をゲート８９の制御入力に与
え、１カウントアップを指示する信号“１”が加算器８
７に与えられるようにするが、最終ステップに至った場
合は、信号“１”を出力し、インバータ９２を介して信
号“０”をゲート８９に与え、該ゲート８９を閉じ、カ
ウントが行われないようにする。

【００７７】以上の構成により、プログラムカウンタ４
５２の内容つまりステップ信号ＰＣは、キーオンパルス
ＫＯＮＰが発生したとき「０」にリセットされ、以後シ
フトレジスタ８６が一巡する毎に（８タイムスロット毎
に）１カウントアップされ、やがて最終ステップに到達
するとカウントが停止される。一例としてプログラムス
テップ数は３７であり、カウンタ４５２から出力される
ステップ信号ＰＣは「０」から「３６」（最終ステッ
プ）まで順次変化する。ステップ信号ＰＣはシフトレジ
スタ８６の出力であり、８チャンネルのものが時分割多
重化されている。プログラムメモリ４５１は入力された
ステップ信号ＰＣのステップに応じて選択制御信号ＳＥ
ＬＣ１〜ＳＥＬＣ４を読み出し、かつオフセットアドレ
スメモリ４５３を読み出すためのアドレスデータを読み
出す。オフセットアドレスメモリ４５３は前述のオフセ
ットアドレスＯＡＤＳ〜ＯＡＤ３の値を記憶している。
オフセットアドレスメモリ４５３から読み出されたオフ
セットアドレスデータＡＤＯＦ（ＯＡＤＳ〜ＯＡＤ３の
いずれか）は加算器４５４に入力される。加算器４５４
はセレクタ４５５から与えられる相対アドレスデータＲ
ＡＤＤとオフセットアドレスデータＡＤＯＦとを加算
し、その出力をアドレスデータＰＲＡＤとしてパラメー
タメモリ４７のアドレス入力に加わる。

【００７８】キーグループアドレスレジスタ４５６、タ
ッチグループアドレスレジスタ４５７、パラメータアド
レスレジスタ４５８は夫々８ステージのシフトレジスタ
から成り、キーグループアドレスデータＫＥＹＧ、タッ
チグループアドレスデータＴＣＨＧ、パラメータアドレ
スデータＰＡＤを各チャンネル毎に時分割的に記憶する
ものである。各レジスタ４５６〜４５８の入力側にセレ
クタ９３〜９５が設けられており、パラメータメモリ４
７から読み出されたデータが各セレクタの一方の入力に
加わる。各セレクタ９３〜９５の他方の入力には各レジ
スタ４５６〜４５８の出力が加わる。セレクタ９３〜９
５の選択制御信号ＳＥＬＣ２〜ＳＥＬＣ４はプログラム
メモリ４５１から与えられるようになっており、プログ
ラムのステップに応じて、パラメータメモリ４７の読み
出し出力データをレジスタ４５６〜４５８に取り込む
か、あるいはレジスタ４５６〜４５８に一旦取り込んだ
データを循環保持するかの制御を行う。明らかなよう
に、パラメータメモリ４７から前述のキーグループアド
レスデータが読み出されたときこれをキーグループアド
レスレジスタ４５６に取り込み、前述のタッチグループ
アドレスデータが読み出されたときこれをタッチグルー
プアドレスレジスタ４５７に取り込み、前述のパラメー
タアドレスデータが読み出されたときこれをパラメータ
アドレスレジスタ４５８に取り込むように選択制御信号
ＳＥＬＣ２〜ＳＥＬＣ４が発生される。各レジスタ４５
６〜４５８にストアされたアドレスデータＫＥＹＧ、Ｔ
ＣＨＧ、ＰＡＤはセレクタ４５５に入力される。セクタ
４５５にはキーコードＫＣ、音色コードＶＮ及びタッチ
コードＴＣＨ更にはプログラムカウンタ４５２から出力
されるステップ信号ＰＣの最下位ビットＰＣＬＳＢ及び
このステップ信号ＰＣから「４」（２進の“１００”）
を引いたデータＰＣー４も入力されている。セレクタ４
５５ではプログラムメモリ４５１から与えられる選択制
御信号ＳＥＬＣ１に応じて入力データを所定の組合せで
選択しかつ選択したデータを相対アドレスデータＲＡＤ
Ｄにおける所定の重みに対応するビット位置に位置さ
せ、こうして相対アドレスデータＲＡＤＤを作成し出力
する。

【００７９】このパラメータプロセシングユニット４５
において実行される３７ステップの処理内容は下記の通
りである。 ＰＣ＝０のとき： キーグループテーブル読出し処理 選択制御信号ＳＥＬＣ１によりキーコードＫＣを選択
し、オフセットアドレスデータＡＤＯＦとしてキーグル
ープテーブルのオフセットアドレスＯＡＤＳを読み出
す。また、選択制御信号ＳＥＬＣ２によりパラメータメ
モリ４７の出力データをキーグループアドレスレジスタ
４５６に取り込む。これにより、パラメータメモリ４７
のキーグループテーブルからキーコードＫＣに対応する
キーグループアドレスが読み出され、これがレジスタ４
５６にストアされる。 ＰＣ＝１のとき： タッチグループテーブル読出し処理 信号ＳＥＬＣ１により音色コードＶＮとタッチコードＴ
ＣＨを選択し、最下位ビットにＴＣＨを、その上位にＶ
Ｎを、位置させて相対アドレスデータＲＡＤＤを作成す
る。オフセットアドレスデータＡＤＯＦとしてタッチグ
ループテーブルのオフセットアドレスＯＡＤ１を読み出
す。また、信号ＳＥＬＣ３によりパラメータメモリ４７
の出力データをタッチグループアドレスレジスタ４５７
に取り込む。これにより、パラメータメモリ４７のタッ
チグループテーブルから音色コードＶＮ及びタッチコー
ドＴＣＨに対応するタッチグループアドレスが読み出さ
れ、これがレジスタ４５７にストアされる。

【００８０】ＰＣ＝２，３のとき： パラメータアドレ
ステーブル読出し処理 信号ＳＥＬＣ１によりキーグループアドレスデータＫＥ
ＹＧ、音色コードＶＮ、タッチグループアドレスデータ
ＴＣＨＧ、ステップ信号ＰＣの最下位ビットＰＣＬＳＢ
を選択し、最下位ビットからＰＣＬＳＢ、ＴＣＨＧ、Ｖ
Ｎ、ＫＥＹＧの順で位置させて相対アドレスデータＲＡ
ＤＤを作成する。データＡＤＯＦとしてパラメータアド
レステーブルのオフセットアドレスＯＡＤ２を読み出
す。また、信号ＳＥＬＣ４によりパラメータメモリ４７
の出力データをパラメータアドレスレジスタ４５８に取
り込む。これにより、パラメータメモリ４７のパラメー
タアドレステーブルから適切なパラメータアドレスが読
み出され、これがレジスタ４５８にストアされる。前述
の通り、１つのパラメータアドレスデータは１２ビット
から成り、２バイトの記憶位置に記憶されている（図２
０参照）。ビットＰＣＬＳＢが“０”のとき（ＰＣ＝２
のステップ）、下位８ビットのパラメータアドレスデー
タが読み出され、ＰＣＬＳＢが“１”のとき（ＰＣ＝３
のステップ）、その上位４ビットのパラメータアドレス
データが読み出される。セレクタ９５では、このパラメ
ータアドレスデータが１２ビットデータに並列化される
ようにビット位置を振分けてレジスタ４５８にストアす
る。

【００８１】ＰＣ＝４〜３５のとき： パラメータバン
ク読出し処理 信号ＳＥＬＣ１によりパラメータアドレスデータＰＡＤ
と４減算したステップ信号ＰＣー４を選択し、最下位ビ
ットからＰＣー４、ＰＡＤの順で位置させて相対アドレ
スデータＲＡＤＤを作成する。また、データＡＤＯＦと
してパラメータバンクのオフセットアドレスＯＡＤ３を
読み出す。信号ＰＣー４は、ＰＣ＝４〜３５の３２ステ
ップにおいてその値が「０」から「３１」まで変化す
る。従って、パラメータアドレスによって指定された３
２バイトから成る１組のフィルタパラメータ（図２０参
照）がパラメータメモリ４７のパラメータバンクから１
バイトづつ順次読み出される。

【００８２】ＰＣ＝３６のとき：プログラムカウンタ４
５２をストップし、フィルタパラメータの読み出しシー
ケンスを終了する。パラメータメモリ４７から読み出さ
れたフィルタパラメータはタイミング同期化回路４５９
に入力される。この回路４５９はプログラムステップ信
号ＰＣとタイミング信号発生回路３９のデコーダ５６
（図１２）から与えられるタイミング信号群ＴＳ１を受
入れ、これらの信号に基づき、各次数のフィルタパラメ
ータを所定のタイミングに同期化して出力する。この同
期化回路４５９の出力はスタティックモード用のフィル
タパラメータＳＰＲとしてパラメータセレクタ４６のＡ
入力に与えられる。パラメータセレクタ４６のＢ入力に
はマイコンインタフェース４４（図１０）から出力され
たダイナミックモード用のフィルタパラメータＤＰＲが
与えられる。セレクタ４６の選択制御入力ＳＢにはマイ
コンインタフェース４４から出力されたダイナミック／
スタティック選択信号ＤＳが与えられ、ダイナミックモ
ード時はＢ入力のパラメータＤＰＲを選択し、スタティ
ックモード時はＡ入力のパラメータＳＰＲを選択する。

【００８３】セレクタ４６の出力はＡ，Ｂ各系列のパラ
メータ供給回路４８、４９に入力される。Ａ系列の回路
４８のみ詳細例を示したが、Ｂ系列の回路４９も同一構
成である。パラメータ供給回路４９において、分配回路
４８５は、セレクタ４６からシリアルに与えられるパラ
メータデータのうちＡ系列のチャンネル１〜４に関する
データを取り込み、これを各チャンネル別に並列化する
と共に、フィルタ係数データ（チャンネル１ではＣＯＥ
Ａ１）、重みづけデータ（チャンネル１ではＷＥＩＡ
１）、偶奇識別データ（チャンネル１ではＥＯＡ１）の
別に並列化し、これらを各チャンネルに対応する記憶回
路４８１〜４８４に分配する。このような分配制御のた
めに、適宜のタイミング信号ＴＳ２がタイミング信号発
生回路３９のデコーダ５６（図１２）から発生され、分
配回路４８５に与えられる。

【００８４】記憶回路４８１〜４８４はチャンネル１に
ついて詳細例を示すが、他のチャンネルに関しても同様
である。１２ビットのフィルタ係数データＣＯＥＡ１は
セレクタ９６を介して１６ステージのシフトレジスタ９
７に入力される。このフィルタ係数データＣＯＥＡ１は
１６タイムスロットにおいて１６次数分のデータが時分
割多重化されており、この１６次数分のデータがシフト
レジスタ９７の各ステージに取り込まれる。シフトレジ
スタ９７の内容はセレクタ９６を介して循環保持され
る。３ビットの重みづけデータＷＥＩＡ１はラッチ回路
９８に入力される。１ビットの偶奇識別データＥＯＡ１
はラッチ回路９９に入力される。セレクタ９６及びラッ
チ回路９８、９９の制御は、図示しない適宜の制御信号
によって適切なタイミングで行われる。すなわち、スタ
ティックモードのときは、鍵の押し始めに応答してパラ
メータメモリ４７から読み出された１６次数分のパラメ
ータデータが、タイミング同期化回路４５９、セレクタ
４６、分配回路４８５を経由して記憶回路４８１に入力
されるタイミングに同期して、セレクタ９６が１６次数
分のフィルタ係数データＣＯＥＡ１をシフトレジスタ９
７に取り込み、ラッチ回路９８、９９が重みづけデータ
ＷＥＩＡ１、偶奇識別データＥＯＡ１をラッチする。以
後、そのチャンネルに対して新しい押圧鍵が割当てられ
るまで、シフトレジスタ９７、ラッチ回路９８、９９の
記憶は保持される。一方、ダイナミックモードのとき
は、マイコンインタフェース４４（図１０）からセレク
タ４６、分配回路４８５を経由して８次数分のダイナミ
ック制御用パラメータデータＤＰＲが与えられるタイミ
ングに同期して、該パラメータデータＤＰＲのうち８次
数分のフィルタ係数データＣＯＥＡ１をシフトレジスタ
９７に取り込み、重みづけデータＷＥＩＡ１をラッチ回
路９８にラッチし、偶奇識別データＥＯＡ１をラッチ回
路９９にラッチする。以後、新たなダイナミック制御用
パラメータデータＤＰＲが与えられるまで、シフトレジ
スタ９７、ラッチ回路９８、９９の記憶は保持される。
なお、ダイナミックモードにおいては、シフトレジスタ
９７の１６ステージのうち、９次から１６次に対応する
８ステージに８次数分のダイナミック制御用パラメータ
のフィルタ係数データをストアし、１次から８次に対応
する８ステージの内容は０にしておく。

【００８５】各記憶回路４８１〜４８４のシフトレジス
タ９７から出力されるフィルタ係数データはセレクタ４
８６に与えられ、そこでタイミング信号ＴＳ３に従って
各チャンネルのものが順次選択され、時分割多重化され
る。こうして、チャンネル１〜４に関するフィルタ係数
データが時分割多重化され、Ａ系列のフィルタ係数デー
タＣＯＥＡとしてＡ系列の乗算器及びアキュムレータ部
４１（図１３）に供給される。各記憶回路４８１〜４８
４のラッチ回路９８から出力される重みづけデータはセ
レクタ４８７に与えられ、そこでタイミング信号ＴＳ４
に従って各チャンネルのものが順次選択され、時分割多
重化される。こうして時分割多重化されたチャンネル１
〜４の重みづけデータＷＥＩＡはＡ系列の乗算器及びア
キュムレータ部４１（図１３）に供給される。各記憶回
路４８１〜４８４のラッチ回路９９にラッチされた各チ
ャンネル１〜４の偶奇識別データＥＯＡ１〜ＥＯＡ４は
対応するチャンネルのステートメモリ４０１〜４０４
（図１３）に並列的に与えられる。

【００８６】＜ピッチ同期出力回路５０：図１５＞図１
５において、セレクタ５０１のＢ入力にはＡ系列の乗算
器及びアキュムレータ部４１（図１０、図１３）から出
力されたチャンネル１〜４のフィルタ済み楽音信号サン
プル値データＳＭＡが時分割多重的に与えられる。図１
３のラッチ回路８５において各チャンネル１〜４のフィ
ルタ済み出力が取り込まれるタイミングは図１９のＳＵ
Ｍの欄の累算最終タイムスロット（斜線の部分）であ
り、これにより、各チャンネル１〜４のフィルタ済みサ
ンプル値データＳＭＡのチャンネルタイミングを示すと
図１６のようになる。セレクタ５０１のＣ入力にはＢ系
列の乗算器及びアキュムレータ部４３（図１０）から出
力されたチャンネル５〜８のフィルタ済み楽音信号サン
プル値データＳＭＢが時分割多重的に与えられる。この
データＳＭＢのチャンネルタイミングは図１６のようで
ある。

【００８７】セレクタ５０１のＡ入力には８ステージの
シフトレジスタ５０２の出力が与えられ、該セレクタ５
０１の出力は該シフトレジスタ５０２に入力される。こ
のセレクタ５０１とシフトレジスタ５０２は、各チャン
ネル１〜８のフィルタ済みサンプル値データを図２のＰ
Ｓ１のチャンネルタイミングに示すような１タイムスロ
ット単位の高速の時分割タイミングに従って時分割多重
化するためのものである。図１２のデコーダ５６からタ
イムスロット５７、１３、２６、４６において“１”と
なるタイミング信号１ＲＥＧＬＤＡとタイムスロット１
１、３１、４４、６４において“１”となるタイミング
信号１ＲＥＧＬＤＢが発生され、これが図１５のセレク
タ５０１のＢ選択制御入力ＳＢとＣ選択制御入力ＳＣに
与えられる。これにより、Ｂ入力に与えられるデータＳ
ＭＡのうち、チャンネル１のデータがタイムスロット５
７（これは図２に示すＰＳ１のチャンネルタイミングの
うちチャンネル１のタイミングに対応する）で選択さ
れ、チャンネル２のデータがタイムスロット１３（図２
のＰＳ１のチャンネル２のタイミング）で選択され、チ
ャンネル３のデータがタイムスロット２６（図２のＰＳ
１のチャンネル３のタイミング）で選択され、チャンネ
ル４のデータがタイムスロット４６（図２のＰＳ１のチ
ャンネル４のタイミング）で選択される。また、Ｃ入力
に与えられるデータＳＭＢのうち、チャンネル５のデー
タがタイムスロット１１（図２のＰＳ１のチャンネル５
のタイミング）で選択され、チャンネル６のデータがタ
イムスロット３１（図２のＰＳ１のチャンネル６のタイ
ミング）で選択され、チャンネル７のデータがタイムス
ロット４４（図２のＰＳ１のチャンネル７のタイミン
グ）で選択され、チャンネル８のデータがタイムスロッ
ト６４（図２のＰＳ１のチャンネル８のタイミング）で
選択される。

【００８８】タイミング信号１ＲＥＧＬＤＡ、１ＲＥＧ
ＬＤＢをノア回路５０３で反転した信号がセレクタ５０
１のＡ選択制御入力ＳＡに与えられる。従って、上述の
各タイミングでシフトレジスタ５０２に取り込まれた各
チャンネルのフィルタ済みサンプル値データは、それ以
外のタイミングでは該シフトレジスタ５０２で循環保持
される。シフトレジスタ５０２の出力はセレクタ５０４
のＡ入力に与えられる。セレクタ５０４の出力は８ステ
ージのシフトレジスタ５０５に入力される。シフトレジ
スタ５０５の出力はセレクタ５０４のＢ入力を介して入
力側に戻される。セレクタ５０４及びシフトレジスタ５
０５は、ディジタルフィルタの出力楽音信号をそのピッ
チに同期して再サンプリングするためのものである。セ
レクタ５０４のＡ選択制御入力ＳＡには入力インタフェ
ース３８（図１１）から与えられる遅延されたピッチ同
期信号ＰＳ１Ｄが８タイムスロットの遅延回路５０６を
介して入力される。

【００８９】図１１において、ピッチ同期信号ＰＳ１は
オア回路５１を介して６４ステージのシフトレジスタ１
００に入力される。このシフトレジスタ１００で２４タ
イムスロット遅延されたピッチ同期信号がアンド回路１
０１に入力され、４０タイムスロット遅延されたものが
アンド回路１０２に入力され、４８タイムスロット遅延
されたものがアンド回路１０３に入力され、６４タイム
スロット遅延されたものがアンド回路１０４に入力され
る。各アンド回路１０１〜１０４の他の入力には、図１
２のデコーダ５６から発生されたタイミング信号ＰＳＳ
１〜ＰＳＳ４が夫々入力される。各アンド回路１０１〜
１０４の出力はオア回路１０５に与えられ、遅延された
ピッチ同期信号ＰＳ１Ｄが得られる。各信号ＰＳＳ１〜
ＰＳＳ４の発生タイミングは図１２中にかっこ書きで示
した通りである。そこにおいて、例えば「１ｙ８」なる
表示は８タイムスロット周期で１番目のタイムスロット
で信号“１”が発生することを示す。従って、タイミン
グ信号ＰＳＳ１の場合、「１ｙ８，３ｙ８」であるか
ら、８タイムスロット周期で１番目と３番目のタイムス
ロットで夫々信号“１”が発生する。図１２中の各信号
ＰＳＳ１〜ＰＳＳ４のかっこ内の表示と図２のＰＳ１の
チャンネルタイミングとを参照すれば明らかなように、
信号ＰＳＳ１はＰＳ１におけるチャンネル１と３のタイ
ミングで“１”となり、ＰＳＳ２はＰＳ１におけるチャ
ンネル２と６のタイミングで“１”となり、ＰＳＳ３は
ＰＳ１におけるチャンネル３と７のタイミングで“１”
となり、ＰＳＳ４はＰＳ１におけるチャンネル４と８の
タイミングで“１”となる。以上により、チャンネル１
と５のピッチ同期信号ＰＳ１は２４タイムスロット、２
と６のＰＳ１は４０タイムスロット、３と７のＰＳ１は
４８タイムスロット、４と８のＰＳ１は６４タイムスロ
ット、夫々遅延したものを遅延されたピッチ同期信号Ｐ
Ｓ１Ｄとする。このようにチャンネルによって遅延時間
が異なる理由は、アダプティブディジタルフィルタ装置
２１（図１０）における各チャンネル１〜４、５〜８の
演算タイミングのずれに合せたからである。

【００９０】図１５に戻り、遅延されたピッチ同期信号
ＰＳ１Ｄは遅延回路５０６で更に８タイムスロット遅延
され、セレクタ５０４の入力ＳＡに与えられる。セレク
タ５０４は或るチャンネルの信号ＰＳ１Ｄが“１”のと
きそのチャンネルのフィルタ済みサンプル値データをシ
フトレジスタ５０２から取り込み、シフトレジスタ５０
５に入力する。それ以外のときは、シフトレジスタ５０
５の内容がセレクタ５０４のＢ入力を介して循環保持さ
れる。こうして、セレクタ５０４及びシフトレジスタ５
０５の回路において、各チャンネルのフィルタ済みサン
プル値データがそのチャンネルで発生すべき楽音のピッ
チに同期して再サンプリングされる。

【００９１】＜フィルタ演算のピッチ同期／非同期の切
替＞マイコンインタフェース４４（図１０）から図１１
のオア回路５１に与えられるピッチ同期／非同期指定信
号ＰＡＳＹは、ピッチ同期でフィルタ演算を行う場合常
に“０”であり、入力インタフェース３８はピッチ同期
信号ＰＳ１に応答してフィルタ演算要求信号φＦ１〜φ
Ｆ８及び遅延されたピッチ同期信号ＰＳ１Ｄを発生す
る。従って、ピッチ同期信号ＰＳ１が発生したとき、つ
まりフィルタをかけるべき楽音信号のピッチに同期した
サンプリング周期で、ディジタルフィルタ演算が行われ
る。これにより、得られるフィルタ特性は移動フォルマ
ントとなる。ピッチに同期させずにフィルタ演算を行う
場合は、ピッチ同期／非同期指定信号ＰＡＳＹを常に
“１”とする。従って、図１１のオア回路５１の出力は
ピッチ同期信号ＰＳ１の有無にかかわらず、常に“１”
となる。従って、入力インタフェース３８は各フィルタ
演算サイクル（６４タイムスロット）毎に一定周期でフ
ィルタ演算要求信号φＦ１〜φＦ８及び信号ＰＳ１Ｄを
発生する。従って、ディジタルフィルタ演算におけるサ
ンプリング周波数はピッチに無関係に一定（例えば５０
ｋＨｚ）となり、得られるフィルタ特性は固定フォルマ
ントとなる。

【００９２】＜変更例＞図１５に示したピッチ同期出力
回路５０はシフトレジスタ５０２、５０５を用いてチャ
ンネル時分割でピッチ同期処理を行っているが、これに
限らず、各チャンネル毎に並列的に記憶回路を設け、並
列的にピッチ同期処理を行うようにしてもよい。上記実
施例では、ディジタルフィルタとして係数が対称性を示
すＦＩＲフィルタを用いたが、これに限らず非対称の係
数のＦＩＲフィルタを用いてもよい。また、フィルタ型
式はＦＩＲに限らずＩＩＲ（無限インパルス応答）やそ
の他の型式を用いるようにしてもよい。図２０に示した
パラメータメモリの記憶フォーマットはこれに限定され
ず、様々な変更が可能である。また、パラメータメモリ
のアドレスの仕方は上記実施例に示した手順に限らず、
様々な変更が可能である。例えば、実施例ではキーグル
ープテーブルを先にアクセスし、次にタッチグループテ
ーブルをアクセスしているが、これは逆であってもよ
い。また、図１４ではプログラムメモリ４５１に読み出
し手順を予め記憶したマイクロプログラミング方式を採
用し、これによりパラメータメモリ４７の読み出しを行
うようにしているが、このようなマイクロプログラム方
式によらずに、完全なハードワイヤード回路あるいは完
全なソフトウェアプログラムによって読み出し制御を行
うようにしてもよい。

【００９３】また、上記実施例ではパラメータ決定因子
が音高／音域、鍵タッチ、音色種類の３種であるとした
が、これに限らない。例えば時間経過をパラメータ決定
因子に含め、楽音発音時の時間経過に応じて変化するフ
ィルタパラメータを読み出すようにしてもよい。その場
合、図１４のパラメータプロセシングユニット４５は楽
音発音中も動作し得るように適宜設計するものとする。
また、ブリリアンス操作子等の適宜の手動操作子の操作
量に応じた出力をパラメータ決定因子として用いてもよ
い。また、上記実施例では複音型の電子楽器においてこ
の発明を適用しているが、単音型の電子楽器においても
適用することができるのは勿論である。また、専用の電
子楽器に限らず、楽音信号発生又は処理機能を持つ装置
一般においてこの発明を適用することができる。上記実
施例では、トーンジェネレータからアダプティブディジ
タルフィルタ装置に入力されるディジタル楽音信号サン
プル値データそれ自体がピッチに同期してサンプリング
された状態となっているものとしているが、これに限ら
ない。例えば、ピッチ非同期の固定サンプリング周期で
サンプリングされたディジタル楽音信号をディジタルフ
ィルタ装置に入力する場合でも、ピッチ同期信号によっ
てこの入力ディジタル楽音信号をサンプリングし直しな
がらピッチに同期したフィルタ演算動作を行うようにす
ればよい。また、上記実施例ではピッチ同期信号発生回
路はトーンジェネレータ内に含まれており、そこで発生
したピッチ同期信号をアダプティブディジタルフィルタ
装置に導入するようにしているが、これに限らない。例
えば、ピッチに同期したサンプリング周期を持つディジ
タル楽音信号をディジタルフィルタに入力する場合、こ
のディジタル楽音信号のサンプル値データの変化を検出
することによりピッチ同期信号を発生し、こうして発生
したピッチ同期信号によってフィルタ演算動作を制御す
るようにしてもよい。

【００９４】

【発明の効果】以上の通り、この発明によれば、パラメ
ータ決定因子の組合せの総数に比較してパラメータ記憶
手段で記憶しておくパラメータ組数を少なくすることが
できるので、メモリ容量を節約することができる。特
に、鍵タッチや音域あるいは時間経過など多種類のパラ
メータ決定因子の多様な組合せによって微妙な音色制御
を行おうとする場合に、節約したパラメータメモリ構成
によって孫色のないそのような音色制御を行うことがで
きるので有利である。すなわち、この発明によれば、複
数のパラメータ決定因子の組合せの各々に対応するパラ
メータ記憶手段読出し用のアドレスデータをパラメータ
アドレス記憶手段においてそれぞれ記憶しておくことに
より、複数のパラメータ決定因子の組合せに従う音色制
御を、多様な制御態様で行なえることになり、夫々の組
合せに最適な高品質の音色制御が行なえるようになる、
という効果を奏すると共に、これらの各アドレスデータ
の中には、パラメータ決定因子の異なる組合せに対して
パラメータ記憶手段における同じアドレスを指示するも
のがあることを特徴としていることにより、パラメータ
記憶手段において実際に記憶するパラメータ数を、可能
なパラメータ決定因子の組合せ数よりも少数とすること
ができ、メモリ容量を節約することができる、という効
果を奏する。

【図面の簡単な説明】

【図１】 この発明の一実施例に係る電子楽器の全体構
成を示すブロック図。

【図２】 同実施例における主要な信号のタイミングを
示すタイミングチャート。

【図３】 図１のトーンジェネレータ内に含まれるピッ
チ同期信号発生回路の一例を示すブロック図。

【図４】 ＦＩＲフィルタの基本構成を示すブロック
図。

【図５】 直線位相ＦＩＲフィルタにおけるインパルス
応答の対称性の一例を次数Ｎが奇数のときについて示す
グラフ。

【図６】 直線位相ＦＩＲフィルタにおけるインパルス
応答の対称性の一例を次数Ｎが偶数のときについて示す
グラフ。

【図７】 直線位相ＦＩＲフィルタにおける周波数応答
特性の一例を次数Ｎが奇数のときについて示すグラフ。

【図８】 直線位相ＦＩＲフィルタにおける周波数応答
特性の一例を次数Ｎが偶数のときについて示すグラフ。

【図９】 フィルタ係数を求めるための手順の一例を示
すフローチャート。

【図１０】 図１におけるアダプティブディジタルフィ
ルタ装置の一例を示すブロック図。

【図１１】 図１０における入力インタフェースの一例
を示すブロック図。

【図１２】 図１０におけるタイミング信号発生回路の
一例を示すブロック図。

【図１３】 図１０におけるステートメモリと乗算器及
びアキュムレータ部の一例（すなわちＦＩＲ型ディジタ
ルフィルタ回路の一例）を示すブロック図。

【図１４】 図１０におけるパラメータプロセシングユ
ニットとパラメータ供給回路の一例を示すブロック図。

【図１５】 図１０におけるピッチ同期出力回路の一例
を示すブロック図。

【図１６】 フィルタ演算タイミングを制御する各種信
号の発生例を示すタイミングチャート。

【図１７】 図１３に示されたディジタルフィルタ回路
において偶数次（３２次）から成るフィルタ特性を実現
する場合のＦＩＲ型フィルタ演算の基本動作を説明する
ための略図。

【図１８】 同じディジタルフィルタ回路において奇数
次（３１次）から成るフィルタ特性を実現する場合のＦ
ＩＲ型フィルタ演算の基本動作を説明するための略図。

【図１９】 図１３に示したようなＡ、Ｂ２系列のディ
ジタルフィルタ回路における８チャンネル分のフィルタ
演算動作タイミングを示す図。

【図２０】 図１０及び図１４に示されたパラメータメ
モリにおける記憶フォーマットの一例を示す図。

【符号の説明】

１０ 鍵盤 １１ 鍵タッチ検出器 １８ トーンジェネレータ １９ ピッチ同期信号発生回路 ２１，２２ アダプティブディジタルフィルタ装置 ４０，４２ ステートメモリ ４１，４３ 乗算器及びアキュムレータ部 ４５ パラメータプロセシングユニット ４７ パラメータメモリ ５０ ピッチ同期出力回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数組のパラメータを記憶したパラメー
   タ記憶手段と、 少なくとも３つのパラメータ決定因子の組合せに対応し
   て前記パラメータ記憶手段から読み出すべきパラメータ
   の該パラメータ記憶手段におけるアドレスを指示するア
   ドレスデータをそれぞれ記憶するものであって、記憶さ
   れた当該各アドレスデータの中には前記パラメータ決定
   因子の異なる組合せに対して前記パラメータ記憶手段に
   おける同じアドレスを指示するものがあることを特徴と
   するパラメータアドレス記憶手段と、 パラメータ決定因子の組合せを特定する入力に対応し
   て、該入力によって特定されるパラメータ決定因子の組
   合せに対応する特定のアドレスデータを前記パラメータ
   アドレス記憶手段から読み出し、読み出したアドレスデ
   ータに応じて前記パラメータ記憶手段から１組のパラメ
   ータを読み出す読出し手段とを具え、読み出したパラメ
   ータを楽音の設定又は制御のために供給するようにした
   電子楽器のパラメータ供給装置。
2. 【請求項２】 前記少なくとも３つのパラメータ決定因
   子は、発生すべき楽音の音高又は音域情報、音色情報、
   タッチ情報に対応するものである請求項１に記載の電子
   楽器のパラメータ供給装置。
3. 【請求項３】 前記パラメータアドレス記憶手段は、前
   記各パラメータ決定因子を所定の順序で序列づけし、こ
   の序列に従って階層化されたメモリ構造を有することを
   特徴とする請求項１に記載の電子楽器のパラメータ供給
   装置。