JPH08107324A - 可変ディレーライン回路 - Google Patents
可変ディレーライン回路Info
- Publication number
- JPH08107324A JPH08107324A JP24045794A JP24045794A JPH08107324A JP H08107324 A JPH08107324 A JP H08107324A JP 24045794 A JP24045794 A JP 24045794A JP 24045794 A JP24045794 A JP 24045794A JP H08107324 A JPH08107324 A JP H08107324A
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- JP
- Japan
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- delay line
- variable delay
- impedance
- output
- line
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- Pending
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Abstract
(57)【要約】
【目的】 インピーダンス整合を取ることが可能な可変
ディレーライン回路を提供すること。 【構成】 可変ディレーライン１の出力側に２個の抵抗
器２，３によるインピーダンス変換器を接続する。これ
らの抵抗値を一定の値とすることによりディレーライン
５３の出力端子５４におけるインピーダンスと出力信号
線５８とのインピーダンスを整合させることができる。
ディレーライン回路を提供すること。 【構成】 可変ディレーライン１の出力側に２個の抵抗
器２，３によるインピーダンス変換器を接続する。これ
らの抵抗値を一定の値とすることによりディレーライン
５３の出力端子５４におけるインピーダンスと出力信号
線５８とのインピーダンスを整合させることができる。
Description
【０００１】
【産業上の利用分野】本発明は可変ディレーライン回路
に関し、特にインピーダンス整合機能を有する可変ディ
レーライン回路に関する。
に関し、特にインピーダンス整合機能を有する可変ディ
レーライン回路に関する。
【０００２】
【従来の技術】図３は従来の可変ディレーライン回路の
一回路図である。可変ディレーライン回路５０は、一端
が抵抗器５１で終端され、中間点に移動式コンタクト５
２が摺動自在に接続されたディレーライン（分布定数ラ
イン）５３を有し、ディレーライン５３の他端に出力端
子５４を設けたものである。そして、移動式コンタクト
５２とドライバ５５とが入力信号線５６にて接続され、
出力端子５４とレシーバ５７とが出力信号線５８にて接
続される。
一回路図である。可変ディレーライン回路５０は、一端
が抵抗器５１で終端され、中間点に移動式コンタクト５
２が摺動自在に接続されたディレーライン（分布定数ラ
イン）５３を有し、ディレーライン５３の他端に出力端
子５４を設けたものである。そして、移動式コンタクト
５２とドライバ５５とが入力信号線５６にて接続され、
出力端子５４とレシーバ５７とが出力信号線５８にて接
続される。
【０００３】そして、ドライバ５５から出力される信号
は移動式コンタクト５２の位置により決まるディレイ
（遅延）時間をもってレシーバ５７に入力される。
は移動式コンタクト５２の位置により決まるディレイ
（遅延）時間をもってレシーバ５７に入力される。
【０００４】また、特開平１−２９７９１１号公報、実
開平２−７９０２１号公報および実開昭６１−１５８２
６号公報にインピーダンス変換器をディレーラインの出
力側に接続した技術が開示されている。
開平２−７９０２１号公報および実開昭６１−１５８２
６号公報にインピーダンス変換器をディレーラインの出
力側に接続した技術が開示されている。
【０００５】
【発明が解決しようとする課題】ところが、従来の可変
ディレーライン回路によれば、移動式コンタクト５２と
ディレイライン５３との接続点Ａは信号の分岐点となる
ため、入力信号線５６のインピーダンスＺ１はディレー
ライン５３のインピーダンスＺ０の２倍に設定されてい
た。また、入力信号線５６のインピーダンスＺ１と出力
信号線５８のインピーダンスＺ２とは一般に同じ値にす
るため、出力端子５４にてインピーダンス不整合が発生
し、この不整合がレシーバ５７の入力端子５９にて伝送
波形を大きく歪ませる原因となっていた。したがって、
この伝送波形の歪みを避けてノイズマージンを確保する
ために、信号の高速動作や出力信号線５８の線長を制限
する必要があった。
ディレーライン回路によれば、移動式コンタクト５２と
ディレイライン５３との接続点Ａは信号の分岐点となる
ため、入力信号線５６のインピーダンスＺ１はディレー
ライン５３のインピーダンスＺ０の２倍に設定されてい
た。また、入力信号線５６のインピーダンスＺ１と出力
信号線５８のインピーダンスＺ２とは一般に同じ値にす
るため、出力端子５４にてインピーダンス不整合が発生
し、この不整合がレシーバ５７の入力端子５９にて伝送
波形を大きく歪ませる原因となっていた。したがって、
この伝送波形の歪みを避けてノイズマージンを確保する
ために、信号の高速動作や出力信号線５８の線長を制限
する必要があった。
【０００６】また、特開平１−２９７９１１号公報、実
開平２−７９０２１号公報および実開昭６１−１５８２
６号公報には抵抗器を用いたインピーダンス変換器が開
示されているが、いずれも固定または多分岐形ディレー
ラインに対するものであり、可変ディレーラインに対す
るものについては開示されていない。
開平２−７９０２１号公報および実開昭６１−１５８２
６号公報には抵抗器を用いたインピーダンス変換器が開
示されているが、いずれも固定または多分岐形ディレー
ラインに対するものであり、可変ディレーラインに対す
るものについては開示されていない。
【０００７】そこで本発明の目的は、インピーダンス整
合を取ることが可能な可変ディレーライン回路を提供す
ることにある。
合を取ることが可能な可変ディレーライン回路を提供す
ることにある。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に本発明は、可変ディレーラインの出力側に抵抗器によ
るインピーダンス変換素子を接続したことを特徴とす
る。
に本発明は、可変ディレーラインの出力側に抵抗器によ
るインピーダンス変換素子を接続したことを特徴とす
る。
【０００９】
【作用】可変ディレーラインの出力側に抵抗器によるイ
ンピーダンス変換器を接続し、抵抗値を一定の値とする
ことにより、ディレーラインの出力側と出力信号線との
インピーダンスの整合を取ることができる。また、イン
ピーダンス変換器を抵抗器で構成したことから入力信号
のレベルを減衰させる効果が得られる。
ンピーダンス変換器を接続し、抵抗値を一定の値とする
ことにより、ディレーラインの出力側と出力信号線との
インピーダンスの整合を取ることができる。また、イン
ピーダンス変換器を抵抗器で構成したことから入力信号
のレベルを減衰させる効果が得られる。
【００１０】
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図１は本発明に係る可変ディレー
ライン回路の一実施例の回路図である。なお、以下示す
図面において、従来例と同様の構成部分については同一
番号を付し、その説明を省略する。
照しながら説明する。図１は本発明に係る可変ディレー
ライン回路の一実施例の回路図である。なお、以下示す
図面において、従来例と同様の構成部分については同一
番号を付し、その説明を省略する。
【００１１】可変ディレーライン回路１は、従来の可変
ディレーライン回路５０の出力端子５４と出力信号線５
８間にインピーダンス変換器を接続したものである。そ
して、インピーダンス変換器はディレーライン５３の出
力端子５４と出力信号線５８間に接続された第１の抵抗
器２と、出力信号線５８とアース間に接続された第２の
抵抗器３とからなる。
ディレーライン回路５０の出力端子５４と出力信号線５
８間にインピーダンス変換器を接続したものである。そ
して、インピーダンス変換器はディレーライン５３の出
力端子５４と出力信号線５８間に接続された第１の抵抗
器２と、出力信号線５８とアース間に接続された第２の
抵抗器３とからなる。
【００１２】そして、これらの抵抗器２，３の抵抗値Ｒ
１，Ｒ２は次の条件を満足する値に設定される。すなわ
ち、可変ディレーライン１の終端抵抗器５１の抵抗値を
Ｒ３、インピーダンス変換器２，３の入力インピーダン
ス，出力インピーダンスをそれぞれＺｉｎ、Ｚｏｕｔ、
ディレーライン５３のインピーダンスをＺ０、出力信号
線５８のインピーダンスをＺ２、ドライバ５５の出力イ
ンピーダンスをＲｏｎ、ドライバ５５の出力論理振幅を
Ｖｐｐとすると、インピーダンス整合を取るための関係
式は、 Ｚｉｎ＝Ｒ１＋（Ｒ２／／Ｚ２）＝Ｚ０…（１） Ｚｏｕｔ＝（Ｚ０＋Ｒ１）／／Ｒ２＝Ｚ２…（２） となる。
１，Ｒ２は次の条件を満足する値に設定される。すなわ
ち、可変ディレーライン１の終端抵抗器５１の抵抗値を
Ｒ３、インピーダンス変換器２，３の入力インピーダン
ス，出力インピーダンスをそれぞれＺｉｎ、Ｚｏｕｔ、
ディレーライン５３のインピーダンスをＺ０、出力信号
線５８のインピーダンスをＺ２、ドライバ５５の出力イ
ンピーダンスをＲｏｎ、ドライバ５５の出力論理振幅を
Ｖｐｐとすると、インピーダンス整合を取るための関係
式は、 Ｚｉｎ＝Ｒ１＋（Ｒ２／／Ｚ２）＝Ｚ０…（１） Ｚｏｕｔ＝（Ｚ０＋Ｒ１）／／Ｒ２＝Ｚ２…（２） となる。
【００１３】図２は可変ディレーライン回路の等価回路
の回路図である。この回路は直流信号に対する等価回路
で、抵抗器４はドライバ５５の出力インピーダンスを示
す抵抗器であり抵抗値をＲｏｎとする。また、インピー
ダンス変換器２，３の入力振幅レベルをＶｉｎとする
と、 Ｖｉｎ＝［（Ｒ１＋Ｒ２）／／Ｒ３］／｛［（Ｒ１＋Ｒ２）／／Ｒ３］＋Ｒｏ ｎ｝・Ｖｐｐ…（３） となる。
の回路図である。この回路は直流信号に対する等価回路
で、抵抗器４はドライバ５５の出力インピーダンスを示
す抵抗器であり抵抗値をＲｏｎとする。また、インピー
ダンス変換器２，３の入力振幅レベルをＶｉｎとする
と、 Ｖｉｎ＝［（Ｒ１＋Ｒ２）／／Ｒ３］／｛［（Ｒ１＋Ｒ２）／／Ｒ３］＋Ｒｏ ｎ｝・Ｖｐｐ…（３） となる。
【００１４】さらに、インピーダンス変換器２，３の出
力振幅レベルをＶｏｕｔとすると、Ｖｏｕｔは、Ｒ１と
Ｒ２の抵抗分割比にＶｉｎを掛けた値となるから、 Ｖｏｕｔ＝［（Ｒ１＋Ｒ２）／／Ｒ３］／｛［（Ｒ１＋Ｒ２）／／Ｒ３］＋Ｒ ｏｎ｝・Ｖｐｐ・［Ｒ２／（Ｒ１＋Ｒ２）］…（４） となる。
力振幅レベルをＶｏｕｔとすると、Ｖｏｕｔは、Ｒ１と
Ｒ２の抵抗分割比にＶｉｎを掛けた値となるから、 Ｖｏｕｔ＝［（Ｒ１＋Ｒ２）／／Ｒ３］／｛［（Ｒ１＋Ｒ２）／／Ｒ３］＋Ｒ ｏｎ｝・Ｖｐｐ・［Ｒ２／（Ｒ１＋Ｒ２）］…（４） となる。
【００１５】この式（４）は入力信号の振幅レベルＶｉ
ｎがインピーダンス変換器２，３によりＶｏｕｔのレベ
ルに下がることを意味する。
ｎがインピーダンス変換器２，３によりＶｏｕｔのレベ
ルに下がることを意味する。
【００１６】したがって、式（１），（２）により定め
られる抵抗値Ｒ１，Ｒ２にてインピーダンス変換器２，
３を構成することにより、ディレーライン５３の出力側
と出力信号線５８とのインピーダンス整合を取ることが
でき、かつ式（４）により高振幅信号を低振幅信号にレ
ベル変換することができる。
られる抵抗値Ｒ１，Ｒ２にてインピーダンス変換器２，
３を構成することにより、ディレーライン５３の出力側
と出力信号線５８とのインピーダンス整合を取ることが
でき、かつ式（４）により高振幅信号を低振幅信号にレ
ベル変換することができる。
【００１７】
【発明の効果】本発明によれば、可変ディレーラインの
出力側に抵抗器によるインピーダンス変換器を接続した
ことにより、ディレーラインの出力側と出力信号線間の
インピーダンス整合を取ることができる。したがって、
伝送波形の歪みを低下させ、かつ、入出力信号線の線長
の制限をなくし自由な配線の引き回しが可能となる。
出力側に抵抗器によるインピーダンス変換器を接続した
ことにより、ディレーラインの出力側と出力信号線間の
インピーダンス整合を取ることができる。したがって、
伝送波形の歪みを低下させ、かつ、入出力信号線の線長
の制限をなくし自由な配線の引き回しが可能となる。
【００１８】また、高振幅信号を低振幅信号にレベル変
換することができるため、高速動作する信号を伝送する
ことも可能となる。
換することができるため、高速動作する信号を伝送する
ことも可能となる。
【図１】本発明に係る可変ディレーライン回路の一実施
例の回路図である。
例の回路図である。
【図２】同可変ディレーライン回路の等価回路の回路図
である。
である。
【図３】従来の可変ディレーライン回路の一回路図であ
る。
る。
１ 可変ディレーライン回路 ２、３ 抵抗器 ５１ 終端抵抗 ５３ ディレーライン
Claims (3)
- 【請求項１】 可変ディレーラインの出力側に抵抗器に
よるインピーダンス変換素子を接続したことを特徴とす
る可変ディレーライン回路。 - 【請求項２】 前記抵抗器は可変ディレーラインの出力
と出力信号線間に接続された第１の抵抗器と、前記出力
信号線とアース間に接続された第２の抵抗器とからなる
ことを特徴とする請求項１記載の可変ディレーライン回
路。 - 【請求項３】 前記可変ディレーラインは、一端が終端
され、中間点に入力信号が印加された分布定数ラインを
有し、前記分布定数ラインの他端に前記インピーダンス
変換素子を接続したことを特徴とする請求項１または２
記載の可変ディレーライン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24045794A JPH08107324A (ja) | 1994-10-05 | 1994-10-05 | 可変ディレーライン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24045794A JPH08107324A (ja) | 1994-10-05 | 1994-10-05 | 可変ディレーライン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107324A true JPH08107324A (ja) | 1996-04-23 |
Family
ID=17059790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24045794A Pending JPH08107324A (ja) | 1994-10-05 | 1994-10-05 | 可変ディレーライン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1089206C (zh) * | 1996-08-13 | 2002-08-14 | 三星电子株式会社 | 阻抗匹配电路和具有该电路的显示装置 |
-
1994
- 1994-10-05 JP JP24045794A patent/JPH08107324A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1089206C (zh) * | 1996-08-13 | 2002-08-14 | 三星电子株式会社 | 阻抗匹配电路和具有该电路的显示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000418 |