JPH08106108A - Thin-film transistor matrix and its production - Google Patents
Thin-film transistor matrix and its productionInfo
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- JPH08106108A JPH08106108A JP24133294A JP24133294A JPH08106108A JP H08106108 A JPH08106108 A JP H08106108A JP 24133294 A JP24133294 A JP 24133294A JP 24133294 A JP24133294 A JP 24133294A JP H08106108 A JPH08106108 A JP H08106108A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は薄膜トランジスタマトリ
クス及びその製造方法に関し、更に詳しくいえば、液晶
ディスプレイ等に用いられる薄膜トランジスタマトリク
ス及びその製造方法に関する。近年、ラップトップパー
ソナルコンピューターや壁掛けテレビに使用する薄膜ト
ランジスタ（ＴＦＴ：Thin Film Transistor）マトリ
クス型カラー液晶パネルの開発が進められている。ＴＦ
Ｔマトリクス型カラー液晶パネルは、その表示品質がＣ
ＲＴと代替できる性能を確保できる事が認知されつつあ
るが、価格・信頼性・製造歩留りの点で更なる改善が望
まれている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor matrix and a method for manufacturing the same, and more particularly to a thin film transistor matrix used for a liquid crystal display and the like and a method for manufacturing the same. In recent years, development of thin film transistor (TFT) matrix type color liquid crystal panels for use in laptop personal computers and wall-mounted televisions has been underway. TF
The display quality of the T matrix type color liquid crystal panel is C
Although it is recognized that the performance that can replace RT can be secured, further improvement is desired in terms of price, reliability, and manufacturing yield.
【０００２】[0002]
【従来の技術】図７に一般的なＴＦＴマトリクスの部分
平面図を示す。図７に示すように、ＴＦＴとこれに接続
された画素電極ＰＥとがマトリクス状に配置され、ＴＦ
Ｔのゲート電極が共通のゲートバスラインＧＢに、ドレ
イン電極が共通のドレインバスラインＤＢにそれぞれ接
続され、各画素電極ＰＥの下層に補助容量バスラインＳ
ＣＢが形成されてなるものである。2. Description of the Related Art FIG. 7 is a partial plan view of a general TFT matrix. As shown in FIG. 7, TFTs and pixel electrodes PE connected to the TFTs are arranged in a matrix, and TF
The gate electrode of T is connected to the common gate bus line GB, the drain electrode is connected to the common drain bus line DB, and the auxiliary capacitance bus line S is formed below each pixel electrode PE.
CB is formed.
【０００３】上記のＴＦＴマトリクスの形成方法を図８
〜図１０を参照しながら説明する。なお、図８は完成さ
れたＴＦＴマトリクスの一画素部の上面図であり、図９
（ａ）〜（ｆ）及び図１０（ａ），（ｂ）は従来例に係
るＴＦＴマトリクスの一部分であるドレインバスライン
の製造工程を示す断面図である。図９（ａ）〜（ｆ）及
び図１０（ａ），（ｂ）において左側の断面図は図８の
Ｘ−Ｘ線断面におけるものであり、右側の断面図は図８
のＹ−Ｙ線断面におけるものである。A method of forming the above TFT matrix is shown in FIG.
-It demonstrates, referring FIG. 8 is a top view of one pixel portion of the completed TFT matrix, and FIG.
10A to 10F and FIGS. 10A and 10B are cross-sectional views showing a manufacturing process of a drain bus line which is a part of a TFT matrix according to a conventional example. 9 (a) to 9 (f) and FIGS. 10 (a) and 10 (b), the left sectional view is taken along the line XX of FIG. 8, and the right sectional view is shown in FIG.
In the section taken along line YY.
【０００４】まず、図９（ａ）に示すように、透明基板
２１上に金属膜を形成した後、パターニングし、ゲート
バスライン（ＧＢ）２２Ａと補助容量バスライン（ＳＣ
Ｂ）２２Ｂを同時に形成する。次に、図９（ｂ）に示す
ように、全面にゲート絶縁膜２３とＴＦＴの動作半導体
層となるアモルファスシリコン膜（以下ａ−Ｓｉ膜と称
する）２４及びチャネル保護膜２４′を連続的に形成す
る。First, as shown in FIG. 9A, a metal film is formed on the transparent substrate 21 and then patterned to form a gate bus line (GB) 22A and an auxiliary capacitance bus line (SC).
B) 22B is formed at the same time. Next, as shown in FIG. 9B, a gate insulating film 23, an amorphous silicon film (hereinafter referred to as an a-Si film) 24 serving as an operating semiconductor layer of the TFT, and a channel protective film 24 'are continuously formed on the entire surface. Form.
【０００５】次に、図９（ｃ）に示すように、所定の領
域のチャネル保護膜２４′をエッチングし、除去して、
図９（ｄ）に示すように、ｎ+ 型のアモルファスシリコ
ン膜（以下ｎ+ ａ−Ｓｉ膜と称する）２５とＣｒ膜２６
を形成する。その後、Ｃｒ膜２６及びｎ+ ａ−Ｓｉ層２
５をパターニングして、ソース／ドレイン電極とＴＦＴ
のコンタクト層を形成するするとともに、Ｃｒ膜２６
Ａ，ｎ + ａ−Ｓｉ膜２５Ａ，ａ−Ｓｉ膜２４Ａの３層膜
から構成される図９（ｅ）に示すようなドレインバスラ
インＤＢを形成する。Next, as shown in FIG.
The channel protection film 24 'in the region is etched and removed,
As shown in FIG. 9D, n+Type of amorphous silicon
Film (hereinafter n+25) and Cr film 26
To form Then, the Cr film 26 and n+a-Si layer 2
5 is patterned to form source / drain electrodes and TFT
Of the Cr film 26 while forming the contact layer of
A, n +Three-layer film of a-Si film 25A and a-Si film 24A
And a drain busler as shown in FIG.
Form the in-DB.
【０００６】次に、図９（ｆ）に示すように、全面に層
間絶縁膜２７を形成する。次いで、ＴＦＴのソース電極
上、及び補助容量電極上にビアホールを形成する。次
に、図１０（ａ）に示すように全面にＩＴＯ（Indium T
in Oxide）膜２８を形成した後、ＩＴＯ膜２８を選択的
にエッチング・除去して、図１０（ｂ）や図８に示すよ
うに、画素電極２８Ａ及びドレインバスラインＤＢを挟
んで隣接する画素電極２８Ｂを形成する。Next, as shown in FIG. 9F, an interlayer insulating film 27 is formed on the entire surface. Next, a via hole is formed on the source electrode of the TFT and on the auxiliary capacitance electrode. Next, as shown in FIG. 10A, the entire surface of the ITO (Indium T
in oxide film 28, the ITO film 28 is selectively etched / removed to form a pixel adjacent to the pixel electrode 28A and the drain bus line DB as shown in FIG. The electrode 28B is formed.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記従
来の方法によると、以下に示すような問題が生じる。す
なわち、ゲートバスライン２２Ａを形成した後に、図１
１（ａ）に示すように、ゲートバスライン２２Ａとドレ
インバスラインＤＢの交差領域において、ゲートバスラ
イン２２Ａ上に異物２９が付着する場合がある。このよ
うな場合には、図１１（ｂ）に示すように、引き続いて
ゲート絶縁膜２３を形成し、その後図１１（ｃ）に示す
ようにドレインバスラインＤＢを形成すると、異物２９
が導電性の物質である場合には異物２９を介してゲート
バスライン２２ＡとドレインバスラインＤＢが短絡して
しまう。However, the above-mentioned conventional method has the following problems. That is, after forming the gate bus line 22A, as shown in FIG.
As shown in FIG. 1 (a), foreign matter 29 may adhere to the gate bus line 22A at the intersection region of the gate bus line 22A and the drain bus line DB. In such a case, if the gate insulating film 23 is subsequently formed as shown in FIG. 11B and then the drain bus line DB is formed as shown in FIG.
If is a conductive substance, the gate bus line 22A and the drain bus line DB are short-circuited via the foreign substance 29.
【０００８】また、上記の異物２９が導電性の物質でな
かった場合にも、異物２９が付着していることによりこ
のゲート絶縁膜２３が正常に形成されず、膜厚が薄くな
ったり、クラックが入ったりすることがある。この場
合、クラック等にｎ+ ａ−Ｓｉ膜２５Ａが入り込んだ
り、或いはゲート絶縁膜２３が破壊したりして、ゲート
バスライン２２ＡとドレインバスラインＤＢが短絡して
しまう。Even if the foreign matter 29 is not a conductive substance, the foreign matter 29 adheres to the gate insulating film 23 so that the gate insulating film 23 is not normally formed, resulting in a thin film or cracks. May enter. In this case, the gate bus line 22A and the drain bus line DB are short-circuited by the n + a-Si film 25A entering a crack or the like, or the gate insulating film 23 breaking.
【０００９】上述の問題はゲートバスライン２２Ａとド
レインバスラインＤＢの交差部のみならず、補助容量バ
スライン２２ＢとドレインバスラインＤＢとの交差部で
も生じる。このような欠陥のあるＴＦＴマトリクスを液
晶表示パネルに用いると、表示画面において線欠陥が生
じるため、致命的な欠陥となり、液晶表示パネルの歩留
まりが低下してしまう。The above problem occurs not only at the intersection of the gate bus line 22A and the drain bus line DB, but also at the intersection of the auxiliary capacitance bus line 22B and the drain bus line DB. When such a defective TFT matrix is used for a liquid crystal display panel, a line defect occurs on the display screen, which becomes a fatal defect and the yield of the liquid crystal display panel decreases.
【００１０】本発明はこのような問題に鑑みてなされた
ものであって、バスライン同士の交差部においてバスラ
イン同士の短絡を防止し、液晶表示パネルの歩留まりの
向上を図ることが可能な薄膜トランジスタマトリクス及
びその製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and a thin film transistor capable of preventing a short circuit between the bus lines at the intersection of the bus lines and improving the yield of the liquid crystal display panel. It is an object of the present invention to provide a matrix and a manufacturing method thereof.
【００１１】[0011]
【課題を解決するための手段】上記した課題は、第１
に、マトリクス状に交差配置された薄膜トランジスタの
ゲートバスライン又は補助容量バスラインになる下層バ
スラインと、前記薄膜トランジスタのドレインバスライ
ンになる上層バスラインとのうちいずれかは前記下層バ
スライン及び前記上層バスラインの交差領域で分断部を
有し、かつ分断された前記下層バスライン或いは前記上
層バスラインはその上に設けられた絶縁膜に形成された
開口を介して接続導体層により接続されていることを特
徴とする薄膜トランジスタマトリクスによって達成さ
れ、第２に、マトリクス状に交差配置された薄膜トラン
ジスタのゲートバスライン又は補助容量バスラインにな
る下層バスライン或いは前記薄膜トランジスタの上層バ
スラインのうち少なくともいずれか一方は前記下層バス
ライン及び前記上層バスラインの交差領域で複数のライ
ンに分岐した分岐部を有することを特徴とする薄膜トラ
ンジスタマトリクスによって達成され、第３に、薄膜ト
ランジスタのゲートバスライン又は補助容量バスライン
となり、分断部を有する下層バスラインを基板上に形成
する工程と、前記下層バスライン上に第１の層間絶縁膜
を形成する工程と、前記下層バスラインの前記分断部と
前記第１の層間絶縁膜を介して交差し、前記薄膜トラン
ジスタのゲートバスラインとなる上層バスラインを形成
する工程と、全面に第２の層間絶縁膜を形成する工程
と、前記第１及び第２の層間絶縁膜を選択的にエッチン
グし、前記分断部の両端の前記下層バスラインに達する
開口を形成する工程と、前記開口を介して前記分断部の
両端の前記下層バスラインを接続する接続導体層を形成
する工程とを有することを特徴とする薄膜トランジスタ
マトリクスの製造方法によって達成され、第４に、薄膜
トランジスタのゲートバスライン又は補助容量バスライ
ンとなる下層バスラインを基板上に形成する工程と、前
記下層バスライン上に第１の層間絶縁膜を形成する工程
と、前記下層バスラインと第１の層間絶縁膜を介して交
差し、かつ前記薄膜トランジスタのドレインバスライン
となり、前記交差領域において分断部を有する上層バス
ラインを形成する工程と、全面に第２の層間絶縁膜を形
成する工程と、前記第２の層間絶縁膜を選択的にエッチ
ングし、前記分断部の両端の前記上層バスラインに達す
る開口を形成する工程と、前記開口を介して前記分断部
の両端の前記上層バスラインを接続する接続導体層を形
成する工程とを有することを特徴とする薄膜トランジス
タマトリクスの製造方法によって達成され、第５に、前
記接続導電体層は、前記薄膜トランジスタの画素電極と
同一の材料である透明導電膜により前記画素電極と共に
形成することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成され、第６に、前記接続導電体
層は前記上層バスライン又は前記下層バスラインと同種
の導電膜からなることを特徴とする薄膜トランジスタマ
トリクスの製造方法によって達成され、第７に、複数の
ラインに分岐した分岐部を有し、薄膜トランジスタのゲ
ートバスライン又は補助容量バスラインとなる下層バス
ラインを基板上に形成する工程と、前記下層バスライン
上に第１の層間絶縁膜を形成する工程と、前記分岐部に
おいて前記第１の層間絶縁膜を介して前記下層バスライ
ンと交差し、前記薄膜トランジスタのゲートバスライン
となる上層バスラインを形成する工程と、全面に第２の
層間絶縁膜を形成する工程とを有することを特徴とする
薄膜トランジスタマトリクスの製造方法によって達成さ
れ、第８に、薄膜トランジスタのゲートバスライン又は
補助容量バスラインとなる下層バスラインを基板上に形
成する工程と、前記下層バスライン上に第１の層間絶縁
膜を形成する工程と、前記第１の層間絶縁膜を介して前
記下層バスラインと交差し、前記交差領域において複数
のラインに分岐した分岐部を有し、前記薄膜トランジス
タのゲートバスラインとなる上層バスラインを形成する
工程と、全面に第２の層間絶縁膜を形成する工程とを有
することを特徴とする薄膜トランジスタマトリクスの製
造方法によって達成され、第９に、前記第２の層間絶縁
膜を形成する工程の後、前記分岐部の複数のラインのう
ち、少なくとも一つのラインを残してレーザ照射により
切断することを特徴とする薄膜トランジスタマトリクス
の製造方法によって達成される。[Means for Solving the Problems]
The lower bus line serving as the gate bus line or the auxiliary capacitance bus line of the thin film transistor and the upper bus line serving as the drain bus line of the thin film transistor, which are arranged in a matrix, are either the lower bus line or the upper bus line. The lower-layer bus line or the upper-layer bus line, which has a dividing portion in the intersection region of the bus lines and is divided, is connected by a connecting conductor layer through an opening formed in an insulating film provided thereon. Secondly, at least one of a lower layer bus line or an upper layer bus line of the thin film transistor, which is achieved by a thin film transistor matrix, and secondly becomes a gate bus line or an auxiliary capacitance bus line of thin film transistors arranged in a matrix. Is the lower layer bus line and the upper layer This is achieved by a thin film transistor matrix characterized in that it has a branch portion that is branched into a plurality of lines in the intersection region of the splines, and thirdly, it becomes a gate bus line or a storage capacitor bus line of the thin film transistor, and a lower layer bus line having a dividing portion is formed. Forming on the substrate, forming a first interlayer insulating film on the lower layer bus line, intersecting the dividing portion of the lower layer bus line with the first interlayer insulating film, and forming the thin film transistor. Forming an upper layer bus line to be a gate bus line, forming a second interlayer insulating film on the entire surface, selectively etching the first and second interlayer insulating films, and Forming an opening reaching the lower layer bus line at both ends, and connecting the lower layer bus line at both ends of the dividing portion through the opening. And a fourth step of forming a lower layer bus line which becomes a gate bus line or an auxiliary capacitance bus line of the thin film transistor on the substrate. A step of forming a first interlayer insulating film on the lower layer bus line and a step of intersecting the lower layer bus line through the first interlayer insulating film and forming a drain bus line of the thin film transistor, and dividing at the intersecting region A step of forming an upper layer bus line having a portion, a step of forming a second interlayer insulating film on the entire surface, and a step of selectively etching the second interlayer insulating film to form the upper layer bus line at both ends of the dividing portion. And forming a connection conductor layer for connecting the upper layer bus lines at both ends of the dividing portion through the opening. Fifth, the connection conductor layer is formed together with the pixel electrode by a transparent conductive film that is the same material as the pixel electrode of the thin film transistor. And a sixth step of manufacturing the thin film transistor matrix, wherein the connection conductor layer is made of the same kind of conductive film as the upper bus line or the lower bus line. And a seventh step of forming a lower layer bus line, which has a branch portion branched into a plurality of lines and serves as a gate bus line or a storage capacitor bus line of a thin film transistor, on the substrate. Forming a first interlayer insulating film on the first interlayer insulating film, and forming the first interlayer insulating film at the branch portion. A step of forming an upper layer bus line which intersects the lower layer bus line via an edge film and serves as a gate bus line of the thin film transistor; and a step of forming a second interlayer insulating film on the entire surface. Eighth achieved by the method of manufacturing a thin film transistor matrix, and eighthly, a step of forming a lower layer bus line which becomes a gate bus line or an auxiliary capacitance bus line of the thin film transistor on a substrate, and a first interlayer insulating film on the lower layer bus line. An upper layer bus line which is a gate bus line of the thin film transistor and which has a branching portion that intersects the lower layer bus line through the first interlayer insulating film and branches into a plurality of lines in the intersecting region. And a step of forming a second interlayer insulating film over the entire surface. A ninth aspect of the present invention is achieved by a method for manufacturing a trix, and ninthly, after the step of forming the second interlayer insulating film, cutting by laser irradiation leaving at least one line of the plurality of lines of the branch portion. This is achieved by the method of manufacturing the featured thin film transistor matrix.
【００１２】[0012]
【作 用】本発明の薄膜トランジスタマトリクス及びそ
の製造方法においては、分断部を有する下層バスライン
に対して第１の層間絶縁膜を介して分断部と交差する上
層バスラインを形成している。このため、異物が原因で
第１の層間絶縁膜にクラックが入ったり、第１の層間絶
縁膜が薄くなったりしても、交差領域には下層バスライ
ンが存在しないので、異物が導電性異物である場合、異
物を介する上層バスラインと下層バスラインの短絡は生
じない。また、クラック或いは膜厚の薄い部分を介して
上層バスラインと下層バスラインが短絡することも防止
することが出来る。[Operation] In the thin film transistor matrix and the manufacturing method thereof according to the present invention, the upper layer bus line intersecting the dividing portion is formed with respect to the lower layer bus line having the dividing portion through the first interlayer insulating film. Therefore, even if the first interlayer insulating film is cracked or the first interlayer insulating film becomes thin due to the foreign matter, the lower layer bus line does not exist in the intersection region, and therefore the foreign matter is a conductive foreign matter. In the case of, the short circuit between the upper layer bus line and the lower layer bus line through the foreign matter does not occur. Further, it is possible to prevent the upper layer bus line and the lower layer bus line from being short-circuited via a crack or a thin portion.
【００１３】更に、この後分断された下層バスライン同
士は上層バスライン上の第２の層間絶縁膜の上に形成し
た接続導電体層により接続されるので、下層バスライン
は全体として正常につながる。これにより、このような
ＴＦＴマトリクスを用いた液晶表示パネルの歩留まりの
向上を図ることが可能となる。Further, since the lower layer bus lines separated after this are connected by the connecting conductor layer formed on the second interlayer insulating film on the upper layer bus lines, the lower layer bus lines are normally connected as a whole. . This makes it possible to improve the yield of the liquid crystal display panel using such a TFT matrix.
【００１４】また、下層バスラインと交差する上層バス
ラインを形成する際、その交差部で分断部を有する上層
バスラインを形成した場合にも、上記と同様に、交差領
域には上層バスラインが存在しないので、上層バスライ
ンと下層バスラインの短絡は生じない。更に、この後分
断された上層バスライン同士は上層バスラインを被覆す
る第２の層間絶縁膜上に形成した接続導電体層により接
続されるので、上層バスラインは全体として正常につな
がる。Further, when forming an upper layer bus line that intersects with a lower layer bus line, even if an upper layer bus line having a dividing portion at the intersection is formed, the upper layer bus line is formed in the intersection region in the same manner as above. Since it does not exist, a short circuit between the upper layer bus line and the lower layer bus line does not occur. Further, since the upper layer bus lines divided after this are connected by the connecting conductor layer formed on the second interlayer insulating film covering the upper layer bus lines, the upper layer bus lines are normally connected as a whole.
【００１５】これにより、このようなＴＦＴマトリクス
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。特に、逆スタガ型薄膜トランジスタの場
合、下層バスラインとしてゲートバスライン或いは補助
容量バスラインが相当し、上層バスラインとしてドレイ
ンバスラインが相当する。このため、ドレインバスライ
ンとゲートバスライン間の短絡の防止に留まらず、ドレ
インバスラインと補助容量バスライン間の短絡も防止す
ることが可能となる。This makes it possible to improve the yield of the liquid crystal display panel using such a TFT matrix. Particularly, in the case of the inverted staggered thin film transistor, the lower layer bus line corresponds to the gate bus line or the auxiliary capacitance bus line, and the upper layer bus line corresponds to the drain bus line. Therefore, it is possible to prevent not only a short circuit between the drain bus line and the gate bus line but also a short circuit between the drain bus line and the auxiliary capacitance bus line.
【００１６】また、接続導電体層は透明導電膜からな
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。更に、接続導電体層は上層
バスライン又は下層バスラインと同種の導電膜からなる
ため、バスラインと接続導電体層のシート抵抗が異なる
ことによる不都合、例えば高抵抗化による電力増加や処
理速度の低下等を回避することが可能となる。Further, since the connecting conductor layer is made of a transparent conductive film and is formed together with the pixel electrode, a special process for forming the connecting conductor layer is not required and the throughput can be maintained. Further, since the connecting conductor layer is made of the same kind of conductive film as the upper layer bus line or the lower layer bus line, the sheet resistances of the bus line and the connecting conductor layer are different from each other. It is possible to avoid a decrease.
【００１７】また、上層バスラインと下層バスラインの
交差領域で、少なくとも上層バスライン又は下層バスラ
インの何れか一方を複数のラインに分岐して形成してい
る。このため、かりに両者の交差領域で上層バスライン
と下層バスラインとが短絡したとしても、短絡している
方の分岐をレーザなどで切断することにより、上層バス
ラインと下層バスラインの短絡を防止するとともに、バ
スラインを正常につなげることが可能になる。Further, at the intersection region of the upper layer bus line and the lower layer bus line, at least one of the upper layer bus line and the lower layer bus line is branched into a plurality of lines. Therefore, even if the upper-layer bus line and the lower-layer bus line are short-circuited at the intersection area between them, the short-circuited branch is cut with a laser or the like to prevent the upper-layer bus line and the lower-layer bus line from being short-circuited. It is also possible to connect the bus lines normally.
【００１８】[0018]
【実施例】以下で、本発明の実施例に係るＴＦＴマトリ
クスの製造方法について図面を参照しながら説明する。 （第１の実施例）図１（ａ）〜（ｆ）及び図２（ａ）〜
（ｃ）はＴＦＴマトリクスの製造方法を示す断面図であ
る。また、図５（ａ）は完成されたＴＦＴマトリクスの
一画素部の上面部である。図１（ａ）〜（ｆ）及び図２
（ａ）〜（ｃ）において、左の断面図は図５（ａ）のＡ
−Ａ線断面におけるものであり、右の断面図は図５
（ａ）のＢ−Ｂ線断面におけるものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing a TFT matrix according to an embodiment of the present invention will be described below with reference to the drawings. (First Embodiment) FIGS. 1 (a) to 1 (f) and 2 (a) to
(C) is a sectional view showing a method of manufacturing a TFT matrix. Further, FIG. 5A shows an upper surface portion of one pixel portion of the completed TFT matrix. 1 (a) to 1 (f) and FIG.
In FIGS. 5A to 5C, the left sectional view is A in FIG.
5 is a cross section taken along the line A, and the right cross-sectional view is shown in FIG.
It is in the BB line cross section of (a).
【００１９】まず、ガラスなどからなる透明基板１上に
約１５００Åの金属膜を形成した後、パターニングし
て、ゲートバスライン（ＧＢ）２Ａ，２Ｂと、補助容量
バスライン（ＳＣＢ）３Ａ，３Ｂを同時に形成する。こ
のとき、図１（ａ）に示すように、のちにドレインバス
ライン（ＤＢ）をその上層に形成したときにドレインバ
スライン（ＤＢ）と交差する部分で、ゲートバスライン
２Ａ，２Ｂ及び補助容量バスライン３Ａ，３Ｂを分断し
て形成しておく。First, after forming a metal film of about 1500Å on the transparent substrate 1 made of glass or the like, patterning is performed to form the gate bus lines (GB) 2A, 2B and the auxiliary capacitance bus lines (SCB) 3A, 3B. Form at the same time. At this time, as shown in FIG. 1A, when the drain bus line (DB) is formed in an upper layer of the drain bus line (DB), the gate bus lines 2A and 2B and the auxiliary capacitors are intersected with the drain bus line (DB). The bus lines 3A and 3B are divided and formed.
【００２０】次に、同図（ｂ）に示すように、全面に約
４０００ÅのＳｉＮ膜などからなるゲート絶縁膜４と、
ＴＦＴの動作半導体層となる約１５０Åのアモルファス
シリコン膜（以下ａ−Ｓｉ膜と称する）５と、チャネル
保護膜（ＳｉＮ）１０を約１２００Å、Ｐ−ＣＶＤ法に
より連続して形成する。次いで、同図（ｃ）に示すよう
に、ゲート直上にチャネル保護膜１０を残す様にＳｉＮ
膜を選択的にエッチング・除去する。なお、バスライン
上のＳｉＮ膜１０は除去される。Next, as shown in FIG. 3B, a gate insulating film 4 made of a SiN film or the like of about 4000 Å is formed on the entire surface,
An amorphous silicon film (hereinafter referred to as an a-Si film) 5 of about 150Å to be an operating semiconductor layer of a TFT and a channel protective film (SiN) 10 of about 1200Å are continuously formed by a P-CVD method. Then, as shown in FIG. 3C, SiN is formed so that the channel protection film 10 is left just above the gate.
The film is selectively etched and removed. The SiN film 10 on the bus line is removed.
【００２１】続いて、同図（ｄ）に示すように、ＴＦＴ
のコンタクト層となるｎ+ 型のアモルファスシリコン膜
（以下ｎ+ ａ−Ｓｉ膜と称する）６を約500Å形成し、
後にソース／ドレイン電極、蓄積容量電極（蓄積容量バ
スラインを兼ねている）及びドレインバスラインとなる
Ｃｒ膜７を約１５００Åの厚さに形成する。その後、ソ
ース／ドレイン電極を形成するためのＣｒ膜７，ｎ+ ａ
−Ｓｉ膜６をエッチング・除去してパターニングする工
程で、同時にＣｒ膜７Ａ，ｎ+ ａ−Ｓｉ膜６Ａ，ａ−Ｓ
ｉ膜５Ａの３層膜から構成される同図（ｅ）に示すよう
なドレインバスラインＤＢを形成する。Then, as shown in FIG.
Forming an n + type amorphous silicon film (hereinafter referred to as n + a-Si film) 6 as a contact layer of about 500 Å,
A Cr film 7 to be a source / drain electrode, a storage capacitor electrode (also serving as a storage capacitor bus line) and a drain bus line later is formed to a thickness of about 1500Å. After that, the Cr film 7, n + a for forming the source / drain electrodes is formed.
In the step of patterning by etching / removing the -Si film 6, the Cr film 7A and the n + a-Si films 6A and a-S are simultaneously formed.
A drain bus line DB is formed as shown in FIG. 6E, which is composed of a three-layer film of the i film 5A.
【００２２】次に、同図（ｆ）に示すように、全面にＳ
ｉＮ膜からなる層間絶縁膜８を約３０００Åの厚さでＰ
−ＣＶＤ法によって形成する。次いで、ＴＦＴのソース
電極上及び、補助容量電極上にビアホールを形成する。
このとき、図２（ａ）に示すように、分断されたゲート
バスライン２Ａ，２Ｂ上にそれぞれコンタクトホールＣ
１，Ｃ２を形成し、同時に分断された補助容量バスライ
ン３Ａ，３Ｂ上にそれそれコンタクトホールＣ３，Ｃ４
を形成する。Next, as shown in FIG.
The interlayer insulating film 8 made of an iN film is formed with a thickness of about 3000Å.
-It is formed by the CVD method. Next, a via hole is formed on the source electrode of the TFT and on the auxiliary capacitance electrode.
At this time, as shown in FIG. 2A, contact holes C are formed on the divided gate bus lines 2A and 2B, respectively.
1 and C2 are formed, and contact holes C3 and C4 are respectively formed on the auxiliary capacitance bus lines 3A and 3B which are divided at the same time.
To form.
【００２３】次いで、図２（ｂ）に示すように全面にＩ
ＴＯ膜９を約７００Åの厚さに形成する。その後、図２
（ｃ）及び図５（ａ）に示すように、ＩＴＯ膜９を選択
的にエッチング・除去して画素電極（ＰＥ）を形成す
る。このとき、コンタクトホールＣ１，Ｃ２を介して分
断されたゲートバスライン２Ａ，２Ｂを導通させる接続
導電体層９Ａと、コンタクトホールＣ３，Ｃ４を介して
分断された補助容量バスライン３Ａ，３Ｂを導通させる
接続導電体層９Ｂとを同時に形成する。Then, as shown in FIG.
The TO film 9 is formed to a thickness of about 700Å. After that, Figure 2
As shown in (c) and FIG. 5A, the ITO film 9 is selectively etched and removed to form a pixel electrode (PE). At this time, the connection conductor layer 9A for electrically connecting the gate bus lines 2A, 2B divided through the contact holes C1, C2 and the auxiliary capacitance bus lines 3A, 3B divided through the contact holes C3, C4 are conducted. The connecting conductor layer 9B to be formed is simultaneously formed.
【００２４】以上説明したように、本実施例に係るＴＦ
Ｔマトリクスの製造方法によれば、分断された下層のゲ
ートバスライン２Ａ，２Ｂ及び補助容量バスライン３
Ａ，３Ｂに対してゲート絶縁膜４を介して分断部と交差
する上層のドレインバスラインＤＢを形成している。こ
のため、異物が原因でゲート絶縁膜４にクラックが入っ
たり、ゲート絶縁膜４が薄くなったりしても、交差領域
には下層バスラインが存在しないので、異物が導電性異
物である場合、異物を介してドレインバスラインＤＢと
ゲートバスライン２Ａ，２Ｂ或いは補助容量バスライン
３Ａ，３Ｂとが短絡するのを防止することができる。ま
た、クラック或いは膜厚の薄い部分を介してドレインバ
スラインＤＢとゲートバスライン２Ａ，２Ｂ或いは補助
容量バスライン３Ａ，３Ｂとが直接短絡することも防止
することが出来る。As described above, the TF according to this embodiment
According to the manufacturing method of the T matrix, the divided lower-layer gate bus lines 2A and 2B and the auxiliary capacitance bus line 3 are separated.
An upper layer drain bus line DB that intersects the dividing portion with respect to A and 3B via the gate insulating film 4 is formed. Therefore, even if the gate insulating film 4 is cracked due to the foreign matter or the gate insulating film 4 is thinned, the lower layer bus line does not exist in the intersecting region. Therefore, when the foreign matter is a conductive foreign matter, It is possible to prevent the drain bus line DB and the gate bus lines 2A, 2B or the auxiliary capacitance bus lines 3A, 3B from being short-circuited via a foreign substance. Further, it is possible to prevent the drain bus line DB and the gate bus lines 2A, 2B or the auxiliary capacitance bus lines 3A, 3B from being directly short-circuited via a crack or a thin portion.
【００２５】更に、この後分断されたゲートバスライン
２Ａ，２Ｂ同士、及び補助容量バスライン３Ａ，３Ｂ同
士はＩＴＯ膜からなる接続導電体層９Ａ，９Ｂにより接
続されるので、ゲートバスラインＧＢ及び補助容量バス
ラインＳＣＢは全体として正常につながる。これによ
り、これを用いた液晶表示パネルに線欠陥などが発生す
るのを防止し、液晶表示パネルの歩留まりの向上を図る
ことが可能となる。Further, the gate bus lines 2A and 2B and the auxiliary capacitance bus lines 3A and 3B, which are divided after this, are connected to each other by the connecting conductor layers 9A and 9B made of an ITO film, so that the gate bus lines GB and The auxiliary capacitance bus line SCB is normally connected as a whole. As a result, it is possible to prevent the occurrence of line defects and the like in the liquid crystal display panel using the same, and to improve the yield of the liquid crystal display panel.
【００２６】（第２の実施例）次に、本発明の第２の実
施例に係るＴＦＴマトリクスの製造方法について図面を
参照しながら説明する。なお、第１の実施例と重複する
工程の説明については省略する。図３（ａ）〜（ｆ）及
び図４（ａ）〜（ｃ）はＴＦＴマトリクスの製造方法を
示す断面図である。また、図５（ｂ）は完成されたＴＦ
Ｔマトリクスの一画素部の上面部である。図３（ａ）〜
（ｆ）及び図４（ａ）〜（ｃ）において、左の断面図は
図５（ｂ）のＣ−Ｃ線断面におけるものであり、右の断
面図は図５（ｂ）のＤ−Ｄ線断面におけるものである。(Second Embodiment) Next, a method of manufacturing a TFT matrix according to a second embodiment of the present invention will be described with reference to the drawings. It should be noted that description of steps that are the same as those in the first embodiment will be omitted. 3A to 3F and FIGS. 4A to 4C are cross-sectional views showing a method for manufacturing a TFT matrix. In addition, Fig. 5 (b) shows the completed TF.
The upper surface of one pixel portion of the T matrix. Fig.3 (a)-
In (f) and FIGS. 4A to 4C, the left sectional view is taken along the line CC of FIG. 5B, and the right sectional view is taken along the line D-D of FIG. 5B. It is in a line cross section.
【００２７】本実施例の特徴は、第１の実施例のように
下層のゲートバスラインＧＢ及び補助容量バスラインＳ
ＣＢを分断して上層のドレインバスラインＤＢとの短絡
を回避するのではなく、下層のゲートバスラインＧＢと
補助容量バスラインＳＣＢは従来と同様に形成し、ドレ
インバスラインＤＢを分断して両者の短絡を回避してい
る点である。The feature of this embodiment is that the gate bus line GB and the auxiliary capacitance bus line S in the lower layer are the same as in the first embodiment.
The CB is not divided to avoid a short circuit with the upper drain bus line DB, but the lower gate bus line GB and the auxiliary capacitance bus line SCB are formed in the same manner as in the conventional case, and the drain bus line DB is divided to both. The point is to avoid the short circuit.
【００２８】まず、図３（ａ）に示すように、ガラスな
どからなる透明基板１上に約１５００Åの金属膜を形成
した後、パターニングして、ゲートバスライン２Ｃと補
助容量バスライン２Ｄとを同時に形成する。次に、同図
（ｂ）に示すように、全面に約４０００ÅのＳｉＮ膜な
どからなるゲート絶縁膜４と、薄膜トランジスタの動作
半導体層となる約１５０Åのアモルファスシリコン膜
（以下ａ−Ｓｉ膜と称する）５と約１２００Åの厚さの
チャネル保護層（ＳｉＮ膜）をＰ−ＣＶＤ法で連続して
形成する。First, as shown in FIG. 3A, after forming a metal film of about 1500 Å on a transparent substrate 1 made of glass or the like, patterning is performed to form a gate bus line 2C and an auxiliary capacitance bus line 2D. Form at the same time. Next, as shown in FIG. 3B, a gate insulating film 4 of about 4000 Å SiN film or the like is formed on the entire surface, and an amorphous silicon film of about 150 Å to be an operating semiconductor layer of a thin film transistor (hereinafter referred to as a-Si film). 5) and a channel protection layer (SiN film) having a thickness of about 1200Å are continuously formed by the P-CVD method.
【００２９】次いで、同図（ｃ）に示すように、所定の
領域のＳｉＮ膜１０をエッチングし、除去する。このと
き、バスライン上のＳｉＮ膜１０は除去される。続い
て、同図（ｄ）に示すように、薄膜トランジスタのコン
タクト層となるｎ + 型のアモルファスシリコン層（以下
ｎ+ ａ−Ｓｉ層と称する）６を約500Å形成し、その上
にソース／ドレイン電極、蓄積容量電極及びドレインバ
スラインとなるＣｒ膜７を約１５００Åの厚さに形成す
る。Then, as shown in FIG.
The SiN film 10 in the region is etched and removed. This and
Then, the SiN film 10 on the bus line is removed. Continued
Then, as shown in FIG.
N to be the tact layer +Type amorphous silicon layer (hereinafter
n+(referred to as a-Si layer) 6 is formed to a thickness of about 500Å, and
Source / drain electrode, storage capacitor electrode and drain bar
Form the Cr film 7 that becomes a sled to a thickness of about 1500Å
You.
【００３０】その後、Ｃｒ膜７，ｎ+ ａ−Ｓｉ層６をパ
ターニングしてソース／ドレイン電極を形成するととも
に、Ｃｒ膜７Ａ，ｎ+ ａ−Ｓｉ層６Ａ，ａ−Ｓｉ層５Ａ
の３層から構成されるドレインバスラインＤＢ１，ＤＢ
２，ＤＢ３を形成する。このとき、同図（ｅ）に示すよ
うに、ゲートバスライン２ＣとドレインバスラインＤＢ
１，ＤＢ２が交差する部分でドレインバスラインＤＢ
１，ＤＢ２を分断し、補助容量バスライン２Ｄとドレイ
ンバスラインＤＢ２，ＤＢ３とが交差する部分でドレイ
ンバスラインＤＢ２，ＤＢ３を分断する。Thereafter, the Cr film 7 and the n + a-Si layer 6 are patterned to form source / drain electrodes, and the Cr film 7A, the n + a-Si layer 6A and the a-Si layer 5A are formed.
Drain bus lines DB1 and DB composed of three layers
2, DB3 is formed. At this time, as shown in FIG. 7E, the gate bus line 2C and the drain bus line DB are
Drain bus line DB at the intersection of 1 and DB2
1, DB2 are divided, and the drain bus lines DB2, DB3 are divided at the intersection of the auxiliary capacitance bus line 2D and the drain bus lines DB2, DB3.
【００３１】次に、同図（ｆ）に示すように、全面にＳ
ｉＮ膜からなる層間絶縁膜８を約３０００Åの厚さでＰ
−ＣＶＤ法によって形成する。次いで、ＴＦＴのソース
電極と、補助容量電極にビアホールを形成する。このと
き、図４（ａ）に示すように、ドレインバスラインＤＢ
１，ＤＢ２上にそれぞれコンタクトホールＣ５，Ｃ６を
形成し、同時にドレインバスラインＤＢ２，ＤＢ３上に
それぞれコンタクトホールＣ７，Ｃ８を形成する。Then, as shown in FIG.
The interlayer insulating film 8 made of an iN film is formed with a thickness of about 3000Å.
-It is formed by the CVD method. Next, via holes are formed in the source electrode of the TFT and the auxiliary capacitance electrode. At this time, as shown in FIG. 4A, the drain bus line DB
Contact holes C5 and C6 are formed on the first and DB2, respectively, and at the same time, contact holes C7 and C8 are formed on the drain bus lines DB2 and DB3, respectively.
【００３２】次いで、図４（ｂ）に示すように全面にＩ
ＴＯ膜９を約７００Åの厚さに形成する。その後、図４
（ｃ）に示すように、ＩＴＯ膜９を選択的にエッチング
・除去して、図５（ｂ）に示すような画素電極ＰＥを形
成する。このとき、分断されたドレインバスラインＤＢ
１，ＤＢ２を導通させる接続導電体層９Ｃと、分断され
たドレインバスラインＤＢ２，ＤＢ３を導通させる接続
導電体層９Ｄとを同時に形成する。Then, as shown in FIG.
The TO film 9 is formed to a thickness of about 700Å. After that, FIG.
As shown in (c), the ITO film 9 is selectively etched and removed to form a pixel electrode PE as shown in FIG. 5 (b). At this time, the divided drain bus line DB
A connection conductor layer 9C for electrically connecting 1 and DB2 and a connection conductor layer 9D for electrically connecting the divided drain bus lines DB2 and DB3 are simultaneously formed.
【００３３】以上説明したように、本発明の第２の実施
例に係るＴＦＴマトリクスの製造方法によれば、下層の
ゲートバスライン２Ｃ及び補助容量バスライン２Ｄとの
交差部で分断部を有する上層のドレインバスラインＤＢ
１，ＤＢ２，ＤＢ３を形成している。この場合にも、第
１の実施例と同様に、交差領域にはドレインバスライン
が存在しないので、ドレインバスラインＤＢ１，ＤＢ
２，ＤＢ３とゲートバスライン２Ｃ或いは補助容量バス
ライン２Ｄとの短絡は生じない。As described above, according to the manufacturing method of the TFT matrix of the second embodiment of the present invention, the upper layer having the dividing portion at the intersection of the lower layer gate bus line 2C and the auxiliary capacitance bus line 2D. Drain bus line DB
1, DB2, DB3 are formed. Also in this case, as in the first embodiment, since there is no drain bus line in the intersection region, the drain bus lines DB1, DB
2, DB3 and the gate bus line 2C or the auxiliary capacitance bus line 2D are not short-circuited.
【００３４】更に、分断されたドレインバスラインＤＢ
１，ＤＢ２，ＤＢ３同士は接続導電体層９Ｃ，９Ｄによ
り接続されるので、ドレインバスラインＤＢは全体とし
て正常につながる。これにより、このようなＴＦＴマト
リクスを用いた液晶表示パネルの歩留まりの向上を図る
ことが可能となる。Further, the divided drain bus line DB
Since 1, DB2 and DB3 are connected by the connecting conductor layers 9C and 9D, the drain bus line DB is normally connected as a whole. This makes it possible to improve the yield of the liquid crystal display panel using such a TFT matrix.
【００３５】（第３の実施例）次に、本発明の第３の実
施例について図６（ａ），（ｂ）を参照しながら説明す
る。図６（ａ），（ｂ）は本発明の第３の実施例の製造
方法によって形成されたＴＦＴマトリクスの上面図であ
る。本実施例が製造工程において従来と異なる点は、上
層のドレインバスラインＤＢと、下層のゲートバスライ
ンＧＢ又は補助容量バスラインＳＣＢとが交差する部分
で、図６（ａ）に示すように上層のドレインバスライン
ＤＢを二股に分岐させて形成し、あるいは同図（ｂ）に
示すように下層のゲートバスラインＧＢ又は補助容量バ
スラインＳＣＢを二股に分岐させて形成している点であ
る。上述の点以外は、従来の製造方法と同様であるの
で、重複を避けるため説明を省略する。(Third Embodiment) Next, a third embodiment of the present invention will be described with reference to FIGS. 6 (a) and 6 (b). FIGS. 6A and 6B are top views of a TFT matrix formed by the manufacturing method according to the third embodiment of the present invention. The manufacturing process of this embodiment is different from the conventional one in that the upper layer drain bus line DB and the lower layer gate bus line GB or the auxiliary capacitance bus line SCB intersect with each other as shown in FIG. Is formed by bifurcating the drain bus line DB, or by forming the lower gate bus line GB or the auxiliary capacitance bus line SCB bifurcating as shown in FIG. Since the manufacturing method is the same as the conventional manufacturing method except the above-mentioned point, the description thereof will be omitted to avoid duplication.
【００３６】この場合、仮に異物によって、ゲートバス
ラインＧＢ及び補助容量バスラインＳＣＢとドレインバ
スラインＤＢとがその交差する部分で短絡したとして
も、異物によって短絡している部分が二股に分岐してい
る部分の両方にわたっていない限り、分岐のいずれか一
方をレーザリペア法などによって切断することにより、
ゲートバスラインＧＢ及び補助容量バスラインＳＣＢと
ドレインバスラインＤＢとが短絡するのを防止すること
ができる。しかも、ゲートバスラインＧＢ及び補助容量
バスラインＳＣＢを正常につなげることができる。In this case, even if a foreign substance causes a short circuit at the intersection of the gate bus line GB, the auxiliary capacitance bus line SCB, and the drain bus line DB, the portion short-circuited by the foreign substance branches into two. By cutting one of the branches by laser repair method, etc.
It is possible to prevent the gate bus line GB, the auxiliary capacitance bus line SCB, and the drain bus line DB from being short-circuited. Moreover, the gate bus line GB and the auxiliary capacitance bus line SCB can be normally connected.
【００３７】（その他の実施例）上述の第１、第２の実
施例において、分断されたバスラインを導通させる接続
導電体層を、画素電極を形成する際に画素電極と同じＩ
ＴＯ膜により同時に形成していたが、本発明はこれに限
らず、別の金属膜などを用いて、画素電極形成の工程と
別工程で形成してもよい。(Other Embodiments) In the above first and second embodiments, the connecting conductor layer for conducting the divided bus lines is the same as the pixel electrode when forming the pixel electrode.
Although the TO film is formed at the same time, the present invention is not limited to this, and another metal film or the like may be used to form the pixel electrode in a process different from the process of forming the pixel electrode.
【００３８】この場合には、ドレインバスラインＤＢ又
はゲートバスラインＧＢ等と同種の金属膜を用いること
により、バスラインのシート抵抗と接続導電体層のシー
ト抵抗が同一になるので、両者のシート抵抗が異なるこ
とによる種々の不都合、例えば高抵抗化による電力増加
や処理速度の低下等を回避することが可能となる。In this case, by using the same kind of metal film as the drain bus line DB, the gate bus line GB, etc., the sheet resistance of the bus line and the sheet resistance of the connecting conductor layer become the same, so both sheets are used. It is possible to avoid various inconveniences due to different resistances, for example, increase in power and reduction in processing speed due to higher resistance.
【００３９】[0039]
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタマトリクス及びその製造方法においては、分断
部を有する下層バスラインに対して第１の層間絶縁膜を
介して分断部と交差する上層バスラインを形成してい
る。このため、異物が原因で第１の層間絶縁膜にクラッ
クが入ったり、第１の層間絶縁膜が薄くなったりして
も、異物を介する上層バスラインと下層バスラインの短
絡やクラック或いは膜厚の薄い部分を介する上層バスラ
インと下層バスラインの短絡を防止することが出来る。As described above, in the thin film transistor matrix and the manufacturing method thereof according to the present invention, the lower layer bus line having the dividing portion intersects with the dividing portion through the first interlayer insulating film. Is formed. Therefore, even if the first interlayer insulating film is cracked or the first interlayer insulating film becomes thin due to the foreign matter, a short circuit, a crack, or a film thickness between the upper layer bus line and the lower layer bus line through the foreign matter is caused. It is possible to prevent a short circuit between the upper layer bus line and the lower layer bus line through the thin portion of the.
【００４０】更に、この後分断された下層バスライン同
士は上層バスライン上の第２の層間絶縁膜の上に形成し
た接続導電体層により接続しているので、下層バスライ
ンは全体として正常につながる。また、その交差部で分
断部を有する上層バスラインを形成した場合にも、上記
と同様に、上層バスラインと下層バスラインの短絡を防
止することが出来るとともに、後に分断された上層バス
ライン同士は接続導電体層により接続しているので、上
層バスラインは全体として正常につながる。Further, since the lower layer bus lines separated after this are connected by the connecting conductor layer formed on the second interlayer insulating film on the upper layer bus lines, the lower layer bus lines as a whole are normally operated. Connect Also, when forming an upper layer bus line having a dividing portion at the intersection, it is possible to prevent a short circuit between the upper layer bus line and the lower layer bus line in the same manner as described above, and to separate the upper layer bus lines that are divided later. Are connected by the connection conductor layer, the upper layer bus line is normally connected as a whole.
【００４１】これにより、このようなＴＦＴマトリクス
を用いた液晶表示パネルの歩留まりの向上を図ることが
可能となる。更に、接続導電体層は透明導電膜からな
り、画素電極とともに形成しているので、接続導電体層
を形成するための特別な工程を必要とせず、スループッ
トを維持することが出来る。As a result, it is possible to improve the yield of the liquid crystal display panel using such a TFT matrix. Furthermore, since the connecting conductor layer is made of a transparent conductive film and is formed together with the pixel electrode, a special process for forming the connecting conductor layer is not required and the throughput can be maintained.
【００４２】また、接続導電体層は上層バスライン又は
下層バスラインと同種の導電膜からなるため、バスライ
ンと接続導電体層のシート抵抗が異なることによる不都
合、例えば高抵抗化による電力増加や処理速度の低下等
を回避することが可能となる。更に、上層バスラインと
下層バスラインの交差領域で、少なくとも上層バスライ
ン又は下層バスラインの何れか一方を複数のラインに分
岐して形成している。Further, since the connecting conductor layer is made of the same kind of conductive film as the upper layer bus line or the lower layer bus line, it is inconvenient because the sheet resistances of the bus line and the connecting conductor layer are different, for example, an increase in power due to a higher resistance or It is possible to avoid a decrease in processing speed. Further, at the intersection region of the upper layer bus line and the lower layer bus line, at least one of the upper layer bus line and the lower layer bus line is branched into a plurality of lines.
【００４３】このため、交差領域で上層バスラインと下
層バスラインとが短絡した場合、短絡している方の分岐
をレーザなどで切断することにより、上層バスラインと
下層バスラインの短絡を防止するとともに、バスライン
を正常につなげることが可能になる。Therefore, when the upper-layer bus line and the lower-layer bus line are short-circuited at the intersection area, the short-circuited branch is cut by a laser or the like to prevent the upper-layer bus line and the lower-layer bus line from being short-circuited. At the same time, it becomes possible to connect the bus lines normally.
【図１】本発明の第１の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図（その１）であ
る。FIG. 1 is a sectional view (No. 1) for explaining a method of manufacturing a thin film transistor matrix according to a first embodiment of the present invention.
【図２】本発明の第１の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図（その２）であ
る。FIG. 2 is a sectional view (No. 2) for explaining the method of manufacturing the thin film transistor matrix according to the first embodiment of the present invention.
【図３】本発明の第２の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図（その１）であ
る。FIG. 3 is a cross-sectional view (1) for explaining the method of manufacturing the thin film transistor matrix according to the second embodiment of the present invention.
【図４】本発明の第２の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する断面図（その２）であ
る。FIG. 4 is a sectional view (No. 2) explaining the method of manufacturing the thin film transistor matrix according to the second embodiment of the present invention.
【図５】本発明の第１、第２の実施例に係る薄膜トラン
ジスタマトリクスの製造方法を説明する上面図である。FIG. 5 is a top view illustrating the method for manufacturing the thin film transistor matrix according to the first and second embodiments of the present invention.
【図６】本発明の第３の実施例に係る薄膜トランジスタ
マトリクスの製造方法を説明する上面図である。FIG. 6 is a top view illustrating the method of manufacturing the thin film transistor matrix according to the third embodiment of the present invention.
【図７】一般の薄膜トランジスタマトリクスの構成を示
す上面図である。FIG. 7 is a top view showing the configuration of a general thin film transistor matrix.
【図８】従来例に係る薄膜トランジスタマトリクスの製
造方法を説明する上面図である。FIG. 8 is a top view illustrating a method of manufacturing a thin film transistor matrix according to a conventional example.
【図９】従来例に係る薄膜トランジスタマトリクスの製
造方法を説明する断面図（その１）である。FIG. 9 is a cross-sectional view (No. 1) for explaining the method of manufacturing the thin film transistor matrix according to the conventional example.
【図１０】従来例に係る薄膜トランジスタマトリクスの
製造方法を説明する断面図（その２）である。FIG. 10 is a cross-sectional view (No. 2) for explaining the method of manufacturing the thin film transistor matrix according to the conventional example.
【図１１】従来例の問題点を説明する断面図である。FIG. 11 is a cross-sectional view illustrating a problem of the conventional example.
１ 透明基板、 ２Ａ，２Ｂ，２Ｃ ゲートバスライン、 ２Ｄ，３Ａ，３Ｂ 補助容量バスライン、 ４ ゲート絶縁膜、 ５ ａ−Ｓｉ膜、 ６，６Ｃ，６Ｄ，６Ｅ ｎ+ ａ−Ｓｉ層、 ７，７Ｃ，７Ｄ，７Ｅ Ｃｒ膜、 ５Ａ，６Ａ，７Ａ ドレインバスライン、 ８ 層間絶縁膜、 ９ ＩＴＯ膜、 ９Ａ，９Ｂ，９Ｃ，９Ｄ 接続導電体層、 １０ チャネル保護層、 Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８ ビ
アホール、 ＤＢ１，ＤＢ２，ＤＢ３ ドレインバスライン、 ＰＥ 画素電極、 ＤＢ ドレインバスライン、 ＳＥ ソース電極、 ＳＣＢ 補助容量バスライン、 ＴＦＴ 薄膜トランジスタ、 ＤＴ ドレイン端子、 ＧＴ ゲート端子。1 transparent substrate, 2A, 2B, 2C gate bus line, 2D, 3A, 3B auxiliary capacitance bus line, 4 gate insulating film, 5 a-Si film, 6, 6C, 6D, 6E n + a-Si layer, 7, 7C, 7D, 7E Cr film, 5A, 6A, 7A drain bus line, 8 interlayer insulating film, 9 ITO film, 9A, 9B, 9C, 9D connection conductor layer, 10 channel protective layer, C1, C2, C3, C4 , C5, C6, C7, C8 via hole, DB1, DB2, DB3 drain bus line, PE pixel electrode, DB drain bus line, SE source electrode, SCB auxiliary capacitance bus line, TFT thin film transistor, DT drain terminal, GT gate terminal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 出島 芳夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshio Dejima 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited
Claims (9)
ンジスタのゲートバスライン又は補助容量バスラインに
なる下層バスラインと、前記薄膜トランジスタのドレイ
ンバスラインになる上層バスラインとのうちいずれかは
前記下層バスライン及び前記上層バスラインの交差領域
で分断部を有し、かつ分断された前記下層バスライン或
いは前記上層バスラインはその上に設けられた絶縁膜に
形成された開口を介して接続導体層により接続されてい
ることを特徴とする薄膜トランジスタマトリクス。1. A lower layer bus line, which is either a lower layer bus line that becomes a gate bus line or an auxiliary capacitance bus line of a thin film transistor and an upper layer bus line that becomes a drain bus line of the thin film transistor, which are arranged in a matrix. And the lower layer bus line or the upper layer bus line which has a dividing portion in the intersection region of the upper layer bus line and which is divided is connected by a connection conductor layer through an opening formed in an insulating film provided thereon. A thin film transistor matrix, characterized in that
ンジスタのゲートバスライン又は補助容量バスラインに
なる下層バスライン或いは前記薄膜トランジスタの上層
バスラインのうち少なくともいずれか一方は前記下層バ
スライン及び前記上層バスラインの交差領域で複数のラ
インに分岐した分岐部を有することを特徴とする薄膜ト
ランジスタマトリクス。2. At least one of a lower layer bus line which becomes a gate bus line or an auxiliary capacitance bus line of thin film transistors arranged in a matrix and an upper layer bus line of the thin film transistor is the lower layer bus line and the upper layer bus line. A thin film transistor matrix having a branching portion branched into a plurality of lines in a crossing region of.
は補助容量バスラインとなり、分断部を有する下層バス
ラインを基板上に形成する工程と、 前記下層バスライン上に第１の層間絶縁膜を形成する工
程と、 前記下層バスラインの前記分断部と前記第１の層間絶縁
膜を介して交差し、前記薄膜トランジスタのゲートバス
ラインとなる上層バスラインを形成する工程と、 全面に第２の層間絶縁膜を形成する工程と、 前記第１及び第２の層間絶縁膜を選択的にエッチング
し、前記分断部の両端の前記下層バスラインに達する開
口を形成する工程と、 前記開口を介して前記分断部の両端の前記下層バスライ
ンを接続する接続導体層を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。3. A step of forming a lower layer bus line on a substrate, which becomes a gate bus line or an auxiliary capacitance bus line of a thin film transistor and has a dividing portion, and a step of forming a first interlayer insulating film on the lower layer bus line. A step of forming an upper layer bus line that intersects the dividing portion of the lower layer bus line with the first interlayer insulating film interposed therebetween and serves as a gate bus line of the thin film transistor, and forming a second interlayer insulating film on the entire surface And a step of selectively etching the first and second interlayer insulating films to form openings reaching the lower layer bus lines at both ends of the dividing portion, and both ends of the dividing portion through the opening. And a step of forming a connection conductor layer for connecting the lower bus line, the manufacturing method of the thin film transistor matrix.
は補助容量バスラインとなる下層バスラインを基板上に
形成する工程と、 前記下層バスライン上に第１の層間絶縁膜を形成する工
程と、 前記下層バスラインと第１の層間絶縁膜を介して交差
し、かつ前記薄膜トランジスタのドレインバスラインと
なり、前記交差領域において分断部を有する上層バスラ
インを形成する工程と、 全面に第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜を選択的にエッチングし、前記分
断部の両端の前記上層バスラインに達する開口を形成す
る工程と、 前記開口を介して前記分断部の両端の前記上層バスライ
ンを接続する接続導体層を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。4. A step of forming a lower layer bus line on the substrate, which becomes a gate bus line or an auxiliary capacitance bus line of a thin film transistor, a step of forming a first interlayer insulating film on the lower layer bus line, and the lower layer bus. A step of forming an upper layer bus line that intersects the line through the first interlayer insulating film and serves as a drain bus line of the thin film transistor and has a dividing portion in the intersecting region; and forming a second interlayer insulating film on the entire surface And a step of selectively etching the second interlayer insulating film to form openings reaching the upper layer bus lines at both ends of the dividing portion, and the upper layer at both ends of the dividing portion through the opening. And a step of forming a connection conductor layer for connecting a bus line.
スタの画素電極と同一の材料である透明導電膜により前
記画素電極と共に形成することを特徴とする請求項３又
は請求項４に記載の薄膜トランジスタマトリクスの製造
方法。5. The thin film transistor matrix according to claim 3, wherein the connection conductor layer is formed together with the pixel electrode by a transparent conductive film made of the same material as the pixel electrode of the thin film transistor. Manufacturing method.
又は前記下層バスラインと同種の導電膜からなることを
特徴とする請求項３乃至請求項５のいずれかに記載の薄
膜トランジスタマトリクスの製造方法。6. The method of manufacturing a thin film transistor matrix according to claim 3, wherein the connecting conductor layer is made of the same conductive film as the upper layer bus line or the lower layer bus line. .
薄膜トランジスタのゲートバスライン又は補助容量バス
ラインとなる下層バスラインを基板上に形成する工程
と、 前記下層バスライン上に第１の層間絶縁膜を形成する工
程と、 前記分岐部において前記第１の層間絶縁膜を介して前記
下層バスラインと交差し、前記薄膜トランジスタのゲー
トバスラインとなる上層バスラインを形成する工程と、 全面に第２の層間絶縁膜を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。7. A branching portion branched into a plurality of lines,
A step of forming a lower layer bus line on the substrate to be a gate bus line or an auxiliary capacitance bus line of a thin film transistor; a step of forming a first interlayer insulating film on the lower layer bus line; And a step of forming an upper layer bus line which intersects the lower layer bus line with an interlayer insulating film interposed therebetween and serves as a gate bus line of the thin film transistor, and a step of forming a second interlayer insulating film on the entire surface. Method of manufacturing thin film transistor matrix.
は補助容量バスラインとなる下層バスラインを基板上に
形成する工程と、 前記下層バスライン上に第１の層間絶縁膜を形成する工
程と、 前記第１の層間絶縁膜を介して前記下層バスラインと交
差し、前記交差領域において複数のラインに分岐した分
岐部を有し、前記薄膜トランジスタのゲートバスライン
となる上層バスラインを形成する工程と、 全面に第２の層間絶縁膜を形成する工程とを有すること
を特徴とする薄膜トランジスタマトリクスの製造方法。8. A step of forming a lower layer bus line on the substrate to be a gate bus line or an auxiliary capacitance bus line of a thin film transistor, a step of forming a first interlayer insulating film on the lower layer bus line, and the first step. Forming an upper layer bus line which is a gate bus line of the thin film transistor and which has a branch portion which intersects the lower layer bus line through the interlayer insulating film and which is branched into a plurality of lines in the intersecting region; And a step of forming a second interlayer insulating film.
後、前記分岐部の複数のラインのうち、少なくとも一つ
のラインを残してレーザ照射により切断することを特徴
とする請求項７又は請求項８に記載の薄膜トランジスタ
マトリクスの製造方法。9. The method according to claim 7, wherein after the step of forming the second interlayer insulating film, at least one line of the plurality of lines of the branch portion is left and cut by laser irradiation. A method of manufacturing a thin film transistor matrix according to claim 8.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24133294A JPH08106108A (en) | 1994-10-05 | 1994-10-05 | Thin-film transistor matrix and its production |
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| JP24133294A JPH08106108A (en) | 1994-10-05 | 1994-10-05 | Thin-film transistor matrix and its production |
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| JPH08106108A true JPH08106108A (en) | 1996-04-23 |
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ID=17072730
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| JP24133294A Pending JPH08106108A (en) | 1994-10-05 | 1994-10-05 | Thin-film transistor matrix and its production |
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