JPH0810240B2 - 周波数検出回路 - Google Patents
周波数検出回路Info
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- JPH0810240B2 JPH0810240B2 JP17220287A JP17220287A JPH0810240B2 JP H0810240 B2 JPH0810240 B2 JP H0810240B2 JP 17220287 A JP17220287 A JP 17220287A JP 17220287 A JP17220287 A JP 17220287A JP H0810240 B2 JPH0810240 B2 JP H0810240B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周波数検出回路に関するもので、特に、周波
数検出後の入力周波数のデューティ変化による特性への
影響を防止した周波数検出回路に関する。
数検出後の入力周波数のデューティ変化による特性への
影響を防止した周波数検出回路に関する。
従来、この種の周波数検出回路は、充電用吐き出し型
定電流回路と入力ロウレベル時動作する吸い込み型定電
流回路と一端が接地されたコンデンサと非反転入力には
定電圧源を備えたヒステリシス特性を持ったコンパレー
タとを有する回路を二組備え、一方の出力は論理積の一
入力に接続される。論理積のもう一方の入力には、前記
吸い込み型定電流回路の入力が接続され、その論理積の
出力はラッチ回路のセット端子に接続される。又前記ヒ
ステリシス特性を持ったコンパレータのもう一方の出力
は前記ラッチ回路のリセット端子に接続される。
定電流回路と入力ロウレベル時動作する吸い込み型定電
流回路と一端が接地されたコンデンサと非反転入力には
定電圧源を備えたヒステリシス特性を持ったコンパレー
タとを有する回路を二組備え、一方の出力は論理積の一
入力に接続される。論理積のもう一方の入力には、前記
吸い込み型定電流回路の入力が接続され、その論理積の
出力はラッチ回路のセット端子に接続される。又前記ヒ
ステリシス特性を持ったコンパレータのもう一方の出力
は前記ラッチ回路のリセット端子に接続される。
第４図は従来の実施例を示す。ICOM101〜ICOM104は定
電流源Vref101,Vref102は定電圧源Q101,Q102はNPNトラ
ンジスタcp′,ch′はコンデンサ，コンパレータ101コン
パレータ201はヒステリシス特性を持つコンパレータで
あり又INV101,INV102はインバータ回路、AND101は論理
積、SRは、SRラッチ回路である。端子ｑ′は入力端子で
ある。ｑ′に入力するパルス信号がハイレベル時、NPN
トランジスタQ101,Q102はオフし定電流源ICOM101によっ
てコンデンサcp′は充電され又定電流源ICOM103によっ
てコンデンサch′も充電される。ｑ′に入力するパルス
信号がロウレベル時、NPNトランジスタQ101,Q102はオン
１、定電流源ICOM102によってコンデンサcp′が、又ICO
M104によってコンデンサch′がそれぞれ放電される。周
波数検出はコンデンサch′の電圧Vch′＞Vref102になっ
たとき行われる。検出期間（入力パルスの周期）TfH2の
検出方法は入力端子ｑに入力されるパルス信号のハイレ
ベルt1の立上りで検出している。コンパレータ101の放
電時定数できまるtp1をSRラッチ回路SRのセット入力Ｓ
にコンパレータ201の出力をSRのリセット入力Ｒにそれ
ぞれ入力している。ここでコンパレータ201の出力にお
けるパルス幅tp2は論理積の出力におけるパルス幅tp1と
の間でtp2＞tp1の関係を持たしている。
電流源Vref101,Vref102は定電圧源Q101,Q102はNPNトラ
ンジスタcp′,ch′はコンデンサ，コンパレータ101コン
パレータ201はヒステリシス特性を持つコンパレータで
あり又INV101,INV102はインバータ回路、AND101は論理
積、SRは、SRラッチ回路である。端子ｑ′は入力端子で
ある。ｑ′に入力するパルス信号がハイレベル時、NPN
トランジスタQ101,Q102はオフし定電流源ICOM101によっ
てコンデンサcp′は充電され又定電流源ICOM103によっ
てコンデンサch′も充電される。ｑ′に入力するパルス
信号がロウレベル時、NPNトランジスタQ101,Q102はオン
１、定電流源ICOM102によってコンデンサcp′が、又ICO
M104によってコンデンサch′がそれぞれ放電される。周
波数検出はコンデンサch′の電圧Vch′＞Vref102になっ
たとき行われる。検出期間（入力パルスの周期）TfH2の
検出方法は入力端子ｑに入力されるパルス信号のハイレ
ベルt1の立上りで検出している。コンパレータ101の放
電時定数できまるtp1をSRラッチ回路SRのセット入力Ｓ
にコンパレータ201の出力をSRのリセット入力Ｒにそれ
ぞれ入力している。ここでコンパレータ201の出力にお
けるパルス幅tp2は論理積の出力におけるパルス幅tp1と
の間でtp2＞tp1の関係を持たしている。
従って第５図で表わされる様、TfH2≦t1＋t2ではtp2
＞tp1の為SRラッチ回路の出力はリセット状態でロウレ
ベルとなっている。また、TfH2＞t1＋t2となるとコンデ
ンサch′の電圧Vch′＜Vref102となりコンパレータ201
の出力がロウレベルとなる。その為SRラッチ回路のリセ
ット状態で解除されSRラッチ回路の出力がハイレベルと
なり周波数を検出する。
＞tp1の為SRラッチ回路の出力はリセット状態でロウレ
ベルとなっている。また、TfH2＞t1＋t2となるとコンデ
ンサch′の電圧Vch′＜Vref102となりコンパレータ201
の出力がロウレベルとなる。その為SRラッチ回路のリセ
ット状態で解除されSRラッチ回路の出力がハイレベルと
なり周波数を検出する。
前述した従来の周波数検出回路においてはSRラッチ回
路のセットとリセットが同時に変化すると誤動作を行う
事からセット信号とリセット信号の変化に際し時定数を
持たす必要がある。その為コンデンサch′の放電の為の
定電流源ICOM104によってリセット信号がセット信号よ
りあとに変化する様ある時定数を持たしている。上記の
様な構成となっているので周波数検出後入力信号のデュ
ーティが回路内で持たしている時定数より大きくなると
コンデンサch′の電荷を放電しきれなくなりコンデンサ
ch′の電圧Vch′がDC電圧で上昇しSRラッチ回路の出力
がロウレベルとなり、検出前の状態にもどってしまうと
いう欠点がある。従来例において現実的な回路において
の入力信号のDvTy変化によるSRラッチ回路の出力状態と
第６図に示す検出しようとする周波数VfH2において、入
力信号のロウレベル時の時間（t2）と定電流源ICOM104
の時定数によるコンデンサch′の放電時間（ｔ′）との
関係がt2＞ｔ′である時はSRラッチ回路の出力はハイレ
ベルとなり周波数TfH2を検出する。しかし前記t2とｔ′
の関係が周波数VfH2検出後t2≦ｔ′となる様なデューテ
ィの入力信号に変化するとコンデンサch′の電荷を放電
しきれなくなりコンデンサch′の電圧Vch′がDC電圧で
上昇し、SRラッチの出力がつねにロウレベルとなり周波
数に関係なく検出前の状態にもどるという誤動作を起
す。ここDvTy何％より誤動作を起すかを式であらわし実
際の値を代入してみるコンデンサchの放電時間をtdis′
とすると tdis＝vcc′×ch′/IICOM4 vcc′：パルス波の振幅＝5V Ch′：コンデンサch′の容量 ＝0.01μＦ IICOM4:定電流ICOM4の電流値 ＝200μＡ tdis′＝５×0.01μ/200μ ＝25μＳ 検出周波数TfH2＝2kHzとすると DvTy＝（１−TfH2×tdis′）×100（％） ＝50％ 周波数検出後、入力信号のDvTy＞50％となると誤動作
を示す。本発明の目的は周波数検出後の入力信号のデュ
ーティ変化による誤動作を無くす事である。
路のセットとリセットが同時に変化すると誤動作を行う
事からセット信号とリセット信号の変化に際し時定数を
持たす必要がある。その為コンデンサch′の放電の為の
定電流源ICOM104によってリセット信号がセット信号よ
りあとに変化する様ある時定数を持たしている。上記の
様な構成となっているので周波数検出後入力信号のデュ
ーティが回路内で持たしている時定数より大きくなると
コンデンサch′の電荷を放電しきれなくなりコンデンサ
ch′の電圧Vch′がDC電圧で上昇しSRラッチ回路の出力
がロウレベルとなり、検出前の状態にもどってしまうと
いう欠点がある。従来例において現実的な回路において
の入力信号のDvTy変化によるSRラッチ回路の出力状態と
第６図に示す検出しようとする周波数VfH2において、入
力信号のロウレベル時の時間（t2）と定電流源ICOM104
の時定数によるコンデンサch′の放電時間（ｔ′）との
関係がt2＞ｔ′である時はSRラッチ回路の出力はハイレ
ベルとなり周波数TfH2を検出する。しかし前記t2とｔ′
の関係が周波数VfH2検出後t2≦ｔ′となる様なデューテ
ィの入力信号に変化するとコンデンサch′の電荷を放電
しきれなくなりコンデンサch′の電圧Vch′がDC電圧で
上昇し、SRラッチの出力がつねにロウレベルとなり周波
数に関係なく検出前の状態にもどるという誤動作を起
す。ここDvTy何％より誤動作を起すかを式であらわし実
際の値を代入してみるコンデンサchの放電時間をtdis′
とすると tdis＝vcc′×ch′/IICOM4 vcc′：パルス波の振幅＝5V Ch′：コンデンサch′の容量 ＝0.01μＦ IICOM4:定電流ICOM4の電流値 ＝200μＡ tdis′＝５×0.01μ/200μ ＝25μＳ 検出周波数TfH2＝2kHzとすると DvTy＝（１−TfH2×tdis′）×100（％） ＝50％ 周波数検出後、入力信号のDvTy＞50％となると誤動作
を示す。本発明の目的は周波数検出後の入力信号のデュ
ーティ変化による誤動作を無くす事である。
本発明の周波数検出回路は、コンデンサと、前記コン
デンサを入力パルス信号の第１の論理レベルの期間に充
電し第２の論理レベルの期間に放電する充放電回路と、
第１および第２の閾値を有し前記コンデンサの充放電電
圧が前記第１の閾値以上になるとリセットパルスを発生
し前記コンデンサの充放電電圧が前記第２の閾値以下に
なるとリセットパルスの発生を停止するコンパレータ
と、前記入力パルス信号の前記第１の論理レベルから前
記第２の論理レベルへの変化に同期してセットパルスを
発生する手段と、前記リセットパルスをリセット端子に
前記セットパルスをセット端子にそれぞれ受けるリセッ
ト優先型のラッチ回路とを備え、前記充放電回路の充放
電時定数および前記第１および第２の閾値は、前記入力
パルス信号の周波数が検出するべき周波数以下のときは
前記セットパルスを包含するパルス幅のリセットパルス
が発生され前記検出すべき周波数より高いときは前記リ
セットパルスが発生されないように設定され、さらに、
前記ラッチ回路がセット状態にあるときに発生される前
記セットパルスに応答して前記コンデンサを放電する手
段を備えていることを特徴とする。
デンサを入力パルス信号の第１の論理レベルの期間に充
電し第２の論理レベルの期間に放電する充放電回路と、
第１および第２の閾値を有し前記コンデンサの充放電電
圧が前記第１の閾値以上になるとリセットパルスを発生
し前記コンデンサの充放電電圧が前記第２の閾値以下に
なるとリセットパルスの発生を停止するコンパレータ
と、前記入力パルス信号の前記第１の論理レベルから前
記第２の論理レベルへの変化に同期してセットパルスを
発生する手段と、前記リセットパルスをリセット端子に
前記セットパルスをセット端子にそれぞれ受けるリセッ
ト優先型のラッチ回路とを備え、前記充放電回路の充放
電時定数および前記第１および第２の閾値は、前記入力
パルス信号の周波数が検出するべき周波数以下のときは
前記セットパルスを包含するパルス幅のリセットパルス
が発生され前記検出すべき周波数より高いときは前記リ
セットパルスが発生されないように設定され、さらに、
前記ラッチ回路がセット状態にあるときに発生される前
記セットパルスに応答して前記コンデンサを放電する手
段を備えていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本願発明の一実施例を示しており、ICOM1〜I
COM4は定電流源、Vref1およびVref2は定電圧源、Q1、Q2
及びQ3はNPNトランジスタ、Cp及びChはコンデンサ、100
及び200はヒステリシス特性を有するコンパレータ、INV
1及びINV2はインバータ回路、AND1及びAND2はアンド回
路であり、図示のように接続されている。SR1はリセッ
ト優先型のSRラッチ回路であり、ｑは入力端子であり入
力パルス信号が供給されている。m,n及びｐはそれぞれ
アンド回路AND1、ラッチ回路SR1及びコンパレータ200の
出力である。
COM4は定電流源、Vref1およびVref2は定電圧源、Q1、Q2
及びQ3はNPNトランジスタ、Cp及びChはコンデンサ、100
及び200はヒステリシス特性を有するコンパレータ、INV
1及びINV2はインバータ回路、AND1及びAND2はアンド回
路であり、図示のように接続されている。SR1はリセッ
ト優先型のSRラッチ回路であり、ｑは入力端子であり入
力パルス信号が供給されている。m,n及びｐはそれぞれ
アンド回路AND1、ラッチ回路SR1及びコンパレータ200の
出力である。
入力端子ｑへの入力パルス信号がロウレベルのとき、
トランジスタQ2がオンとなりコンデンサChは定電流源IC
OM4によって放電状態となっており、入力パルス信号が
ハイレベルへと変化することにより、トランジスタQ2は
オフとなり、コンデンサChは定電流源ICOM3により充電
される。コンデンサChの電圧Vchはコンパレータ200に入
力される。コンパレータ200は前述のとおりヒステリシ
ス特性を有するので、電圧Vchが高い方の閾値に達した
時点でコンパレータ200の出力ｐはハイレベルとなり、
リセットパルスとしてSRラッチ回路SR1に供給される。
入力パルス信号がロウレベルに反転することによりコン
デンサChは再び放電状態となり、この電圧Vchがコンパ
レータ200の低い方の閾値に達した時点でのコンパレー
タ200の出力ｐはロウレベルに反転する。コンパレータ2
00の前述した高低両閾値は基準電圧Vref2にもとづき決
定される。
トランジスタQ2がオンとなりコンデンサChは定電流源IC
OM4によって放電状態となっており、入力パルス信号が
ハイレベルへと変化することにより、トランジスタQ2は
オフとなり、コンデンサChは定電流源ICOM3により充電
される。コンデンサChの電圧Vchはコンパレータ200に入
力される。コンパレータ200は前述のとおりヒステリシ
ス特性を有するので、電圧Vchが高い方の閾値に達した
時点でコンパレータ200の出力ｐはハイレベルとなり、
リセットパルスとしてSRラッチ回路SR1に供給される。
入力パルス信号がロウレベルに反転することによりコン
デンサChは再び放電状態となり、この電圧Vchがコンパ
レータ200の低い方の閾値に達した時点でのコンパレー
タ200の出力ｐはロウレベルに反転する。コンパレータ2
00の前述した高低両閾値は基準電圧Vref2にもとづき決
定される。
以上の動作はコンデンサCpについても同様に行われ
る。すなわち、入力パルス信号のハイレベルによりコン
デンサCpは定電流源ICOM1によって充電され、その電圧
がコンパレータ100の高い方の閾値に達するとその出力
はハイレベルとなる。入力パルス信号がロウレベルにな
ると、コンデンサCpは放電され、その電圧がコンパレー
タ100の低い方の閾値に達した時点でその出力はロウレ
ベルに変化する。コンパレータ100の出力は、アンド回
路AND1に入力されるが、図示された入力パルス信号との
接続及びアンド回路AND1との接続関係から明らかなよう
に入力パルスがロウレベルであってコンパレータ100の
出力がハイレベルの期間のみ、アンド回路AND1の出力は
ハイレベルとなり、セットパルスとしてSRラッチ回路SR
1に供給される。SRラッチ回路は、リセット優先型であ
るからセット端子Ｓ及びリセット端子Ｒが両方ともハイ
レベルの時には、リセットが優先されその出力はロウレ
ベルとなる。
る。すなわち、入力パルス信号のハイレベルによりコン
デンサCpは定電流源ICOM1によって充電され、その電圧
がコンパレータ100の高い方の閾値に達するとその出力
はハイレベルとなる。入力パルス信号がロウレベルにな
ると、コンデンサCpは放電され、その電圧がコンパレー
タ100の低い方の閾値に達した時点でその出力はロウレ
ベルに変化する。コンパレータ100の出力は、アンド回
路AND1に入力されるが、図示された入力パルス信号との
接続及びアンド回路AND1との接続関係から明らかなよう
に入力パルスがロウレベルであってコンパレータ100の
出力がハイレベルの期間のみ、アンド回路AND1の出力は
ハイレベルとなり、セットパルスとしてSRラッチ回路SR
1に供給される。SRラッチ回路は、リセット優先型であ
るからセット端子Ｓ及びリセット端子Ｒが両方ともハイ
レベルの時には、リセットが優先されその出力はロウレ
ベルとなる。
かかる構成において、入力パルス信号の周波数が検出
点となる周波数よりも高くなると、その状態がSRラッチ
回路SR1のハイレベル出力として出力されるように各回
路定数が設定されている。詳述すると、これは、入力パ
ルス信号の周波数が検出すべき周波数より大きいときは
検出期間（パルス幅）は小さくなり、検出すべき周波数
よりも小さいときは検出期間（パルス幅）は大きくなる
ことを利用して行っている。すなわち、入力パルス信号
の振幅期間が、検出点となる周波数に対応する検出期間
よりも短くなるとSRラッチ回路SR1の出力はハイレベル
となる。
点となる周波数よりも高くなると、その状態がSRラッチ
回路SR1のハイレベル出力として出力されるように各回
路定数が設定されている。詳述すると、これは、入力パ
ルス信号の周波数が検出すべき周波数より大きいときは
検出期間（パルス幅）は小さくなり、検出すべき周波数
よりも小さいときは検出期間（パルス幅）は大きくなる
ことを利用して行っている。すなわち、入力パルス信号
の振幅期間が、検出点となる周波数に対応する検出期間
よりも短くなるとSRラッチ回路SR1の出力はハイレベル
となる。
第２図に、入力パルス信号の検出期間TfH1が、TfH1＜
ta＋tb、TfH1＝ta＋tb、及びTfH1＞ta＋tbに３つの状態
の時のタイミング波形図を示すように、まず、TfH1＜ta
＋tbの時を考えると、入力パルス信号のハイレベル期間
taが長いので、コンデンサChの電圧Vchはコンパレータ2
00を高閾値を充分にこえたものとなり、図示のように幅
の広いリセットパルス（ｐ）が得られる。入力パルス信
号のロウレベルへの反転に同期してアンド回路AND1から
セットパルス（ｍ）が出力されるが、リセットパルスの
出力期間中になくなるので、SRラッチ回路SR1はリセッ
ト状態のままとなる。
ta＋tb、TfH1＝ta＋tb、及びTfH1＞ta＋tbに３つの状態
の時のタイミング波形図を示すように、まず、TfH1＜ta
＋tbの時を考えると、入力パルス信号のハイレベル期間
taが長いので、コンデンサChの電圧Vchはコンパレータ2
00を高閾値を充分にこえたものとなり、図示のように幅
の広いリセットパルス（ｐ）が得られる。入力パルス信
号のロウレベルへの反転に同期してアンド回路AND1から
セットパルス（ｍ）が出力されるが、リセットパルスの
出力期間中になくなるので、SRラッチ回路SR1はリセッ
ト状態のままとなる。
入力パルスのTfH1＝ta＋tbになると、入力パルス信号
のハイレベル期間taに充電されたコンデンサChの充電電
圧Vchがコンパレータ200の高閾値に一致するようにコン
デンサChおよび定電流源ICOM3の定数が決定されている
ので、図示とおり比較的狭い幅のリセットパルス（tp
b）が得られる。このとき、リセットパルス（tpa）も発
生するが、このパルスがリセットパルス（tpb）で完全
に包含されるように、コンデンサCp、定電流源ICOM1及
び基準電圧Vref1が設定されているので、SRラッチ回路S
R1はリセットパルスのままである。
のハイレベル期間taに充電されたコンデンサChの充電電
圧Vchがコンパレータ200の高閾値に一致するようにコン
デンサChおよび定電流源ICOM3の定数が決定されている
ので、図示とおり比較的狭い幅のリセットパルス（tp
b）が得られる。このとき、リセットパルス（tpa）も発
生するが、このパルスがリセットパルス（tpb）で完全
に包含されるように、コンデンサCp、定電流源ICOM1及
び基準電圧Vref1が設定されているので、SRラッチ回路S
R1はリセットパルスのままである。
入力パルスの検出期間が、TfH1＞ta＋tbになると、コ
ンパレータ200の出力はロウレベルのままとなり、一
方、コンパレータ100の出力にはハイレベルが得られる
ように各定数が設定されているので、SRラッチ回路SR1
はセットされ、その出力（ｍ）はハイレベルに反転す
る。このとき周波数検出が行われる。
ンパレータ200の出力はロウレベルのままとなり、一
方、コンパレータ100の出力にはハイレベルが得られる
ように各定数が設定されているので、SRラッチ回路SR1
はセットされ、その出力（ｍ）はハイレベルに反転す
る。このとき周波数検出が行われる。
そのハイレベルの出力はアンド回路AND2に入力され、
ハイレベルであるアンド回路AND1の出力（ｍ）がハイレ
ベルであることからアンド回路AND1はハイレベルを出力
する。そのハイレベルをゲートに受けるトランジスタQ3
は、オンしてコンデンサChの放電を行う。入力パルス信
号ｑがハイレベル（ta）の時はコンデンサChは充電され
ロウレベル（tb）の時は放電されるが、このトランジス
タを設けることによって、コンデンサChの放電を迅速に
行うことができる。よって、図３に示されるように周波
数が検出したあとに、入力パルス信号のDUTYが変化しコ
ンデンサの放電時間が短くなったとしても、すなわち、
入力パルス信号のロウレベル期間（tb）が短くなったと
しても上記トランジスタを設けたことによって迅速にコ
ンデンサの電荷を引き抜くことができる。
ハイレベルであるアンド回路AND1の出力（ｍ）がハイレ
ベルであることからアンド回路AND1はハイレベルを出力
する。そのハイレベルをゲートに受けるトランジスタQ3
は、オンしてコンデンサChの放電を行う。入力パルス信
号ｑがハイレベル（ta）の時はコンデンサChは充電され
ロウレベル（tb）の時は放電されるが、このトランジス
タを設けることによって、コンデンサChの放電を迅速に
行うことができる。よって、図３に示されるように周波
数が検出したあとに、入力パルス信号のDUTYが変化しコ
ンデンサの放電時間が短くなったとしても、すなわち、
入力パルス信号のロウレベル期間（tb）が短くなったと
しても上記トランジスタを設けたことによって迅速にコ
ンデンサの電荷を引き抜くことができる。
ここで実際の値を代入しデューティ何％まで対応でき
るかを求めてみるchの放電時間をtdisとすると次式が成
立する。
るかを求めてみるchの放電時間をtdisとすると次式が成
立する。
Vcc:パルス波の振幅＝5V VCE（sat）Q3:Q3のVCE（sa
t）＝0.2V ch:コンデンサchの容量＝0.01μＦ IBQ3:Q
3のベース電流＝100μＡ rscQ3:Q3のrsc＝7.5Ω hFEQ
3:Q3のhFE＝100 検出周波数TfH1＝2kHzとすると、デューティ（Ｄ）は Ｄ＝（１−TfH1×tdis）×100（％） ＝99.2％ となり、デューティ99.2％まで対応できる。
t）＝0.2V ch:コンデンサchの容量＝0.01μＦ IBQ3:Q
3のベース電流＝100μＡ rscQ3:Q3のrsc＝7.5Ω hFEQ
3:Q3のhFE＝100 検出周波数TfH1＝2kHzとすると、デューティ（Ｄ）は Ｄ＝（１−TfH1×tdis）×100（％） ＝99.2％ となり、デューティ99.2％まで対応できる。
以上説明した様に本発明は周波数検出後トランジスタ
Q3のrscでchの電荷を放電される事により従来回路の問
題点であった周波数検出後のDvTy変化に伴う検出解除の
誤動作を無くすことができる効果がある。
Q3のrscでchの電荷を放電される事により従来回路の問
題点であった周波数検出後のDvTy変化に伴う検出解除の
誤動作を無くすことができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図、第３
図は第１図におけるタイミングチャート、第４図は従来
例の回路図、第５図、第６図は第４図におけるタイミン
グチャートである。
図は第１図におけるタイミングチャート、第４図は従来
例の回路図、第５図、第６図は第４図におけるタイミン
グチャートである。
Claims (1)
- 【請求項１】コンデンサと、前記コンデンサを入力パル
ス信号の第１の論理レベルの期間に充電し第２の論理レ
ベルの期間に放電する充放電回路と、第１および第２の
閾値を有し前記コンデンサの充放電電圧が前記第１の閾
値以上になるとリセットパルスを発生し前記コンデンサ
の充放電電圧が前記第２の閾値以下になるとリセットパ
ルスの発生を停止するコンパレータと、前記入力パルス
信号の前記第１の論理レベルから前記第２の論理レベル
への変化に同期してセットパルスを発生する手段と、前
記リセットパルスをリセット端子に前記セットパルスを
セット端子にそれぞれ受けるリセット優先型のラッチ回
路とを備え、前記充放電回路の充放電時定数および前記
第１および第２の閾値は、前記入力パルス信号の周波数
が検出するべき周波数以下のときは前記セットパルスを
包含するパルス幅のリセットパルスが発生され前記検出
すべき周波数より高いときは前記リセットパルスが発生
されないように設定され、さらに、前記ラッチ回路がセ
ット状態にあるときに発生される前記セットパルスに応
答して前記コンデンサを放電する手段を備えていること
を特徴とする周波数検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17220287A JPH0810240B2 (ja) | 1987-07-10 | 1987-07-10 | 周波数検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17220287A JPH0810240B2 (ja) | 1987-07-10 | 1987-07-10 | 周波数検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6415668A JPS6415668A (en) | 1989-01-19 |
| JPH0810240B2 true JPH0810240B2 (ja) | 1996-01-31 |
Family
ID=15937477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17220287A Expired - Fee Related JPH0810240B2 (ja) | 1987-07-10 | 1987-07-10 | 周波数検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810240B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053792A (en) * | 1989-08-03 | 1991-10-01 | Mitsubishi Denki K.K. | Device for cooling thermal head |
-
1987
- 1987-07-10 JP JP17220287A patent/JPH0810240B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6415668A (en) | 1989-01-19 |
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