JPH08101401A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH08101401A JPH08101401A JP23748594A JP23748594A JPH08101401A JP H08101401 A JPH08101401 A JP H08101401A JP 23748594 A JP23748594 A JP 23748594A JP 23748594 A JP23748594 A JP 23748594A JP H08101401 A JPH08101401 A JP H08101401A
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- electrodes
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Abstract
(57)【要約】
【目的】 正スタガー型ＴＦＴを用いた液晶表示装置に
おいて、隣接する画素間の混信や干渉を防ぎ、表示品位
をこうじょうすとる。 【構成】 ゲートライン（１５Ｌ）の本線から突出され
たゲート電極（１５Ｇ）の付け根部分にドレイン電極
（１１Ｄ）と一体のガード電極（１１Ｇ）を配置する。
この構造により、ゲート電極（１５Ｇ）からゲートライ
ン（１５Ｌ）を経て隣接するドレインライン（１１Ｌ）
へ至るチャンネルが遮断される。即ち、大多数のキャリ
アはソース電極（１１Ｓ）とガード電極（１１Ｇ）の間
に移動するため、細隙を抜けて漏れ出る分はほとんど無
くなり、各画素が絶縁される。
おいて、隣接する画素間の混信や干渉を防ぎ、表示品位
をこうじょうすとる。 【構成】 ゲートライン（１５Ｌ）の本線から突出され
たゲート電極（１５Ｇ）の付け根部分にドレイン電極
（１１Ｄ）と一体のガード電極（１１Ｇ）を配置する。
この構造により、ゲート電極（１５Ｇ）からゲートライ
ン（１５Ｌ）を経て隣接するドレインライン（１１Ｌ）
へ至るチャンネルが遮断される。即ち、大多数のキャリ
アはソース電極（１１Ｓ）とガード電極（１１Ｇ）の間
に移動するため、細隙を抜けて漏れ出る分はほとんど無
くなり、各画素が絶縁される。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に関し、特
に、スイッチング素子として、単位画素ごとに配置さ
れ、各画素容量の充放電を制御する薄膜電界効果トラン
ジスタ（ＴＦＴ）を有した液晶表示装置に関する。
に、スイッチング素子として、単位画素ごとに配置さ
れ、各画素容量の充放電を制御する薄膜電界効果トラン
ジスタ（ＴＦＴ）を有した液晶表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は薄型、軽量、低消費電力
などの特徴があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子としてＴＦ
Ｔを用いたアクティブマトリクス型は、原理的にデュー
ティ比１００％のスタティック駆動をマルチプレクス的
に行うことができ、大画面、高精細な動画ディスプレイ
に使用されている。
などの特徴があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子としてＴＦ
Ｔを用いたアクティブマトリクス型は、原理的にデュー
ティ比１００％のスタティック駆動をマルチプレクス的
に行うことができ、大画面、高精細な動画ディスプレイ
に使用されている。
【０００３】アクティブマトリクス型液晶表示装置は、
液晶を駆動する容量の一方を形成する画素電極が複数形
成され、更に各画素電極に接続するＴＦＴとが形成され
た基板と、液晶を駆動する容量の他方の共通電極が各画
素について一体で形成された基板を貼り合わせ、両基板
間に液晶を封入することにより構成される。各ＴＦＴは
走査線ごとに選択されてＯＮとなり、信号線からの入力
信号電圧を選択して画素電極に印加し、非選択中はＯＦ
Ｆ抵抗により１フィールド期間画素容量へ印加された電
圧を保持する。
液晶を駆動する容量の一方を形成する画素電極が複数形
成され、更に各画素電極に接続するＴＦＴとが形成され
た基板と、液晶を駆動する容量の他方の共通電極が各画
素について一体で形成された基板を貼り合わせ、両基板
間に液晶を封入することにより構成される。各ＴＦＴは
走査線ごとに選択されてＯＮとなり、信号線からの入力
信号電圧を選択して画素電極に印加し、非選択中はＯＦ
Ｆ抵抗により１フィールド期間画素容量へ印加された電
圧を保持する。
【０００４】半導体層に対してゲートを上層に配した正
スタガー型ＴＦＴは製造に要する最低マスク枚数は２枚
であり、コストが低い。図３は、従来のＴＦＴアレイ基
板の画素部の平面図（ａ）とそのＣ−Ｃ線に沿った断面
図（ｂ）である。ガラスなどの透明な基板（５０）上
に、液晶を駆動する画素電極（５１Ｐ）が配列形成さ
れ、画素電極（５１Ｐ）の間には信号電極線となるドレ
インライン（５１Ｌ）が形成されている。ドレインライ
ン（５１Ｌ）に交差する方向には、走査電極線となるゲ
ートライン（５５Ｌ）が、下層に半導体層（５３）と絶
縁層（５４）を配して設けられ、突出された部分はゲー
ト電極（５５Ｇ）として、画素電極（５１Ｐ）とドレイ
ンライン（５１Ｌ）の近接された領域上に配されて、Ｔ
ＦＴを構成している。即ち、画素電極（５１Ｐ）の一部
であるソース電極（５１Ｓ）とドレインライン（５１
Ｌ）と一体のドレイン電極（５１Ｄ）を覆う領域上に半
導体層（５３）、絶縁層（５４）、及び、ゲート電極
（５５Ｇ）が積層されている。また、ソース電極（５１
Ｓ）及びドレイン電極（５１Ｄ）上には、低抵抗の半導
体層（５２）が介在され、オーミックコンタクトを得て
いる。
スタガー型ＴＦＴは製造に要する最低マスク枚数は２枚
であり、コストが低い。図３は、従来のＴＦＴアレイ基
板の画素部の平面図（ａ）とそのＣ−Ｃ線に沿った断面
図（ｂ）である。ガラスなどの透明な基板（５０）上
に、液晶を駆動する画素電極（５１Ｐ）が配列形成さ
れ、画素電極（５１Ｐ）の間には信号電極線となるドレ
インライン（５１Ｌ）が形成されている。ドレインライ
ン（５１Ｌ）に交差する方向には、走査電極線となるゲ
ートライン（５５Ｌ）が、下層に半導体層（５３）と絶
縁層（５４）を配して設けられ、突出された部分はゲー
ト電極（５５Ｇ）として、画素電極（５１Ｐ）とドレイ
ンライン（５１Ｌ）の近接された領域上に配されて、Ｔ
ＦＴを構成している。即ち、画素電極（５１Ｐ）の一部
であるソース電極（５１Ｓ）とドレインライン（５１
Ｌ）と一体のドレイン電極（５１Ｄ）を覆う領域上に半
導体層（５３）、絶縁層（５４）、及び、ゲート電極
（５５Ｇ）が積層されている。また、ソース電極（５１
Ｓ）及びドレイン電極（５１Ｄ）上には、低抵抗の半導
体層（５２）が介在され、オーミックコンタクトを得て
いる。
【０００５】このような構造のＴＦＴは、例えばＩＴＯ
とＮ型に高濃度にドーピングされたａ−Ｓｉを形成し、
第１のフォトエッチ工程により、ソース・ドレイン電極
（５１Ｓ，５１Ｄ）、画素電極（５１Ｐ）及びドレイン
ライン（５１Ｌ）の第１パターニング層を形成した後、
例えばａ−Ｓｉ、ＳｉＮX及びＡｌを連続で積層し、第
２のフォトエッチ工程により、下層に半導体層（５３）
と絶縁層（５４）を配したゲートライン（５５Ｌ）とゲ
ート電極（５５Ｇ）の第２のパターニング層を形成する
ことにより得られる。
とＮ型に高濃度にドーピングされたａ−Ｓｉを形成し、
第１のフォトエッチ工程により、ソース・ドレイン電極
（５１Ｓ，５１Ｄ）、画素電極（５１Ｐ）及びドレイン
ライン（５１Ｌ）の第１パターニング層を形成した後、
例えばａ−Ｓｉ、ＳｉＮX及びＡｌを連続で積層し、第
２のフォトエッチ工程により、下層に半導体層（５３）
と絶縁層（５４）を配したゲートライン（５５Ｌ）とゲ
ート電極（５５Ｇ）の第２のパターニング層を形成する
ことにより得られる。
【０００６】
【発明が解決しようとする課題】このように図３に示し
た従来の正スタガー型ＴＦＴは、２回のフォトエッチで
製造が可能であるためコストが低いが、それゆえにま
た、次のような問題がある。半導体層（５２，５３）と
ゲート絶縁層（５４）が、ゲート配線層（５５）と同じ
パターンにエッチングされているため、ゲート電極配線
（５５）に沿った全てのソース電極（５１Ｓ）とドレイ
ン電極（５１Ｄ）上に、半導体層（５３）が共通に被覆
された構造となっている。このため、ＴＦＴのチャンネ
ルのみならず、隣接する画素にわたっても、ゲートライ
ン（５５Ｌ）に沿ってソース・ドレイン間チャンネルが
形成され、寄生ＴＦＴが構成される。このようなこと
は、異なる画素間で信号が干渉したり、混信が起こっ
て、いわゆるクロストークを招く原因になり、画質を悪
化させていた。
た従来の正スタガー型ＴＦＴは、２回のフォトエッチで
製造が可能であるためコストが低いが、それゆえにま
た、次のような問題がある。半導体層（５２，５３）と
ゲート絶縁層（５４）が、ゲート配線層（５５）と同じ
パターンにエッチングされているため、ゲート電極配線
（５５）に沿った全てのソース電極（５１Ｓ）とドレイ
ン電極（５１Ｄ）上に、半導体層（５３）が共通に被覆
された構造となっている。このため、ＴＦＴのチャンネ
ルのみならず、隣接する画素にわたっても、ゲートライ
ン（５５Ｌ）に沿ってソース・ドレイン間チャンネルが
形成され、寄生ＴＦＴが構成される。このようなこと
は、異なる画素間で信号が干渉したり、混信が起こっ
て、いわゆるクロストークを招く原因になり、画質を悪
化させていた。
【０００７】
【課題を解決するための手段】本発明はこの課題を解決
するために成されたもので、第１に、基板上に、液晶を
駆動する容量を構成する画素電極が複数形成され、この
画素電極の間に信号線電極が形成され、これら両電極が
近接された領域上に半導体層、絶縁層、及び、走査線電
極の突出部が同じパターンで積層されてなる薄膜トラン
ジスタが、マトリクス状に配置された液晶表示装置にお
いて、前記信号線電極には突出部が設けられ、前記走査
線電極の突出部の付け根部分に対応する位置に配された
構成である。
するために成されたもので、第１に、基板上に、液晶を
駆動する容量を構成する画素電極が複数形成され、この
画素電極の間に信号線電極が形成され、これら両電極が
近接された領域上に半導体層、絶縁層、及び、走査線電
極の突出部が同じパターンで積層されてなる薄膜トラン
ジスタが、マトリクス状に配置された液晶表示装置にお
いて、前記信号線電極には突出部が設けられ、前記走査
線電極の突出部の付け根部分に対応する位置に配された
構成である。
【０００８】第２に、第１の構成において、前記信号線
電極の突出部は、前記走査線電極の領域内に配された構
成である。第３に、基板上に、液晶を駆動する容量を構
成する画素電極が複数形成され、この画素電極の間に信
号線電極が形成され、これら両電極が近接された領域上
に半導体層、絶縁層、及び、走査線電極の突出部が同じ
パターンで積層されてなる薄膜トランジスタが、マトリ
クス状に配置された液晶表示装置において、前記薄膜ト
ランジスタは、前記走査線電極が水平方向に接続された
延長線領域から所定距離離間して配置された構成であ
る。
電極の突出部は、前記走査線電極の領域内に配された構
成である。第３に、基板上に、液晶を駆動する容量を構
成する画素電極が複数形成され、この画素電極の間に信
号線電極が形成され、これら両電極が近接された領域上
に半導体層、絶縁層、及び、走査線電極の突出部が同じ
パターンで積層されてなる薄膜トランジスタが、マトリ
クス状に配置された液晶表示装置において、前記薄膜ト
ランジスタは、前記走査線電極が水平方向に接続された
延長線領域から所定距離離間して配置された構成であ
る。
【０００９】
【作用】前記第１の構成で、信号線電極に突出部を設け
て、薄膜トランジスタを構成する走査線電極の突出部の
付け根部分に配置することにより、薄膜トタンジスタ内
のチャンネルを隔離でき、チャンネルが隣の画素へ枝分
かれするのが防がれる。即ち、薄膜トランジスタ部の付
け根部分に信号線電極と一体の突出部を配することによ
り、ここでもチャンネルを形成するとともに、画素電極
の電荷が走査線電極の本線に沿って隣接する画素の信号
線電極に漏れ出るのが防がれる。このため、走査線に沿
った画素間の混信や干渉が無くなる。
て、薄膜トランジスタを構成する走査線電極の突出部の
付け根部分に配置することにより、薄膜トタンジスタ内
のチャンネルを隔離でき、チャンネルが隣の画素へ枝分
かれするのが防がれる。即ち、薄膜トランジスタ部の付
け根部分に信号線電極と一体の突出部を配することによ
り、ここでもチャンネルを形成するとともに、画素電極
の電荷が走査線電極の本線に沿って隣接する画素の信号
線電極に漏れ出るのが防がれる。このため、走査線に沿
った画素間の混信や干渉が無くなる。
【００１０】前記第２の構成で、信号線電極の突出部を
走査線電極の領域外にはみでないようにすることによ
り、走査線電極を構成する導電層の側壁にヒロックなど
の突起物が生じても、信号線電極との短絡に至るのが防
がれる。即ち、絶縁層と同じパターンの走査線電極のエ
ッジ部が信号線電極上にきた部分では、走査線電極と信
号線電極は絶縁層の厚さ分だけで離間されているのみな
ので、短絡が発生し安くなっている。このため、信号線
電極の突出部を走査線電極の領域内部に配することによ
り、このような短絡の発生確率が減少する。
走査線電極の領域外にはみでないようにすることによ
り、走査線電極を構成する導電層の側壁にヒロックなど
の突起物が生じても、信号線電極との短絡に至るのが防
がれる。即ち、絶縁層と同じパターンの走査線電極のエ
ッジ部が信号線電極上にきた部分では、走査線電極と信
号線電極は絶縁層の厚さ分だけで離間されているのみな
ので、短絡が発生し安くなっている。このため、信号線
電極の突出部を走査線電極の領域内部に配することによ
り、このような短絡の発生確率が減少する。
【００１１】前記第３の構成で、薄膜トランジスタ部を
走査線電極の延長線領域から離して配置することによ
り、結果的に、画素間の離間距離が大きくなり、抵抗が
増大して絶縁効果が高まる。即ち、薄膜トランジスタ部
のチャンネルが枝分かれして走査線電極に沿って隣接す
る画素の信号線電極に達するまでの行程が長くなり、そ
の分半導体層の抵抗が増大して、絶縁性が向上するの
で、画素間の混信や干渉が防止される。
走査線電極の延長線領域から離して配置することによ
り、結果的に、画素間の離間距離が大きくなり、抵抗が
増大して絶縁効果が高まる。即ち、薄膜トランジスタ部
のチャンネルが枝分かれして走査線電極に沿って隣接す
る画素の信号線電極に達するまでの行程が長くなり、そ
の分半導体層の抵抗が増大して、絶縁性が向上するの
で、画素間の混信や干渉が防止される。
【００１２】
【実施例】続いて、本発明の実施例を図面を参照しなが
ら説明する。図１は本発明の第１の実施例に係るＴＦＴ
を用いた液晶表示装置の平面図（ａ）とそのＡ−Ａ線に
沿った断面図（ｂ）である。ガラスなどの透明な基板
（１０）上には、ＩＴＯからなる画素電極（１１Ｐ）が
配列形成され、画素電極（１１Ｐ）の間には、同じくＩ
ＴＯからなるドレインライン（１１Ｌ）が形成されてい
る。画素電極（１１Ｐ）の一部はソース電極（１１Ｓ）
となっており、ドレインライン（１１Ｌ）の一部はドレ
イン電極（１１Ｄ）となっており、互いに近接して配置
されている。また、ドレイン電極（１１Ｄ）は一部が突
出されて、ガード電極（１１Ｇ）となっている。
ら説明する。図１は本発明の第１の実施例に係るＴＦＴ
を用いた液晶表示装置の平面図（ａ）とそのＡ−Ａ線に
沿った断面図（ｂ）である。ガラスなどの透明な基板
（１０）上には、ＩＴＯからなる画素電極（１１Ｐ）が
配列形成され、画素電極（１１Ｐ）の間には、同じくＩ
ＴＯからなるドレインライン（１１Ｌ）が形成されてい
る。画素電極（１１Ｐ）の一部はソース電極（１１Ｓ）
となっており、ドレインライン（１１Ｌ）の一部はドレ
イン電極（１１Ｄ）となっており、互いに近接して配置
されている。また、ドレイン電極（１１Ｄ）は一部が突
出されて、ガード電極（１１Ｇ）となっている。
【００１３】一方、ドレインライン（１１Ｌ）と交差す
る方向には、下層にａ−Ｓｉの半導体層（１３）とＳｉ
ＮXの絶縁層（１４）を配して、Ａｌからなるゲートラ
イン（１５Ｌ）が形成されている。このような構造のゲ
ートライン（１５Ｌ）は、一部がゲート電極（１５Ｇ）
部として、ソース電極（１１Ｓ）とドレイン電極（１１
Ｄ）が近接された領域上に配され、ＴＦＴを構成してい
る。ガード電極（１１Ｇ）は、ゲート電極（１５Ｇ）の
付け根部分の対応位置に配され、ソース・ドレイン間チ
ャンネルはＴＦＴ内に隔離された構造になっている。ま
た、ソース電極（１１Ｓ）、ドレイン電極（１１Ｄ）及
びガード電極（１１Ｇ）上には、不純物を高濃度に含ん
だ半導体層が介在され、コンタクト層（１２）となって
いる。
る方向には、下層にａ−Ｓｉの半導体層（１３）とＳｉ
ＮXの絶縁層（１４）を配して、Ａｌからなるゲートラ
イン（１５Ｌ）が形成されている。このような構造のゲ
ートライン（１５Ｌ）は、一部がゲート電極（１５Ｇ）
部として、ソース電極（１１Ｓ）とドレイン電極（１１
Ｄ）が近接された領域上に配され、ＴＦＴを構成してい
る。ガード電極（１１Ｇ）は、ゲート電極（１５Ｇ）の
付け根部分の対応位置に配され、ソース・ドレイン間チ
ャンネルはＴＦＴ内に隔離された構造になっている。ま
た、ソース電極（１１Ｓ）、ドレイン電極（１１Ｄ）及
びガード電極（１１Ｇ）上には、不純物を高濃度に含ん
だ半導体層が介在され、コンタクト層（１２）となって
いる。
【００１４】このような構造により、ソース電極（１１
Ｓ）を一端としたキャリアの移動経路は、他端がドレイ
ン電極（１１Ｄ）とガード電極（１１Ｇ）にあらしめら
れ、ゲート電極（１５Ｇ）部から外に漏れ出てゲートラ
イン（１５Ｌ）に沿って隣接する画素のドレインライン
（１１Ｌ）に達する分はほとんど無くなる。ガード電極
（１１Ｇ）は、平面的に、ゲートライン（１５Ｌ）の領
域内に形成され、ゲート電極（１５Ｇ）の付け根部分の
ライン（１５Ｌ）から凡そ分離する位置に配されてい
る。このような配置により、隣接する画素間にわたるソ
ース・ドレイン間の寄生チャンネルはほとんど遮断さ
れ、ソース電極（１１Ｓ）電圧が隣接する画素のドレイ
ンライン（１１Ｌ）の信号電圧の影響を受けなくなり、
画素間の混信や干渉が無くなる。
Ｓ）を一端としたキャリアの移動経路は、他端がドレイ
ン電極（１１Ｄ）とガード電極（１１Ｇ）にあらしめら
れ、ゲート電極（１５Ｇ）部から外に漏れ出てゲートラ
イン（１５Ｌ）に沿って隣接する画素のドレインライン
（１１Ｌ）に達する分はほとんど無くなる。ガード電極
（１１Ｇ）は、平面的に、ゲートライン（１５Ｌ）の領
域内に形成され、ゲート電極（１５Ｇ）の付け根部分の
ライン（１５Ｌ）から凡そ分離する位置に配されてい
る。このような配置により、隣接する画素間にわたるソ
ース・ドレイン間の寄生チャンネルはほとんど遮断さ
れ、ソース電極（１１Ｓ）電圧が隣接する画素のドレイ
ンライン（１１Ｌ）の信号電圧の影響を受けなくなり、
画素間の混信や干渉が無くなる。
【００１５】ここで、寄生チャンネルを完全に遮断する
ために、ゲート電極（１５Ｇ）の付け根部分において、
ガード電極（１１Ｇ）を、ゲート電極（１５Ｇ）及びゲ
ートライン（１１Ｌ）の領域から多少はみ出して形成
し、ライン（１１Ｌ）を完全に被覆する構造も考えられ
る。ただし、この場合は、下層に半導体層（１３）と絶
縁層（１４）を配したゲート配線層（１１Ｌ，１１Ｇ）
のエッジ部の側壁がガード電極（１１Ｇ）上にくるた
め、この部分で、ゲート配線層（１１Ｌ，１１Ｇ）の側
壁から横方向にヒロック（ラテラルヒロック）が生じて
ガード電極（１１Ｇ）に達した場合、ソース・ドレイン
間のショートにつながる。本発明では、このような問題
を防ぐため、ガード電極（１１Ｇ）をゲートライン（１
５Ｌ）の領域からはみでないように形成している。即
ち、本来、隣接する画素間のソース・ドレイン間寄生チ
ャンネルは、そのチャンネル長による高抵抗でおおよそ
不通とされており、本発明は、これを更に完全に遮断し
て、混信や干渉を根絶するものである。そのため、ガー
ド電極（１１Ｇ）をゲート配線層（１５Ｌ，１５Ｇ）の
領域内に配する構造により、寄生チャンネルが十分に遮
断されるとともに、ゲート配線層（１５Ｌ，１５Ｇ）の
ラテラルヒロックによるソース・ドレイン間のショート
が防がれる。
ために、ゲート電極（１５Ｇ）の付け根部分において、
ガード電極（１１Ｇ）を、ゲート電極（１５Ｇ）及びゲ
ートライン（１１Ｌ）の領域から多少はみ出して形成
し、ライン（１１Ｌ）を完全に被覆する構造も考えられ
る。ただし、この場合は、下層に半導体層（１３）と絶
縁層（１４）を配したゲート配線層（１１Ｌ，１１Ｇ）
のエッジ部の側壁がガード電極（１１Ｇ）上にくるた
め、この部分で、ゲート配線層（１１Ｌ，１１Ｇ）の側
壁から横方向にヒロック（ラテラルヒロック）が生じて
ガード電極（１１Ｇ）に達した場合、ソース・ドレイン
間のショートにつながる。本発明では、このような問題
を防ぐため、ガード電極（１１Ｇ）をゲートライン（１
５Ｌ）の領域からはみでないように形成している。即
ち、本来、隣接する画素間のソース・ドレイン間寄生チ
ャンネルは、そのチャンネル長による高抵抗でおおよそ
不通とされており、本発明は、これを更に完全に遮断し
て、混信や干渉を根絶するものである。そのため、ガー
ド電極（１１Ｇ）をゲート配線層（１５Ｌ，１５Ｇ）の
領域内に配する構造により、寄生チャンネルが十分に遮
断されるとともに、ゲート配線層（１５Ｌ，１５Ｇ）の
ラテラルヒロックによるソース・ドレイン間のショート
が防がれる。
【００１６】また、ガード電極（１１Ｇ）はドレイン電
極（１１Ｄ）と一体であり、ここでも、チャンネルが形
成されるため、その分、ゲート電極（１５Ｇ）の突出部
を短くすることができ、開口率が向上する。また、ドレ
インライン（１１Ｌ）は駆動部に接続されているので、
ガード電極（１１Ｇ）部を介した隣接する画素間のドレ
イン・ドレイン間では混信や干渉は起こらない。
極（１１Ｄ）と一体であり、ここでも、チャンネルが形
成されるため、その分、ゲート電極（１５Ｇ）の突出部
を短くすることができ、開口率が向上する。また、ドレ
インライン（１１Ｌ）は駆動部に接続されているので、
ガード電極（１１Ｇ）部を介した隣接する画素間のドレ
イン・ドレイン間では混信や干渉は起こらない。
【００１７】次に本発明の第２の実施例を説明する。図
２は、本実施例に係る液晶表示装置の画素部の平面図
（ａ）とそのＢ−Ｂ線に沿った断面図（ｂ）である。こ
こでは第１の実施例と重複する説明は割愛する。基板
（２０）上に、画素電極（２１Ｐ）が配列して形成さ
れ、画素電極（２１Ｐ）の間にドレインライン（２１
Ｌ）が形成され、そして、ドレインライン（２１Ｌ）に
交差する方向には、下層に半導体層（２３）と絶縁層
（２４）を配したゲートライン（２５Ｌ）が配置されて
いる。
２は、本実施例に係る液晶表示装置の画素部の平面図
（ａ）とそのＢ−Ｂ線に沿った断面図（ｂ）である。こ
こでは第１の実施例と重複する説明は割愛する。基板
（２０）上に、画素電極（２１Ｐ）が配列して形成さ
れ、画素電極（２１Ｐ）の間にドレインライン（２１
Ｌ）が形成され、そして、ドレインライン（２１Ｌ）に
交差する方向には、下層に半導体層（２３）と絶縁層
（２４）を配したゲートライン（２５Ｌ）が配置されて
いる。
【００１８】画素電極（２１Ｐ）とドレインライン（２
１Ｌ）は、それぞれソース電極（２１Ｓ）部とドレイン
電極（２１Ｄ）部で近接されているが、この部分は、ゲ
ートライン（２１Ｌ）の本線から離して設けられてい
る。そしてこの領域上にゲートライン（２１Ｌ）から突
出して延在されてきたゲート電極（２５Ｇ）部が配され
てＴＦＴとなっている。
１Ｌ）は、それぞれソース電極（２１Ｓ）部とドレイン
電極（２１Ｄ）部で近接されているが、この部分は、ゲ
ートライン（２１Ｌ）の本線から離して設けられてい
る。そしてこの領域上にゲートライン（２１Ｌ）から突
出して延在されてきたゲート電極（２５Ｇ）部が配され
てＴＦＴとなっている。
【００１９】このように、ＴＦＴをゲートライン（２１
Ｌ）の本線から離して配置することにより、その分、ゲ
ート電極配線（２５）に沿って、ソース電極（２１Ｓ）
から隣接する画素のドレインライン（２１Ｌ）に達する
キャリアの移動経路が長くなり、この部分で形成される
ソース・ドレイン間チャンネルが働かなくなる。即ち、
隣接する画素間のソース・ドレイン間チャンネル長を増
大することにより、半導体層（２３）の抵抗が増し、互
いに絶縁される。これにより、ソース電極（２１Ｓ）電
圧が隣接する画素のドレインライン（２１Ｌ）の信号電
圧の影響を受けることがなくなり、混信や干渉が防がれ
る。
Ｌ）の本線から離して配置することにより、その分、ゲ
ート電極配線（２５）に沿って、ソース電極（２１Ｓ）
から隣接する画素のドレインライン（２１Ｌ）に達する
キャリアの移動経路が長くなり、この部分で形成される
ソース・ドレイン間チャンネルが働かなくなる。即ち、
隣接する画素間のソース・ドレイン間チャンネル長を増
大することにより、半導体層（２３）の抵抗が増し、互
いに絶縁される。これにより、ソース電極（２１Ｓ）電
圧が隣接する画素のドレインライン（２１Ｌ）の信号電
圧の影響を受けることがなくなり、混信や干渉が防がれ
る。
【００２０】
【発明の効果】以上の説明から明らかな如く、２枚のマ
スクで製造される正スタガー型ＴＦＴにおいて、隣接す
る画素にわたるソース・ドレイン間チャンネルを遮断す
る電極配置が発明され、これにより、画素間の混信や干
渉がなくなり、表示品位が向上した。
スクで製造される正スタガー型ＴＦＴにおいて、隣接す
る画素にわたるソース・ドレイン間チャンネルを遮断す
る電極配置が発明され、これにより、画素間の混信や干
渉がなくなり、表示品位が向上した。
【００２１】また、２枚のマスクで形成される正スタガ
ー型ＴＦＴを用いた液晶表示装置において、隣接する画
素にわたるソース・ドレイン間チャンネルを長くする電
極配置が発明され、これにより、画素間の混信や干渉が
なくなり、表示品位が向上した。
ー型ＴＦＴを用いた液晶表示装置において、隣接する画
素にわたるソース・ドレイン間チャンネルを長くする電
極配置が発明され、これにより、画素間の混信や干渉が
なくなり、表示品位が向上した。
【図１】本発明の第１の実施例に係るＴＦＴを用いた液
晶表示装置の平面図と断面図である。
晶表示装置の平面図と断面図である。
【図２】本発明の第２の実施例に係る液晶表示装置の平
面図と断面図である。
面図と断面図である。
【図３】従来の液晶表示装置の平面図と断面図である。
１０，２０ 基板 １１，２１ ソース・ドレイン電極配線 １２，２２ コンタクト層 １３，２３ 半導体層 １４，２４ 絶縁層 １５，２５ ゲート電極配線
Claims (3)
- 【請求項１】 基板上に、液晶を駆動する容量を構成す
る画素電極が複数形成され、この画素電極の間に信号線
電極が形成され、これら両電極が近接された領域上に半
導体層、絶縁層、及び、走査線電極の突出部が同じパタ
ーンで積層されてなる薄膜トランジスタが、マトリクス
状に配置された液晶表示装置において、 前記信号線電極には突出部が設けられ、前記走査線電極
の突出部の付け根部分に対応する位置に配されているこ
とを特徴とする液晶表示装置。 - 【請求項２】 前記信号線電極の突出部は、前記走査線
電極の領域内に配されていることを特徴とする請求項１
記載の液晶表示装置。 - 【請求項３】 基板上に、液晶を駆動する容量を構成す
る画素電極が複数形成され、この画素電極の間に信号線
電極が形成され、これら両電極が近接された領域上に半
導体層、絶縁層、及び、走査線電極の突出部が同じパタ
ーンで積層されてなる薄膜トランジスタが、マトリクス
状に配置された液晶表示装置において、 前記薄膜トランジスタは、前記走査線電極が水平方向に
接続された延長線領域から所定距離離間して配置されて
いることを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23748594A JPH08101401A (ja) | 1994-09-30 | 1994-09-30 | 液晶表示装置 |
| US08/519,961 US5777703A (en) | 1994-09-30 | 1995-08-28 | Active matrix type liquid crystal display apparatus with a projection part in the drain line |
| TW084109663A TW288210B (ja) | 1994-09-30 | 1995-09-15 | |
| KR1019950032762A KR100350190B1 (ko) | 1994-09-30 | 1995-09-29 | 드레인라인에돌출부가있는액티브매트릭스타입액정디스플레이장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23748594A JPH08101401A (ja) | 1994-09-30 | 1994-09-30 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08101401A true JPH08101401A (ja) | 1996-04-16 |
Family
ID=17016029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23748594A Pending JPH08101401A (ja) | 1994-09-30 | 1994-09-30 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08101401A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100580391B1 (ko) * | 1998-09-03 | 2007-03-02 | 삼성전자주식회사 | 다결정 규소 박막 트랜지스터 및 이를 포함하는 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
-
1994
- 1994-09-30 JP JP23748594A patent/JPH08101401A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100580391B1 (ko) * | 1998-09-03 | 2007-03-02 | 삼성전자주식회사 | 다결정 규소 박막 트랜지스터 및 이를 포함하는 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
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