JPH0799754B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0799754B2 JPH0799754B2 JP60253075A JP25307585A JPH0799754B2 JP H0799754 B2 JPH0799754 B2 JP H0799754B2 JP 60253075 A JP60253075 A JP 60253075A JP 25307585 A JP25307585 A JP 25307585A JP H0799754 B2 JPH0799754 B2 JP H0799754B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
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Description
【発明の詳細な説明】 本発明は電界効果トランジスタに関するものである。更
に詳しくは、トランジスタの性能に悪影響を与える活性
層領域から非活性層領域への電荷担体の漏れを防ぐため
の傾斜組成構造を活性層領域に有する電界効果トランジ
スタに関するものである。
に詳しくは、トランジスタの性能に悪影響を与える活性
層領域から非活性層領域への電荷担体の漏れを防ぐため
の傾斜組成構造を活性層領域に有する電界効果トランジ
スタに関するものである。
第１図は、従来の最も一般的な電界効果トランジスタの
模式図である。
模式図である。
このトランジスタの動作原理は、ソース・ドレイン電極
間に電圧を印加し、ゲート電極の電位を制御すること
で、電荷担体（電子あるいは正孔）による電流Iiが制御
されるわけであるが、電荷担体による電流は、５の活性
層領域を流れるIiのみではなく、６の非活性半導体中を
流れる電流Ieも含まれている。
間に電圧を印加し、ゲート電極の電位を制御すること
で、電荷担体（電子あるいは正孔）による電流Iiが制御
されるわけであるが、電荷担体による電流は、５の活性
層領域を流れるIiのみではなく、６の非活性半導体中を
流れる電流Ieも含まれている。
この電流Ieは、トランジスタ動作には直接関係しない謂
ゆる漏れ電流であるが、これが存在するためにしきい値
電圧の減少のみでなく、ターン・オフの電流特性が悪く
なるなどのトランジスタ特性に多大な悪影響を及ぼして
いた。
ゆる漏れ電流であるが、これが存在するためにしきい値
電圧の減少のみでなく、ターン・オフの電流特性が悪く
なるなどのトランジスタ特性に多大な悪影響を及ぼして
いた。
最近のトランジスタや集積回路は、高速性能の追求のた
めに、素子寸法が非常に小さくなっている傾向にあり、
この場合、上記で述べた悪影響がより顕著により、“短
チャンネル効果”と称される。
めに、素子寸法が非常に小さくなっている傾向にあり、
この場合、上記で述べた悪影響がより顕著により、“短
チャンネル効果”と称される。
この短チャンネル効果の影響を避ける目的から、第２図
の構造のGaAs電界効果トランジスタが提案されている
［k.Yamasaki,N.Kato,M.Hirayama,Electronics Letter
s,1984年12月６日,20巻、20/26号，ページ1029−103
1］。このトランジスタでは、Ｎ形活性層と半絶縁性半
導体基板との間にベリリウムをイオン注入することによ
りＰ形の中間層を設け、NP接合を形成することで基板内
部での漏れ電流の低減を試みている。
の構造のGaAs電界効果トランジスタが提案されている
［k.Yamasaki,N.Kato,M.Hirayama,Electronics Letter
s,1984年12月６日,20巻、20/26号，ページ1029−103
1］。このトランジスタでは、Ｎ形活性層と半絶縁性半
導体基板との間にベリリウムをイオン注入することによ
りＰ形の中間層を設け、NP接合を形成することで基板内
部での漏れ電流の低減を試みている。
第３図は、この素子製作のためのイオン注入条件とこれ
に対応した注入イオンの深さ方向分布理論曲線である。
Si+（シリコン・イオン）はＮ形活性層を形成するため
の不純物イオンであり、Be+（ベリウム・イオン）は上
記で述べたＰ形の中間層を形成するための不純物イオン
である。しかし、この種素子製作の成否をになうイオン
注入技術が難しく、例えば深さ方向分布の制御性、注入
イオンの活性化の活性化残留格子欠陥等の点で不安が残
されている。
に対応した注入イオンの深さ方向分布理論曲線である。
Si+（シリコン・イオン）はＮ形活性層を形成するため
の不純物イオンであり、Be+（ベリウム・イオン）は上
記で述べたＰ形の中間層を形成するための不純物イオン
である。しかし、この種素子製作の成否をになうイオン
注入技術が難しく、例えば深さ方向分布の制御性、注入
イオンの活性化の活性化残留格子欠陥等の点で不安が残
されている。
また、漏れ電流を抑止するためのNP接合がイオン注入で
形成されるため、その品質に問題があり、更にこれがホ
モ接合であるために電界で加速された高エネルギーの電
荷担体が容易にNP接合の電位障壁を乗り越えて漏れ電流
となる可能性も充分ありうる。
形成されるため、その品質に問題があり、更にこれがホ
モ接合であるために電界で加速された高エネルギーの電
荷担体が容易にNP接合の電位障壁を乗り越えて漏れ電流
となる可能性も充分ありうる。
加えて、第３図より明らかなごとく、Ｎ形活性層領域に
相当量のBeイオンが含まれているため、これが電荷担体
の不純物散乱中心となって電子の高速走行の障害とな
り、結果的に素子の高速動作に影響を及ぼす このようなホモ接合の欠点を補う目的から、第４図のよ
うなGaAs/AlxGa1-xAsヘテロ階段接合を電荷担体の障壁
に用い、この障壁により漏れ電流の抑止を図る方法が提
案されている。
相当量のBeイオンが含まれているため、これが電荷担体
の不純物散乱中心となって電子の高速走行の障害とな
り、結果的に素子の高速動作に影響を及ぼす このようなホモ接合の欠点を補う目的から、第４図のよ
うなGaAs/AlxGa1-xAsヘテロ階段接合を電荷担体の障壁
に用い、この障壁により漏れ電流の抑止を図る方法が提
案されている。
しかしながら、この方法にもいくつかの問題がある。第
１として、ヘテロ接合の品質の問題がある。GaAsとAlxG
a1-xAsは比較的格子整合のとれたヘテロ接合系として知
られているがそれでもある程度の不整合が存在しこれは
Al組成比ｘに対して△ａ＝0.15×［％］で表される。不
整合が存在することにより、結晶内に歪みが誘起される
ことになる。
１として、ヘテロ接合の品質の問題がある。GaAsとAlxG
a1-xAsは比較的格子整合のとれたヘテロ接合系として知
られているがそれでもある程度の不整合が存在しこれは
Al組成比ｘに対して△ａ＝0.15×［％］で表される。不
整合が存在することにより、結晶内に歪みが誘起される
ことになる。
第５図は、GaAsとAlxGa1-xAsとのヘテロ接合に誘起され
る歪みをｘに対してプロットしたものである［S.Adach
i,J.Appl.Phys,.第58巻,3号，ページR1−R29］。
る歪みをｘに対してプロットしたものである［S.Adach
i,J.Appl.Phys,.第58巻,3号，ページR1−R29］。
第５図より、誘起歪みＸはｘに対して、Ｘ＝2.23×［x1
09dyn/cm2］で与えられ、例えばｘ＝0.3とすると6.69×
108［dyn/cm2］となる。この値の一軸性応力をGaAsに加
えると仮定すると、結晶が破壊をおこす。すなわちこな
ごなに割れてしまうほどの応力である。また、この内部
歪みは、活性層の電荷担体の輸送特性にも悪影響を及ぼ
す。GaAs等のセン亜鉛鉱構造の結晶は結晶学的にも反転
対称をもたないことから、ピエゾ電気効果を有すること
になり、従って、先に述べたヘテロ階段接合により誘起
される歪みが活性層内にピエゾ電気場を誘起し、これが
ピエゾ電気錯乱と呼ばれる電荷担体の散乱の度合を高
め、結果的に電荷担体の高速走行に悪影響を与えること
になる。
09dyn/cm2］で与えられ、例えばｘ＝0.3とすると6.69×
108［dyn/cm2］となる。この値の一軸性応力をGaAsに加
えると仮定すると、結晶が破壊をおこす。すなわちこな
ごなに割れてしまうほどの応力である。また、この内部
歪みは、活性層の電荷担体の輸送特性にも悪影響を及ぼ
す。GaAs等のセン亜鉛鉱構造の結晶は結晶学的にも反転
対称をもたないことから、ピエゾ電気効果を有すること
になり、従って、先に述べたヘテロ階段接合により誘起
される歪みが活性層内にピエゾ電気場を誘起し、これが
ピエゾ電気錯乱と呼ばれる電荷担体の散乱の度合を高
め、結果的に電荷担体の高速走行に悪影響を与えること
になる。
第２の問題は、ヘテロ段階接合の界面に生ずる謂ゆる界
面準位である。先に説明したが、GaAsとAlxGa1-xAsとの
格子定数が異なり、従って格子不整合をきたす。格子定
数が異なるということは、エネルギー帯構造を記述する
ためのイオン、電子ポテンシャルが異なるということで
あり、このことから異種結晶を接合させることにより、
その接合界面にポテンシャルの不調和に起因した界面準
位が形成される。界面準位が形成されると、そこで電荷
担体の発生・再結合による電流が流れ、これが第１図で
示されるようなトランジスタの動作に関係しない新しい
タイプの漏れ電流（Ie）となる。
面準位である。先に説明したが、GaAsとAlxGa1-xAsとの
格子定数が異なり、従って格子不整合をきたす。格子定
数が異なるということは、エネルギー帯構造を記述する
ためのイオン、電子ポテンシャルが異なるということで
あり、このことから異種結晶を接合させることにより、
その接合界面にポテンシャルの不調和に起因した界面準
位が形成される。界面準位が形成されると、そこで電荷
担体の発生・再結合による電流が流れ、これが第１図で
示されるようなトランジスタの動作に関係しない新しい
タイプの漏れ電流（Ie）となる。
界面準位に関する他の大きな問題点もある。先の界面準
位はポテンシャルの不調和に起因した、いわば真性界面
準位であるが、不純物の形成する界面準位もある。
位はポテンシャルの不調和に起因した、いわば真性界面
準位であるが、不純物の形成する界面準位もある。
第６図は、２次イオン質量分析によるGaAs/AlxGa1-xAs
段階ヘテロ接合における酸素（Ｏ）および炭素（Ｃ）不
純物の分布を測定したものである。不純物、特に酸素
（Ｏ）は界面（表面）準位に悪影響を与え、GaAsに限ら
ず一般のIII−Ｖ複化合物半導体のデバイス製作のため
の障害（例えば、ショットキー電極バリアの制御）とな
っている。第６図より明らかであるが、酸素（Ｏ）の混
入量がGaAsに較べてAlxGa1-xAsで著しく多い。従って第
４図のGaAs/AlxGa1-xAs段階ヘテロ接合を用いた場合、
これら結晶の界面からAlxGa1-xAsにかけて、多量の酸素
（Ｏ）不純物が含まれることになり、界面には、この酸
素（Ｏ）不純物による準位も多量に存在することにな
る。
段階ヘテロ接合における酸素（Ｏ）および炭素（Ｃ）不
純物の分布を測定したものである。不純物、特に酸素
（Ｏ）は界面（表面）準位に悪影響を与え、GaAsに限ら
ず一般のIII−Ｖ複化合物半導体のデバイス製作のため
の障害（例えば、ショットキー電極バリアの制御）とな
っている。第６図より明らかであるが、酸素（Ｏ）の混
入量がGaAsに較べてAlxGa1-xAsで著しく多い。従って第
４図のGaAs/AlxGa1-xAs段階ヘテロ接合を用いた場合、
これら結晶の界面からAlxGa1-xAsにかけて、多量の酸素
（Ｏ）不純物が含まれることになり、界面には、この酸
素（Ｏ）不純物による準位も多量に存在することにな
る。
界面準位および界面の結晶学的品質に関するさらに大き
な問題点も存在する。トランジスタの高性能化のために
は、活性層のキャリア濃度が高ければ高いほどよく、こ
の場合、活性層の厚さもキャリア濃度に準じて薄くしな
ければならない。活性層厚が0.1μｍよりも薄くなると
新しい問題が生ずる。すなわち、活性層厚がドブロイ波
長に比べて無視できないほどになると、界面準位がだけ
でなく階段ヘテロ接合界面の結晶学的・機械的な品質に
関連した不均一性（凹凸）のために、電荷担体の輸送特
性が影響を受ける。すなわち、これは表面（界面）散乱
の名で呼ばれ、界面準位のポテンシャルのゆらぎや機械
的平坦性の不連続な部分で電荷担体が散乱を受け、これ
が高速走行に悪影響を与えるわけである。したがって、
表面散乱を極力小さくするためには、格子整合の完全に
とられた不純物界面準位の極めて少ないヘテロ接合を用
いればよいわけであるが、GaAs/AlxGa1-xAs階段ヘテロ
接合では不可能である。
な問題点も存在する。トランジスタの高性能化のために
は、活性層のキャリア濃度が高ければ高いほどよく、こ
の場合、活性層の厚さもキャリア濃度に準じて薄くしな
ければならない。活性層厚が0.1μｍよりも薄くなると
新しい問題が生ずる。すなわち、活性層厚がドブロイ波
長に比べて無視できないほどになると、界面準位がだけ
でなく階段ヘテロ接合界面の結晶学的・機械的な品質に
関連した不均一性（凹凸）のために、電荷担体の輸送特
性が影響を受ける。すなわち、これは表面（界面）散乱
の名で呼ばれ、界面準位のポテンシャルのゆらぎや機械
的平坦性の不連続な部分で電荷担体が散乱を受け、これ
が高速走行に悪影響を与えるわけである。したがって、
表面散乱を極力小さくするためには、格子整合の完全に
とられた不純物界面準位の極めて少ないヘテロ接合を用
いればよいわけであるが、GaAs/AlxGa1-xAs階段ヘテロ
接合では不可能である。
第２の問題点として界面準位の問題について述べたが、
さらに悪いことには、第１の問題点であった格子不整合
に起因した内部ピエゾ電気場との相乗効果で、電気的に
不活性であった界面準位がピエゾ電気場による電界放出
で活性化されて、その濃度をさらに高めることも充分考
えられる。
さらに悪いことには、第１の問題点であった格子不整合
に起因した内部ピエゾ電気場との相乗効果で、電気的に
不活性であった界面準位がピエゾ電気場による電界放出
で活性化されて、その濃度をさらに高めることも充分考
えられる。
第３の問題点を最後に述べる。
最近のトランジスタおよび集積回路は、高速化追求を第
１の目的として、第２図あるいは第４図に示すチャンネ
ル長Ｌが、増々縮小化される傾向にあり、これが１μｍ
をゆうに切る長さに達している。この場合、第４図にお
いて、GaAs活性層に存在する電荷担体はAlxGa1-xAs層と
の障壁のために、ある程度基板方向への漏れが防げる。
しかし、短チャンネル長のために18のソース・コンタク
ト層から、電荷担体（電子）が18のAlxGa1-xAs層に注入
され、ドレイン・コンタクト層に注入されることで漏れ
電流が流れる。このために、ドレイン電圧定数が悪くな
る。これは短チャンネル効果によりもたらされる弊害の
一つである。勿論、この場合の漏れ電流は、チャンネル
長Ｌが長いほど少ない。
１の目的として、第２図あるいは第４図に示すチャンネ
ル長Ｌが、増々縮小化される傾向にあり、これが１μｍ
をゆうに切る長さに達している。この場合、第４図にお
いて、GaAs活性層に存在する電荷担体はAlxGa1-xAs層と
の障壁のために、ある程度基板方向への漏れが防げる。
しかし、短チャンネル長のために18のソース・コンタク
ト層から、電荷担体（電子）が18のAlxGa1-xAs層に注入
され、ドレイン・コンタクト層に注入されることで漏れ
電流が流れる。このために、ドレイン電圧定数が悪くな
る。これは短チャンネル効果によりもたらされる弊害の
一つである。勿論、この場合の漏れ電流は、チャンネル
長Ｌが長いほど少ない。
第７図は、Ｌを変えた場合の印加電圧に対する漏れ電流
をプロットしたものであり、例えばＬ＝５μｍでは低電
界でほとんど漏れ電流は存在しない。しかし、10KV/cm
（＝5V/5μｍ）程度の電界では、Ｌ＝0.28μm,0.52μｍ
等の短チャンネル素子と同等に近い電流が流れる。1010
KV/cmの電界の強度は、トランジスタ動作時の電界とし
ては、決して高くないので、この問題は重大である。実
際のトランジスタのチャンネル長Ｌが１μｍ以下である
ことを考えると問題はさらに重大である。また、先に述
べたがGaAs/AlxGa1-xAsの電位障壁により、電荷担体のA
lxGa1-xAs層への漏れはある程度防げるが、活性層をソ
ース・ドレイン電界により電荷担体が走行すると、単位
時間当り、eVdEのエネルギーが電荷担体に与えられる。
ここでｅは単位電荷量、Vdは電荷担体のドリフト速度、
Ｅは電界である。
をプロットしたものであり、例えばＬ＝５μｍでは低電
界でほとんど漏れ電流は存在しない。しかし、10KV/cm
（＝5V/5μｍ）程度の電界では、Ｌ＝0.28μm,0.52μｍ
等の短チャンネル素子と同等に近い電流が流れる。1010
KV/cmの電界の強度は、トランジスタ動作時の電界とし
ては、決して高くないので、この問題は重大である。実
際のトランジスタのチャンネル長Ｌが１μｍ以下である
ことを考えると問題はさらに重大である。また、先に述
べたがGaAs/AlxGa1-xAsの電位障壁により、電荷担体のA
lxGa1-xAs層への漏れはある程度防げるが、活性層をソ
ース・ドレイン電界により電荷担体が走行すると、単位
時間当り、eVdEのエネルギーが電荷担体に与えられる。
ここでｅは単位電荷量、Vdは電荷担体のドリフト速度、
Ｅは電界である。
この電界からのエネルギーにより、電荷担体は容易にGa
As/AlxGa1-xAs階段ヘテロ接合の障壁を乗り越えるよう
になる。乗り越えた電子はAlxGa1-xAs層を流れ、漏れ電
流となる。この現象は、運動量空間遷移に対し、実空間
遷移と呼ばれる。
As/AlxGa1-xAs階段ヘテロ接合の障壁を乗り越えるよう
になる。乗り越えた電子はAlxGa1-xAs層を流れ、漏れ電
流となる。この現象は、運動量空間遷移に対し、実空間
遷移と呼ばれる。
このように、階段ヘテロ接合では、コンタクト層から容
易に電荷担体がAlxGa1-xAsに注入されるのみならず、階
段接合のための急峻な電位障壁のため実空間での電荷担
体遷移が起き、漏れ電流となる まず、電界による過度のエネルギーにより、電荷担体が
容易にPNホモ接合電界を乗り越えることができることは
簡単に予測される。
易に電荷担体がAlxGa1-xAsに注入されるのみならず、階
段接合のための急峻な電位障壁のため実空間での電荷担
体遷移が起き、漏れ電流となる まず、電界による過度のエネルギーにより、電荷担体が
容易にPNホモ接合電界を乗り越えることができることは
簡単に予測される。
コンタクト層から注入される電荷担体について考えてみ
る。これによる電流はコンタクト層とＰ埋め込み層とを
流れる電流でNPN接合を流れる電流である。
る。これによる電流はコンタクト層とＰ埋め込み層とを
流れる電流でNPN接合を流れる電流である。
Easton等［L.F.Easton,R.Stall,D.Woodary,N.Dandeke7,
C.E.C.W.Wood,M.S.Shur,and K.Boaid,Electrons Letter
s,16巻，ページ524−525］は、Ｌ＝0.48μｍのＰ層にお
けるNPN接合の電流と電圧の特性を計算し、VP＝qNAL2/2
εで定義されるパンチ・スルー電圧までは電流は流れな
いとの結論を得ている。ここでNAはアクセプタ電圧、ε
は誘電率である。しかし、彼らの結論は全く妥当性のな
いものである。それは、彼らが電流輸送機構として、ト
リフト方程式のみから出発しているからである。
C.E.C.W.Wood,M.S.Shur,and K.Boaid,Electrons Letter
s,16巻，ページ524−525］は、Ｌ＝0.48μｍのＰ層にお
けるNPN接合の電流と電圧の特性を計算し、VP＝qNAL2/2
εで定義されるパンチ・スルー電圧までは電流は流れな
いとの結論を得ている。ここでNAはアクセプタ電圧、ε
は誘電率である。しかし、彼らの結論は全く妥当性のな
いものである。それは、彼らが電流輸送機構として、ト
リフト方程式のみから出発しているからである。
本発明者は、この点に注目し、実際に詳細な実験と計算
の検討を行なった［S.Adachi,M.Kawashima,K.Yokoyama,
and M.Tomizawa,Electrics Letter,3巻,3ページ409−41
1,1982年］。その実験の結果を第８図に示す。破線はEa
ston等による計算結果である。
の検討を行なった［S.Adachi,M.Kawashima,K.Yokoyama,
and M.Tomizawa,Electrics Letter,3巻,3ページ409−41
1,1982年］。その実験の結果を第８図に示す。破線はEa
ston等による計算結果である。
図より明らかなごとく、Easton等の計算では、低電圧で
はほとんど電流が流れないが、実験結果では相当量（電
流が電圧に比例する謂ゆるオーミック電流）の電流が流
れる。
はほとんど電流が流れないが、実験結果では相当量（電
流が電圧に比例する謂ゆるオーミック電流）の電流が流
れる。
本発明者は、彼らよりはより現実的なドリフト・拡散方
程式を提案し、実際、実験との良い一致を得ている。
程式を提案し、実際、実験との良い一致を得ている。
その理由としては、第９図で示したこのデバイスのキャ
リア濃度との電界分布より明らかであり、N+からの電子
のＰ層へのしみ込みにより小数キャリアである電子がＮ
層をドリフトで通過することで説明される。
リア濃度との電界分布より明らかであり、N+からの電子
のＰ層へのしみ込みにより小数キャリアである電子がＮ
層をドリフトで通過することで説明される。
なお、この計算は、電流連続の式、ポアッソン方程式
（ドナー及びアクセプタを考慮）、及び電子速度・電界
特定を考慮した、より正確で現実的なモデルを仮定して
行った。
（ドナー及びアクセプタを考慮）、及び電子速度・電界
特定を考慮した、より正確で現実的なモデルを仮定して
行った。
以上の説明から、段階接合あるいはＰ埋め込み層では、
充分な漏れ電流の抑止が不可能であることが理解された
であろう。
充分な漏れ電流の抑止が不可能であることが理解された
であろう。
本発明は、半絶縁性基板本体と、その上に形成された半
導体活性層との間に、半導体活性層側におけるそれと等
しい組成から、半絶縁性半導体基板本体側に向けて、徐
々に変化している、従って、傾斜組成を有する中間半導
体層が挿入されている構成を有し、それによって、漏れ
電流の極めて少ない電界効果トランジスタとその集積回
路を提供するものである。
導体活性層との間に、半導体活性層側におけるそれと等
しい組成から、半絶縁性半導体基板本体側に向けて、徐
々に変化している、従って、傾斜組成を有する中間半導
体層が挿入されている構成を有し、それによって、漏れ
電流の極めて少ない電界効果トランジスタとその集積回
路を提供するものである。
本発明は、しきい地電圧の減少、ターン・オフ電流特性
の悪化等をもたらす電界効果トランジスタの漏れ電流の
抑止のために、半絶縁性半導体基板本体と半導体活性層
との間に、半導体活性層側におけるそれと等しい組成か
ら、半絶縁性半導体基板本体側に向けて徐々に変化して
いる、従って、傾斜組成を有する中間半導体層が挿入さ
れていることを特徴としている。
の悪化等をもたらす電界効果トランジスタの漏れ電流の
抑止のために、半絶縁性半導体基板本体と半導体活性層
との間に、半導体活性層側におけるそれと等しい組成か
ら、半絶縁性半導体基板本体側に向けて徐々に変化して
いる、従って、傾斜組成を有する中間半導体層が挿入さ
れていることを特徴としている。
従来の技術では、漏れ電流の抑止の対策として半絶縁性
半導体基板と半導体活性層との間にイオン注入等の方法
でNP結合を形成する手段がとられているが、このNP接合
は同種半導体間の接合、謂するホモ接合であるのに対
し、本発明での半導体活性層と傾斜組成を有する中間半
導体層との接合が異種半導体間の接合、謂ゆるヘテロ接
合になっている点で、従来とは異なる。また、ヘテロ接
合についても、従来の一般的な段階ヘテロ接合に対し、
本発明では傾斜ヘテロ接合を採用している点に異なって
いる。
半導体基板と半導体活性層との間にイオン注入等の方法
でNP結合を形成する手段がとられているが、このNP接合
は同種半導体間の接合、謂するホモ接合であるのに対
し、本発明での半導体活性層と傾斜組成を有する中間半
導体層との接合が異種半導体間の接合、謂ゆるヘテロ接
合になっている点で、従来とは異なる。また、ヘテロ接
合についても、従来の一般的な段階ヘテロ接合に対し、
本発明では傾斜ヘテロ接合を採用している点に異なって
いる。
第10図は、本発明による電界効果トランジスタ実施例を
示し、ｎチャンネルのGaAsを活性層とする電位効果トラ
ンジスタに適用した例である。第10図Ａはその構造を示
す図、第10図Ｂは、ショットキー・ゲート電極直下のバ
ンド構造の模式図である。
示し、ｎチャンネルのGaAsを活性層とする電位効果トラ
ンジスタに適用した例である。第10図Ａはその構造を示
す図、第10図Ｂは、ショットキー・ゲート電極直下のバ
ンド構造の模式図である。
17のGaAs活性層と19の半絶縁性GaAs基板との間に,18のA
lxGa1-xAs中間層が挿入されており、この層の組成比ｘ
は17の活性層に接している点ではＸ＝０（すなわちGaA
s）であり、これから19の基板方向に対して徐々に増加
する、謂ゆる傾斜素成功像を有している。
lxGa1-xAs中間層が挿入されており、この層の組成比ｘ
は17の活性層に接している点ではＸ＝０（すなわちGaA
s）であり、これから19の基板方向に対して徐々に増加
する、謂ゆる傾斜素成功像を有している。
第10図（Ｂ）に示したGaAs活性層とAlxGa1-xAs中間層の
基板側の末端との伝導帯エネルギー差は、この末端のAl
xGa1-xAsの組成比ｘに対して、 △Ec0.8x ［eV］ （１） で与えられる。
基板側の末端との伝導帯エネルギー差は、この末端のAl
xGa1-xAsの組成比ｘに対して、 △Ec0.8x ［eV］ （１） で与えられる。
上の式より例えば、末端の組成比ｘを0.3とすると、△E
c0.8×0.3＝0.24［eV］となる。この伝導帯エネルギ
ー差△Ecのために電界効果トランジスタの漏れ電流の抑
止が可能となる。
c0.8×0.3＝0.24［eV］となる。この伝導帯エネルギ
ー差△Ecのために電界効果トランジスタの漏れ電流の抑
止が可能となる。
その理由を次に説明する。
AlxGa1-xAs中間層の厚さをｄ（第10図（Ｂ）参照）とす
ると、この中間層内に伝導帯ネルギー差ΔEcに起因した
内部電界 Ebi＝△Ec/d ［V/cm］ （２） が誘起される。前述したと同じ様に、中間末端の組成比
ｘを0.3とし、この層の厚さｄを0.1［μｍ］とすると、
Ebi＝0.24/0.1×10-4＝24［KV/cm］という高電界が中間
層内に誘起される。
ると、この中間層内に伝導帯ネルギー差ΔEcに起因した
内部電界 Ebi＝△Ec/d ［V/cm］ （２） が誘起される。前述したと同じ様に、中間末端の組成比
ｘを0.3とし、この層の厚さｄを0.1［μｍ］とすると、
Ebi＝0.24/0.1×10-4＝24［KV/cm］という高電界が中間
層内に誘起される。
従って、第11図に示したように、基板方向に流れて漏れ
電流となりうる電子は、強い内部誘起電界のために、Ga
As活性層へ押し返される。このため、基板方向にしみ出
る電子が殆どなくなり、よって漏れ電流の抑止が図られ
る。
電流となりうる電子は、強い内部誘起電界のために、Ga
As活性層へ押し返される。このため、基板方向にしみ出
る電子が殆どなくなり、よって漏れ電流の抑止が図られ
る。
第12図は、本発明の他の実施例を示し、In1-xGa1-xAsyP
1-yの半導体材料に適用した例である。
1-yの半導体材料に適用した例である。
本実施例の見掛け上の構成は、第10図（Ａ）に示されて
いるトランジスタと同様であるので図にはこれを省き、
ショートキー・ゲー電極直下のバンド構造の模式図を示
すのみにとどめた。
いるトランジスタと同様であるので図にはこれを省き、
ショートキー・ゲー電極直下のバンド構造の模式図を示
すのみにとどめた。
このトランジスタでの活性層は、In0.53Ga0.47Asであ
り、中間層は活性層に格子整合する、４元混晶In1-xGax
AsyP1-yであり、半絶縁性基板はInPである。
り、中間層は活性層に格子整合する、４元混晶In1-xGax
AsyP1-yであり、半絶縁性基板はInPである。
本実施例によってもたらされる効果も第10図の場合と基
本的に同じであるが、強い内部誘起電界のために漏れ電
流が抑止される。
本的に同じであるが、強い内部誘起電界のために漏れ電
流が抑止される。
ただし、In1-xGa1-xAsyP1-yにおける伝導帯エネルギー
差は（１）式とは異なり、 △Ec0.4x0.5y＋0.08y8［eV］ ………（３） で与えられる。ここで、ｙはIn1-xGaxAsyP1-yのAs組成
比である。いま、中間層の末端の組成比ｙを0.5とし、
中間層の厚さをｄ［μｍ］とすると内部誘起電界Ebiは1
7［KV/cm］程度の高電界となる。
差は（１）式とは異なり、 △Ec0.4x0.5y＋0.08y8［eV］ ………（３） で与えられる。ここで、ｙはIn1-xGaxAsyP1-yのAs組成
比である。いま、中間層の末端の組成比ｙを0.5とし、
中間層の厚さをｄ［μｍ］とすると内部誘起電界Ebiは1
7［KV/cm］程度の高電界となる。
以上の二例では、活性層の導電型がｎ型であるいわゆ
る、ｎチャンネル・トランジスタについて述べたが、本
発明は、勿論、導電型がｐ型であるｐチャンネル・トラ
ンジスタへも適用が可能である。この場合、強い内部電
界により、正孔による漏れ電流の抑止が図られる。
る、ｎチャンネル・トランジスタについて述べたが、本
発明は、勿論、導電型がｐ型であるｐチャンネル・トラ
ンジスタへも適用が可能である。この場合、強い内部電
界により、正孔による漏れ電流の抑止が図られる。
ただし、ｐチャンネルにおける内部電界は、伝導帯では
なく価電子帯のエネルギー差△Evに起因し、これはGaAs
/AlxGa1-xAsトランジスタでは、 △Ec0.4x ［eV］ ………（４） で与えられ、In1-xGaxAsyP1-yトランジスタでは △Ec0.2x0.25y＋0.04y2［eV］ ………（５） で与えられる。
なく価電子帯のエネルギー差△Evに起因し、これはGaAs
/AlxGa1-xAsトランジスタでは、 △Ec0.4x ［eV］ ………（４） で与えられ、In1-xGaxAsyP1-yトランジスタでは △Ec0.2x0.25y＋0.04y2［eV］ ………（５） で与えられる。
上述においては、ゲート電極として、ショットキー・ゲ
ート電極を用いたが、ショットキー電極のかわりに、接
合電極あるいはMIS型構造ゲート電極を用いることもで
きる。
ート電極を用いたが、ショットキー電極のかわりに、接
合電極あるいはMIS型構造ゲート電極を用いることもで
きる。
なお、段階接合では、前述したように多くの問題がある
のに対して本発明で用いる傾斜接合では、次の特徴があ
る。
のに対して本発明で用いる傾斜接合では、次の特徴があ
る。
すなわち原始的に格子不整合が全く無く、従って内部歪
みによる応力、ピエゾ電気場も存在しない。又、これら
による電界準位の発生も抑止されAlxGa1-xAsにおける酸
素等の不純物の混入による問題も傾斜組成の接合である
ことから、これらの影響も低減できる。さらに、たとえ
コンタクト層から傾斜組成層（AlxGa1-xAs又はIn1-xGax
AsyP1-y）への電荷担体の注入による漏れ電流の影響が
あっても、傾斜接合に起因したバンド端エネルギー差に
よる内部電界により全く問題にならなくなる。また、段
階接合で問題になった実空間遷移も、電荷担体の緩和時
間と傾斜接合層の組成とその厚さにより、容易に制御可
能となる。
みによる応力、ピエゾ電気場も存在しない。又、これら
による電界準位の発生も抑止されAlxGa1-xAsにおける酸
素等の不純物の混入による問題も傾斜組成の接合である
ことから、これらの影響も低減できる。さらに、たとえ
コンタクト層から傾斜組成層（AlxGa1-xAs又はIn1-xGax
AsyP1-y）への電荷担体の注入による漏れ電流の影響が
あっても、傾斜接合に起因したバンド端エネルギー差に
よる内部電界により全く問題にならなくなる。また、段
階接合で問題になった実空間遷移も、電荷担体の緩和時
間と傾斜接合層の組成とその厚さにより、容易に制御可
能となる。
以上説明したように、本発明によれば、電界効果トラン
ジスタにおいて半導体活性層と半絶縁性半導体基板本体
との間に、半導体活性層側におけるそれと等しい組成か
ら、半絶縁性半導体基板本体側に向けて徐々に変化して
いる組成を有する、すなわち傾斜組成を有するの中間半
導体層を挿入することで、この中間半導体層に伝導帯あ
るいは価電子帯のエネルギー差に帯因した内部電界が誘
起され、この電界担体である電子あるいは正孔の基板方
向への洩れを防ぐことが可能となる。すなわち、電荷担
体の漏れを防ぐことにより、漏れ電流の抑止が図れ、そ
の結果しきい値電圧の減少が防げるのみならずターン・
オフの電流特性が改善されるなど、トランジスタの性能
の向上が図れる。
ジスタにおいて半導体活性層と半絶縁性半導体基板本体
との間に、半導体活性層側におけるそれと等しい組成か
ら、半絶縁性半導体基板本体側に向けて徐々に変化して
いる組成を有する、すなわち傾斜組成を有するの中間半
導体層を挿入することで、この中間半導体層に伝導帯あ
るいは価電子帯のエネルギー差に帯因した内部電界が誘
起され、この電界担体である電子あるいは正孔の基板方
向への洩れを防ぐことが可能となる。すなわち、電荷担
体の漏れを防ぐことにより、漏れ電流の抑止が図れ、そ
の結果しきい値電圧の減少が防げるのみならずターン・
オフの電流特性が改善されるなど、トランジスタの性能
の向上が図れる。
また、本発明を半導体集積回路に適用することにより、
素子寸法の縮小に起因した漏れ電流による短チャンネル
効果の抑止が図れ、高性能化と安定性、信頼性の改善が
可能となる。
素子寸法の縮小に起因した漏れ電流による短チャンネル
効果の抑止が図れ、高性能化と安定性、信頼性の改善が
可能となる。
さらに、本発明に用いている傾斜接合についても、一般
的な階段接合に比して、格子不整合に起因した、内部応
力とピエゾ電気場界面準位、酸素不純物等の取り込みの
問題の他に実空間遷移やNPN接合に起因した漏れ電流を
抑止する効果がある。
的な階段接合に比して、格子不整合に起因した、内部応
力とピエゾ電気場界面準位、酸素不純物等の取り込みの
問題の他に実空間遷移やNPN接合に起因した漏れ電流を
抑止する効果がある。
加えて、活性層厚が薄くなることにより生じる表面（界
面）散乱の問題についても、傾斜接合に起因した三角ポ
テンシャルにより、容易に低減することができる。
面）散乱の問題についても、傾斜接合に起因した三角ポ
テンシャルにより、容易に低減することができる。
また、内部誘起電界の強度や、これに関係した傾斜組成
層の厚さを制御することができるので、トランジスタの
設計・製作プロセスの自由度が従来の接合に比し大幅に
増す。
層の厚さを制御することができるので、トランジスタの
設計・製作プロセスの自由度が従来の接合に比し大幅に
増す。
第１図は、従来の一般的な電界効果トランジスタの模式
図である。 １……ソース電極 ２……ゲート電極 ３……ドレイン電極 ４……N+半導体電極層 ５……Ｎ半導体活性層 ６……半絶縁性半導体基板 第２図は、漏れ電流を低減させるために提案されたGaAs
電界効果トランジスタのの構造図である。 ７……ソース電極 ８……ゲート電極 ９……ドレイン電極 10……N+−GaAs電極層 11……Ｎ−GaAs活性層 12……P+−GaAs埋め込み層 13……半絶縁性GaAs基板 第３図は、第２図におけるＮ−GaAs活性層（11）とP+−
GaAs埋め込み層（12）を形成するためのSi+イオンとBe+
イオンの注入条件と、注入深さの関係を示す図である。 第４図（Ａ）は、漏れ電流低減されるために提案された
GaAs/AlxGa1-xAs階段ヘテロ接合電界効果トランジスタ
の構造図である。 14……ソース電極 15……ゲート電極 16……ドレイン電極 17……GaAs活性層 18……AlxGa1-xAs層 19……半絶縁性GaAs基板 20……ソース・ドレイン電極層 Ｌ……チャンネル長 第４図（Ｂ）は、第４図Ａに示すトランジスタのゲート
電極直下のバンド構造の模式図である。 第５図は、AlxGa1-xAs/GaAsヘテロ接合に誘起される内
部歪みとAl組成比ｘとの関係を示す図である。 第６図は、GaAs/AlxGa1-xAs（ｙ＝0.3）ヘテロ接合接合
内の酸素及び炭素不純物の分布を２次イオン質量分析法
により測定した結果であるを示す図である。 第７図は、第４図（Ａ）に示す漏れ電流Ieの電流密度に
対する電圧の関係を、チャンネル長Ｌをパラメーターと
して計算した結果を示す図である。 第８図は、NPN構造おける電圧と電流の関係を示した図
である。 第９図は、第８図のＬ＝0.52［μｍ］に対応したキャリ
ア濃度と電界の深さ方向分布を示す図である。 第10図（Ａ）、本発明をGaAs/AlxGa1-xAsトランジスタ
に適用した例を示す。 21……ソース電極 22……ゲート電極 23……ドレイン電極 24……GaAs活性層 25……傾斜組成構造を有するAlxGa1-xAs層 26……半絶縁性GaAs基板 27……ソース・ドレイ電極層 第10図（Ｂ）は、第10図Ａに示すトランジスタのゲート
電極直下のバンド構造の模式図である。 △Ec……伝導帯エネルギー差 ｄ……AlxGa1-xAs中間層の厚さ 第11図は、本発明による伝導帯エネルギー差に起因した
内部の効果を説明している図である。 第12図は、本発明をIn1-xGaxAsyP1-yトランジスタに適
用した場合のゲート電極直下のバンド構造の模式図であ
る。 △Ec……伝導帯エネルギー差 ｄ……In1-xGaxAsyP1-y中間層の厚さ
図である。 １……ソース電極 ２……ゲート電極 ３……ドレイン電極 ４……N+半導体電極層 ５……Ｎ半導体活性層 ６……半絶縁性半導体基板 第２図は、漏れ電流を低減させるために提案されたGaAs
電界効果トランジスタのの構造図である。 ７……ソース電極 ８……ゲート電極 ９……ドレイン電極 10……N+−GaAs電極層 11……Ｎ−GaAs活性層 12……P+−GaAs埋め込み層 13……半絶縁性GaAs基板 第３図は、第２図におけるＮ−GaAs活性層（11）とP+−
GaAs埋め込み層（12）を形成するためのSi+イオンとBe+
イオンの注入条件と、注入深さの関係を示す図である。 第４図（Ａ）は、漏れ電流低減されるために提案された
GaAs/AlxGa1-xAs階段ヘテロ接合電界効果トランジスタ
の構造図である。 14……ソース電極 15……ゲート電極 16……ドレイン電極 17……GaAs活性層 18……AlxGa1-xAs層 19……半絶縁性GaAs基板 20……ソース・ドレイン電極層 Ｌ……チャンネル長 第４図（Ｂ）は、第４図Ａに示すトランジスタのゲート
電極直下のバンド構造の模式図である。 第５図は、AlxGa1-xAs/GaAsヘテロ接合に誘起される内
部歪みとAl組成比ｘとの関係を示す図である。 第６図は、GaAs/AlxGa1-xAs（ｙ＝0.3）ヘテロ接合接合
内の酸素及び炭素不純物の分布を２次イオン質量分析法
により測定した結果であるを示す図である。 第７図は、第４図（Ａ）に示す漏れ電流Ieの電流密度に
対する電圧の関係を、チャンネル長Ｌをパラメーターと
して計算した結果を示す図である。 第８図は、NPN構造おける電圧と電流の関係を示した図
である。 第９図は、第８図のＬ＝0.52［μｍ］に対応したキャリ
ア濃度と電界の深さ方向分布を示す図である。 第10図（Ａ）、本発明をGaAs/AlxGa1-xAsトランジスタ
に適用した例を示す。 21……ソース電極 22……ゲート電極 23……ドレイン電極 24……GaAs活性層 25……傾斜組成構造を有するAlxGa1-xAs層 26……半絶縁性GaAs基板 27……ソース・ドレイ電極層 第10図（Ｂ）は、第10図Ａに示すトランジスタのゲート
電極直下のバンド構造の模式図である。 △Ec……伝導帯エネルギー差 ｄ……AlxGa1-xAs中間層の厚さ 第11図は、本発明による伝導帯エネルギー差に起因した
内部の効果を説明している図である。 第12図は、本発明をIn1-xGaxAsyP1-yトランジスタに適
用した場合のゲート電極直下のバンド構造の模式図であ
る。 △Ec……伝導帯エネルギー差 ｄ……In1-xGaxAsyP1-y中間層の厚さ
Claims (3)
- 【請求項１】半絶縁性半導体基板本体と、その半絶縁性
半導体基板本体上に形成された半導体活性層とを有する
半導体基板を有し、上記半導体基板上に、ゲート電極、
ソース電極及びドレイン電極が形成されている電界効果
トランジスタにおいて、 上記半絶縁性半導体基板本体と上記半導体活性層との間
に、中間半導体層が介挿され、 上記中間半導体層が、上記半導体活性層側におけるそれ
と等しい組成から、上記半絶縁性半導体基板本体側に向
けて、上記半導体活性層に比し大きな禁制帯エネルギを
呈する組成に、徐々に変化している組成を有することを
特徴とする電界効果トランジスタ。 - 【請求項２】特許請求の範囲第１項記載の電界効果トラ
ンジスタにおいて、 上記半導体活性層が、GaAsでなり、 上記中間半導体層が、AlxGa1-xAsで表される半導体でな
ることを特徴とする電界効果トランジスタ。 - 【請求項３】特許請求の範囲第１項記載の電界効果トラ
ンジスタにおいて、 上記半導体活性層が、In1-xGaxAsyP1-yで表される半導
体でなり、 上記中間半導体層が、上記半導体活性層を構成している
In1-xGaxAsyP1-yの禁制帯エネルギ以上の禁制帯エネル
ギを有するIn1-xGaxAsyP1-yで表される半導体でなるこ
とを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253075A JPH0799754B2 (ja) | 1985-11-12 | 1985-11-12 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253075A JPH0799754B2 (ja) | 1985-11-12 | 1985-11-12 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112378A JPS62112378A (ja) | 1987-05-23 |
| JPH0799754B2 true JPH0799754B2 (ja) | 1995-10-25 |
Family
ID=17246142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253075A Expired - Fee Related JPH0799754B2 (ja) | 1985-11-12 | 1985-11-12 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799754B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2386903A1 (fr) * | 1977-04-08 | 1978-11-03 | Thomson Csf | Transistor a effet de champ sur support a grande bande interdite |
| JPS5870573A (ja) * | 1981-10-22 | 1983-04-27 | Nec Corp | 化合物半導体電界効果トランジスタ |
| JPS59171167A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電界効果トランジスタ |
| JPH0783107B2 (ja) * | 1984-04-19 | 1995-09-06 | 日本電気株式会社 | 電界効果トランジスタ |
-
1985
- 1985-11-12 JP JP60253075A patent/JPH0799754B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62112378A (ja) | 1987-05-23 |
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