JPH0798356A - テストパターンパラレル入出力方式 - Google Patents

Abstract

(57)【要約】 【目的】 スキャン設計された回路の検証のためのシミ
ュレーション速度を高速化し、一連のスキャンデータの
セット及び取り出しに対するオーバヘッドを低減したテ
ストパターン入出力方式を得る。 【構成】 複数のスキャン記憶素子を備えたスキャン設
計された回路に対し、テストパターンを入出力する方式
において、回路に入力するテストパターンがスキャンパ
ターンの場合にこれをパラレルデータに変換して回路に
パラレルに印加し、回路に入力するテストパターンがス
キャンパターン以外の場合はシステム動作テストパター
ンのみを回路に印加し、回路からの出力データを各スキ
ャン記憶素子のスキャン出力ピンよりパラレルに取り出
す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のスキャン記憶
素子を備えたスキャン設計された回路に対して、テスト
パターンを入出力するテストパターン入出力方式に関す
るものである。

【０００２】

【従来の技術】図３はスキャン設計された回路に対する
従来のテストパターン入出力方式を説明するためのスキ
ャン設計された組み合わせ回路の一例を示すブロック図
である。

【０００３】図３において、１はスキャン信号入力ピ
ン、２はクロック信号ピン、３はスキャン信号出力ピ
ン、４はスキャン設計された組み合わせ回路、５はスキ
ャン記憶素子、１２はデータ信号入力ピン、１３はモー
ド切替え信号入力ピン、１４はデータ信号出力ピンであ
る。各スキャン記憶素子５はスキャン信号入力端子Ｓ
Ｉ、データ入力端子Ｄ、クロック端子Ｔ、モード切替え
端子ＳＭ、及び出力端子Ｑを備えている。各スキャン記
憶素子５は、モード切替え端子ＳＭに入力する信号によ
り、スキャンモードとシステムモードの２つのモードの
いずれかで動作する。図３の例ではスキャン段数は４で
ある。

【０００４】図４はテストパターン自動生成ツールを用
いて生成されたテストパターンの一例を示す図である。
図において、６はスキャンモードへの切替えのためのモ
ード設定テストパターン、７は各スキャン記憶素子５に
データをセットするためのスキャンインパターン、８は
システムモードへの切替えのためのモード設定テストパ
ターン、９はシステム動作のためのシステム動作テスト
パターン、１０はスキャンモードへの切替えのためのス
キャンモード設定テストパターン、１１は各スキャン記
憶素子からの出力データと比較されるべき期待値を示す
スキャンアウトパターンである。これらのテストパター
ンは、スキャン記憶素子５の数が全部で４つ使われてお
り、従ってスキャンパスの段数は４とした場合の例であ
る。

【０００５】各テストパターン６、８、９、及び１０に
は６つのデータが記述されており、左から順に、図３に
おけるクロック信号ピン２、モード切替え信号端子１
３、データ信号入力ピン１２、スキャン信号入力ピン
１、データ信号出力ピン１４、及びスキャン信号出力ピ
ン３に対応している。スキャンインパターン７に関して
は、４番目のピン（スキャン信号入力ピン１）だけが０
０１１と変化し、他のピンはスキャンモード設定テスト
パターン６と同じであることを示している。また、スキ
ャンアウトパターン１１に関しては、６番目のピン（ス
キャン信号出力ピン３）の値がＬＬＨＨと変化していく
かどうかを検査するということを示している。テストパ
ターン９の先頭の信号（クロック信号入力ピンに入力さ
れる値）Ｐはポジティブクロック（“１”）がスキャン
記憶素子５のクロック端子Ｔに入力されることを示して
いる。テストパターン６、８、及び１０の先頭の信号Ｓ
はクロック信号が“Ｌ”に固定されることを示してい
る。

【０００６】次に動作について説明する。図４に示すよ
うに、まず、スキャンモード設定テストパターン６を入
力することにより各スキャン記憶素子５のモード切替え
端子ＳＭに“１”を入力し、それによりシステムをスキ
ャンモードにする。このスキャンモードでは初段のスキ
ャン記憶素子５のスキャン信号入力端子ＳＩに印加され
たデータをクロック端子Ｔに印加されるクロック信号に
応じて取り込み、取り込んだデータを出力端子Ｑに出力
する。次段のスキャン記憶素子はこのデータを次のクロ
ック信号に応じて取り込み、出力端子Ｑに出力する。以
下同様に、スキャンの段数分だけクロック信号を入力す
ることにより、全スキャン記憶素子５にデータをセット
する。

【０００７】次にシステムモード設定パターン８を組み
合わせ回路４に印加することにより各スキャン記憶素子
５のモード切替え端子ＳＭに“０”を入力し、それによ
りシステムをシステムモードにする。そして、システム
動作テストパターン９を組み合わせ回路４に印加するこ
とによりシステムクロックを各スキャン記憶素子５のク
ロック端子Ｔに１度入力し、それにより図４に示した組
み合わせ回路４のＬＳＩ内部システムを動作させる。

【０００８】その後、スキャンモード設定テストパター
ン１０を組み合わせ回路４に印加することにより各スキ
ャン記憶素子５のモード切替え端子ＳＭに再び“１”を
入力し、それによりシステムをスキャンモードにし、ク
ロック信号に応じて最終段のスキャン記憶素子５の出力
端子Ｑからデータをシリアルに取り出す。

【０００９】

【発明が解決しようとする課題】スキャン設計された回
路に対し、テストパターンを入出力する従来のテストパ
ターン入出力方式は以上のように構成されているので、
スキャンモードへの切り替えのためのスキャンモード設
定パターン６、各スキャンレジスタへのデータをセット
するためのスキャンインパターン７、システムモードへ
の切り替えのためのシステムモード設定パターン８、シ
ステム動作のためのシステム動作テストパターン９、及
びスキャンモードへの切り替えのためのスキャンモード
設定パターン１０を順次、回路に印加する必要があり、
テストパターンの数が多くてシミュレーションに要する
時間が長いという問題点があった。

【００１０】また、スキャンモード設定パターン６を回
路に対してシリアルに印加しているので、全てのスキャ
ン記憶素子５にデータをセットするためにはスキャン段
数分のクロックが必要となり、スキャンパスの段数が多
くなればそれだけシミュレーションに要する時間も長く
なるなどの問題点もあった。

【００１１】この発明は上記のような問題点を解消する
ためになされたもので、各スキャン記憶素子のスキャン
信号入力端子にパラレルに直接データを印加し、かつス
キャン信号出力端子からパラレルに直接データを取り出
すことによって、スキャン設計された回路の検証のため
のシミュレーション速度を高速化し、一連のスキャンデ
ータのセット及び取り出しに対するオーバヘッドを低減
したテストパターン入出力方式を得ることを目的とす
る。

【００１２】

【課題を解決するための手段】請求項１に記載の発明に
係るテストパターンパラレル入出力方式は、回路に入力
するテストパターンを回路の各スキャン記憶素子のスキ
ャン入力端子にパラレルに印加し、回路からの出力デー
タを各スキャン記憶素子のスキャン出力ピンよりパラレ
ルに取り出すようにしたものである。

【００１３】請求項２に記載の発明に係るテストパター
ンパラレル入出力方式は、請求項１に記載の発明におい
て、回路データと指定された入出力ピンとからスキャン
パスを計算機により認識してスキャンパターンの期待値
を求め、各スキャン記憶素子よりパラレルに取り出した
データと比較して回路の検証をするようにしたものであ
る。

【００１４】

【作用】請求項１に記載の発明におけるテストパターン
パラレル入出力方式は、回路に入力するテストパターン
がスキャンパターンの場合にこのスキャンパターンをパ
ラレルデータに変換して回路の各スキャン記憶素子のス
キャン入力端子にパラレルに印加し、回路に入力するテ
ストパターンがスキャンパターン以外の場合はシステム
動作テストパターンのみを回路に印加し、回路からの出
力データを各スキャン記憶素子のスキャン出力ピンより
パラレルに取り出すようにしたので、スキャンインパタ
ーン、システム動作テストパターン、及びスキャンアウ
トパターンのみが必要であり、従来必要であったスキャ
ンモード設定パターン、システムモード設定パターン、
及びスキャンモード設定パターンが不要になって、回路
の検査のためのシミュレーションを高速に実行できる。
また、スキャンインパターン７の入力をパラレルに行う
ので、クロック信号が１個で済む。さらに、出力データ
の出力もパラレルに行うので、クロック信号が不要であ
る。このため、従来のスキャン段数分のクロック信号の
入出力に応じてパターンを入出力していたのと比較し
て、シミュレーション時間を大幅に短縮できる。従っ
て、スキャン設計された回路に対して、スキャンの段数
に依存することなく、生成されたテストパターンパター
ンを用いて、高速にシミュレーションを実効することが
可能となる。

【００１５】請求項２に記載の発明におけるテストパタ
ーンパラレル入出力方式は、出力データ期待値であるス
キャンアウトパターンと各スキャン記憶素子のスキャン
出力ピンよりパラレルに取り出したデータとを比較して
回路の検証をするので、比較を一度に行うことができ、
回路の検証に要する時間を短縮できる。

【００１６】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるテストパターン
パラレル入出力方式を実現するための計算機（図示せ
ず）による処理を説明するフローチャートである。この
実施例においても、従来例で説明した図４の６つのテス
トパターンを用いるものとする。図１において、ステッ
プＳＴ１で被検査対象である回路の回路データを読み込
み、ステップＳＴ２で読み込んだ回路データにおける外
部スキャン信号入力ピン及び外部スキャン信号出力ピン
をマニュアルで指定する。

【００１７】次いでステップＳＴ３で指定された入出力
ピンからスキャンパスを認識してこのスキャンパスをス
キャンパターンが通過した場合の出力の期待値（スキャ
ンアウトパターン１１）を求める。次にステップＳＴ４
でテストパターン６〜１１を計算機に読み込む。以下、
テストパターン６〜１１を順次用いて回路シミュレーシ
ョンを行う。ステップＳＴ５で全てのテストパターンの
処理が終了したかを判別し、終了していない場合はステ
ップＳＴ６で、次に処理すべきテストパターンはパター
ン６〜１０の何れかの入力パターンかどうかを判別す
る。

【００１８】次に処理すべきテストパターンが入力パタ
ーンであれば、ステップＳＴ７でこの入力パターンはス
キャンインパターン７とシステム動作テストパターン９
とのいずれであるかを判別する。このステップＳＴ７で
は、従来必要としたスキャンモード設定パターン６、
８、及び１０の判別は行わないので、以後の処理でこれ
らのパターンは使用されない。

【００１９】ステップＳＴ７の判別で、入力パターンが
スキャンインパターン７であればステップＳＴ８でこの
スキャンインパターン７をパラレルデータに変換し、ス
テップＳＴ９で回路のスキャン記憶素子５にこのパラレ
ルデータのパターンをパラレルに印加する。尚、スキャ
ンインパターン７は図４ではスキャン信号入力ピン１に
順次００１１を印加するパターンであり、従って４つの
クロックに対応する４つのパターンからなっている。こ
れを１つのクロックで入力できるパラレルの形式に変換
するのである。ステップＳＴ７の判別で、入力パターン
がシステム動作のためのテストパターン９であれば、そ
のパターンを回路に印加し、それにより回路が動作す
る。

【００２０】ステップＳＴ６での判別で次に処理すべき
パターンが入力パターンでない場合は、スキャンアウト
パターン１１であるので、ステップＳＴ１０にて各スキ
ャン記憶素子５のスキャン出力ピンよりパラレルにデー
タを取り出し、ステップＳＴ１１でこの出力データを期
待値であるスキャンアウトパターン１１と比較する。ス
テップＳＴ５からステップＳＴ１１までをテストパター
ンの処理が終了するまで繰り返し、テストパターンの処
理が終了すると、回路の検査は終了する（ステップＳＴ
１２）。

【００２１】図２はこの発明の一実施例によるテストパ
ターンパラレル入出力方式により検査されるスキャン設
計された組み合わせ回路の一例を示すブロック図であ
る。図において、組み合わせ回路の構成自体は図３に示
した従来の回路と同一であり、同一の参照番号を付して
ある。再度説明すると、１はスキャン信号入力ピン、２
はクロック信号ピン、３はスキャン信号出力ピン、４は
組み合わせ回路、５はスキャン記憶素子、１２はデータ
信号入力ピン、１３はモード切替え信号入力ピン、１４
はデータ信号出力ピンである。各スキャン記憶素子５は
スキャン信号入力端子ＳＩ、データ入力端子Ｄ、クロッ
ク端子Ｔ、モード切替え端子ＳＭ、及び出力端子Ｑを備
えている。各スキャン記憶素子５は、モード切替え端子
ＳＭに入力する信号により、スキャンモードとシステム
モードの２つのモードのいずれかで動作する。図２の例
でもスキャン段数は４である。

【００２２】次に動作について説明する。まず、テスト
パターン自動生成ツールを用いて、図４に示したテスト
パターン６〜１１を生成する。従来の方式では、スキャ
ンインパターン７に対してクロックを４回入力すること
によって、スキャン信号入力ピン１からデータをセット
していたが、本発明の実施例による方式では、図２に示
すように４つのデータ０，０，１，１，をパラレルに１
個のクロック信号に応じて各スキャン記憶素子５に一気
にセットする。また、モード設定パターンは印加する必
要がなく、スキャンインパターン７、システム動作テス
トパターン９、及びスキャンアウトパターン１１を順次
処理するだけでよい。即ち、スキャンインパターン７を
組み合わせ回路４にパラレルに印加し、次にシステム動
作テストパターン９を組み合わせ回路４に印加し、次い
で、データを組み合わせ回路４からパラレルに読み出し
てスキャンアウトパターン１１と比較する、という動作
を繰り返すだけでよい。

【００２３】また、出力データに対しても、従来の方式
ではクロックを４回入力することによって、スキャンア
ウト端子からデータを取り出していたが、本発明の実施
例では図２に示すように４つのデータを４つのスキャン
記憶素子５の出力端子Ｑから一度に取り出し、スキャン
アウトパターン１１と比較する。

【００２４】このように、本発明では各スキャン記憶素
子のスキャン信号入力端子に直接データを印加し、かつ
スキャン信号出力端子から直接データを取り出すことに
より、図２に示したような組み合わせ回路４を、図４に
示した一連のテストパターンに対して、常時システムモ
ードに固定することにより、図４に示した、スキャンモ
ード設定パターン６、システムモード設定パターン８、
スキャンモード設定パターン１０を組み合わせ回路４に
印加する必要がなくなり、その分シミュレーション時間
が短縮される。また、スキャンインパターン７のデータ
をスキャン記憶素子５にパラレルにセットするようにし
たので、従来はスキャン段数分だけ必要であったクロッ
ク信号が１クロックのみですむ。さらに、スキャン記憶
素子５からのデータの出力もパラレルに行うようにした
ので、従来スキャン段数分だけ必要であったクロック信
号は不要となる。従って、その分処理サイクル数が少な
くなり、シミュレーション時間が大幅に短縮される。ま
た、スキャンパスが長くなればなるほど、より大きな効
果が得られる。尚、本発明が適用される回路は図２に示
したスキャン設計された組み合わせ回路に限定されるも
のではなく、スキャン設計された任意の回路にも提要可
能である。

【００２５】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、回路に入力するテストパターンがスキャンパタ
ーンの場合にこのスキャンパターンをパラレルデータに
変換して回路の各スキャン記憶素子のスキャン入力端子
にパラレルに印加し、回路に入力するテストパターンが
スキャンパターン以外の場合はシステム動作テストパタ
ーンのみを回路に印加し、回路から出力する出力データ
を各スキャン記憶素子のスキャン出力ピンよりパラレル
に取り出すように構成したので、スキャンインパター
ン、システム動作テストパターン、及びスキャンアウト
パターンのみが必要であり、従来必要であったスキャン
モード設定パターン、システムモード設定パターン、及
びスキャンモード設定パターンが不要になって、回路の
検査のためのシミュレーションを高速に実行できる効果
がある。また、スキャンインパターンの入力をパラレル
に行うので、クロック信号が１個で済む。さらに、デー
タの出力もパラレルに行うので、クロック信号が不要で
ある。このため、従来のスキャン段数分のクロック信号
の入出力に応じてパターンを入出力していたのと比較し
て、シミュレーション時間を大幅に短縮できる。従っ
て、スキャン設計された回路に対して、スキャンの段数
に依存することなく、生成されたテストパターンパター
ンを用いて、高速にシミュレーションを実効することが
可能となる効果がある。

【００２６】請求項２に記載の発明によれば、スキャン
アウトパターンの期待値と各スキャン記憶素子のスキャ
ン出力ピンよりパラレルに取り出したデータとを比較し
て回路の検証をする構成としたので、比較を一度に行う
ことができ、回路の検証に要する時間を短縮できる効果
がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるテストパターンパラ
レル入出力方式を実現するための計算機による処理を説
明するフローチャートである。

【図２】この発明の一実施例によるテストパターンパラ
レル入出力方式により検査されるスキャン設計された組
み合わせ回路の一例を示すブロック図である。

【図３】従来のテストパターン入出力方式を説明するた
めのスキャン設計された組み合わせ回路の一例を示すブ
ロック図である。

【図４】この発明の一実施例及び従来例で使用される、
テストパターン自動生成ツールを用いて生成されたテス
トパターンの一例を示す図である。

【符号の説明】

１ スキャン信号入力ピン ３ スキャン信号出力ピン ５ スキャン記憶素子 ７ スキャンインパターン ９ システム動作テストパターン １１ スキャンアウトパターン（スキャンパターンの期
待値）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のスキャン記憶素子を備えたスキャ
   ン設計された回路に対し、テストパターンを入出力する
   テストパターンパラレル入出力方式において、前記回路
   に入力するテストパターンがスキャンパターンの場合に
   前記スキャンパターンをパラレルデータに変換して前記
   回路の各スキャン記憶素子のスキャン入力端子にパラレ
   ルに印加し、前記回路に入力するテストパターンがスキ
   ャンパターン以外の場合はシステム動作テストパターン
   のみを前記回路に印加し、前記回路からの出力データを
   各スキャン記憶素子のスキャン信号出力ピンよりパラレ
   ルに取り出すようにしたことを特徴とするテストパター
   ンパラレル入出力方式。
2. 【請求項２】 前記回路の回路データを計算機に読み込
   み、前記計算機において前記回路の外部スキャン信号入
   力ピン及びスキャン信号出力ピンを指定し、前記回路デ
   ータと前記指定された入出力ピンとからスキャンパスを
   前記計算機により認識してスキャンパターンの期待値を
   求め、各スキャン記憶素子のスキャン信号出力ピンより
   パラレルに取り出したデータと比較して前記回路の検証
   をするようにしたことを特徴とする請求項１記載のテス
   トパターンパラレル入出力方式。