JPH0795539B2 - 集積回路およびその製法 - Google Patents

集積回路およびその製法

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JPH0795539B2
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silicide layer
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昌弘 前川
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路の製造に関し、特に集積回路の多層
構造体における反応バリヤの製造に関する。
〔従来の技術〕
集積回路における多層複合構造体の製造において、2つ
の近接した層における元素の反応を最小にするために、
しばしばアイソレーションまたはバリヤ層を使用するこ
とが必要である。この目的のために、多層構造体が、選
定された材料からなるアイソレーション層を含むことが
ある。このアイソレーション層を用いる理由は、この層
の存在によりこの層が分離している2つの層の反応を阻
止することにある。
この1つの例は、ケイ化金属が半導体基板の上に使用さ
れる多層複合構造体を形成することである。この多層複
合構造体の1つの例は、MOSダイナミック・ランダム・
アクセス・メモリにおけるパス・トランジスタの製造に
ある。例えば、第1の層はドープされた半導体基板の中
または上に形成されたソースドレイン領域で、第2の層
はソースドレイン領域と金属導体層との間の電気的結合
を容易にするケイ化金属からなる電気的相互連結層であ
ってもよい。
ケイ化金属の金属成分(そしてより少ない方の範囲では
ケイ化物成分)は、ケイ化金属と基板との間の境界領域
からドーパント(不純物)を吸収する傾向があり、従っ
て、境界領域に近接した基板の領域におけるドーパント
を空乏状態にする。ドーパントは、境界領域及び境界領
域に近接したケイ化金属における結晶粒界の少なくとも
一方に沿うケイ化物の金属成分と化合物を形成する傾向
がある。基板のこの空乏領域は、半導体デバイスの性能
を落すか、または動作不能をもたらす可能性がある。
さらに、望ましくない化合物の層は低導電率を示すこと
があり、またこのことは前記の有害な結果をもたらすこ
とがある。この現象は、ムラルカおよびウイリアムズの
著作による「ケイ化シリコンおよびケイ化物におけるド
ーパント再分布−多結晶シリコン二層構造体」、J.Vac.
Sci.Technol.B5(6),1987年11月/12月,PP.1674−1688
(および、これに引用された参考文献)に記載されてい
る。
[発明が解決しようとする課題] C.B.クーパーおよびR.A.パウエルによる他の著作、すな
わち「タンタラムおよびケイ化モリブデン/N+ポリシリ
コン二重層の形成時にドーパント再分布を制御するため
の急速熱処理の利用」、IEEE Electronic Device Lette
rs Vol.EDL−6,1985年5月,p.234にドーパント再分布を
処理する方法が記載されている。ここには、急速熱処理
によってドーパント再分布を制御することが提案されて
いる。この方法ではドーパントの拡散を減少させること
ができるが、ケイ化金属−半導体境界部に近接した0.00
1〜0.01ミクロンの範囲の距離にわたるドーパントの再
分布を排除することができない。
スティーブンス et al.特許(米国特許明細書第4784973
号)のケイ化物/窒化物接触半導体のケイ化物の厚さを
制御する方法には、集積回路における接触開口とトラン
ジスタ・ターミナルとの間の制御層を形成するための方
法が開示されている。この発明の第一番目の局面による
と、シリコン、酸素および窒素からなる化合物を有する
薄い制御層が熱処理によって形成される。遷移金属の層
は接触領域の上に堆積され、再度熱処理される間に反応
し、例えばチタン、シリコン、酸素および窒素からなる
化合物を形成する。制御層は、チタンに対するシリコン
の拡散速度を遅らせることにより、好ましくないスパイ
クやそれらに基づくトランジスタの不良を防止すると考
えられている。
米国特許明細書第4784973号に記載された発明の第2の
局面は、チタンのような遷移金属の層を前述した構造体
の上に堆積し、ついで、この構造体を窒素雰囲気下で熱
的に反応させることにより、前記層を実質的に窒化チタ
ンに変化させるものである。かくして形成された層は、
また、これに続く熱サイクルの間、シリコン拡散に対す
るバリヤとして作用する。
米国特許明細書第4784973号にしたがって形成された反
応バリヤは、シリコンの移動を遅らせるのに効果的であ
るが、このバリヤは、シリコンから近接したケイ化金属
へのボロンのようなドーパントの移動を遅らせるのに限
定的な効果を有するのみである。さらに、米国特許明細
書第4784973号の記載に基づく反応バリヤの形成には、
特別なデポジションおよび連続する通常の半導体処理で
の熱サイクルとの追加が必要となる。従って、この反応
バリヤは、ドーパントの望ましくない移動を遅らせるた
めの十分に満足のいく手段を備えていないことになる。
そこで、本発明は、半導体デバイスにおける望ましくな
いドーパントの移動に起因する問題を最小限にする反応
バリヤを提供することを目的とする。
本発明のさらなる目的は、材料の追加的な層のデポジシ
ョンを必要としない反応バリヤを提供することにある。
〔課題を解決するための手段・作用効果〕
本発明は、多層膜形成された集積回路における2層、例
えば、下層とその上層との間の境界領域またはこの境界
領域付近の上層に反応バリヤを形成するための方法を提
供する。
すなわち、本発明では、ドープされた基板または層の上
にケイ化金属層を形成し、このケイ化金属層にボロン及
び窒素を注入して、前記基板と隣接する境界領域または
境界領域付近の前記ケイ化金属層に、約0.001から0.01
ミクロンの範囲内で、前記ケイ化金属とボロン及び窒素
を含む化合物からなり、前記基板にドープされた不純物
の移動を防止する反応バリヤを形成する。
さらに、こうして形成された反応バリヤを有する構造体
を制御された雰囲気下で焼きもどす、各工程を有するこ
とを特徴としている。
この構成により、2つの層の境界領域または境界領域付
近の上側の層にケイ化金属とボロン及び窒素を含む化合
物からなる反応バリヤが形成されるので、ドープされた
基板または層からケイ化金属層への不純物イオンの移動
を減じることができ、また、この反応バリヤにより、新
たに付加的な層を堆積させる必要がなくなる。
[実施例] 以下、本発明の実施例を図面に基いて説明する。第1図
は当該分野で既知の一般的な多層複合体を示している。
第1図はドープされたシリコン層12を備えている。この
シリコン層12はその上に堆積されたケイ化金属層14(代
表的な厚さは0.1〜0.3ミクロン)を備えている。後によ
り詳細に説明するドープされた基板としては当該分野で
既知のように、例えばボロン、砒素または燐でドープし
た単結晶または多結晶のシリコンを用いることが可能で
ある。ケイ化金属層14としてはケイ化チタン、ケイ化タ
ングステン、ケイ化タンタルまたはシリコンと混合され
た高融点金属あるいは遷移金属でもよい。このように低
抵抗複合構造体が当該分野で知られているように形成さ
れる。境界領域16がケイ化金属と基板とが接する部分に
形成されている。
前記したように、境界領域16に近い側のシリコン層12の
ドーパント(不純物)は、矢印17で示すように境界領域
16に近い側のケイ化金属の方へ引きつけられ、または移
動する傾向がある。シリコン層12の境界領域16に近い側
のドーパントは減少するため、動作の信頼性に欠けるこ
とになる。なお、ケイ化金属ドーパント化合物(例え
ば、Tiw SixBy)の低導電層がケイ化金属層14の境界領
域16に近い側に生ずることがある。この低導電層は制御
され、かつ予測しうる態様で形成されないので、この低
導電層の役割は、全くなんの役に立たない状態からシリ
コン層12とのケイ化金属層14の接続不良をもたらすにい
たるまでの範囲にわたってばらつくことになる。
第2図には本発明による反応バリヤ18が示されている。
反応バリヤ18は、境界領域16にまたは境界領域16の付近
にボロン及び窒素の高エネルギーのイオン種を注入する
ことによって形成する。ケイ化金属層の堆積後、イオン
種をケイ化金属層14の上面から注入する。この注入は、
ケイ化金属層14の下部にイオンが高密度で注入されるよ
うに、特に境界領域16側のケイ化金属層14に約0.001か
ら0.01ミクロンの範囲内で注入されるように計算された
エネルギーで行う。注入の態様は、本発明の本実施例で
は重要ではない。矢印20は注入を示し、注入は周知の装
置を用いて行う。最後に、このように形成された構造体
に対し当該分野で知らされているように制御された雰囲
気で焼きもどしを行う。焼きもどしにより反応バリヤ18
の性能が向上する。
境界領域16にまたはその付近に原子種を注入すると、境
界領域16の側のケイ化金属およびその付近に薄い反応バ
リヤ18が形成される。この反応バリヤ18は、0.001から
0.01ミクロンの範囲の厚さであることが好ましい。境界
領域16の付近のケイ化金属層14にイオン種を注入するこ
とにより、ケイ化金属14に制御されかつそのために予測
可能な反応が生じて境界領域16の付近に反応バリヤ18が
形成される。境界領域16の付近のケイ化金属に反応バリ
ヤ18が形成されるのは、ケイ化金属の原子結合が境界領
域に沿って破壊されるかまたは不完全になるものと考え
られる。反応バリヤが形成される割合は、ケイ化金属の
内部またはシリコン層の内部よりも境界領域付近の方が
かなり高いと考えられる。さらに、イオンの注入は結晶
粒界をふさぐと考えられる。すなわち、イオンの注入は
結晶粒界に沿うケイ化金属のダングリング・ボンドとの
化合物を形成し、かくしてシリコン層からケイ化金属の
結晶粒界へのドーパントの移動または吸収を阻止すると
考えられる。本発明に係る方法による制御された反応
は、例えば、TiwSixByNz(ケイ化金属がケイ化チタン
で、かつ注入されたイオン種がボロンおよび窒素である
と仮定した場合)のような化合物の薄い反応バリヤ18を
生成する。反応バリヤ18の導電率が低ければ、比較的厚
さが薄い反応バリヤは、当該分野で知られているように
トンネル効果による電流の流れを許す。このために、有
効な反応バリヤを効果的にかつ最小のプロセス ステッ
プを追加することによって形成する。
反応バリヤ18の効果を増大させるために、構造体を約70
0℃〜1000℃の制御された雰囲気下で焼きもどしする。
焼きもどしは、当該分野で知られているように拡散炉で
行ってもよく、または高強度赤外線ランプによって熱が
供給される急速熱処理器で行ってもよい。また赤外線ま
たはレーザ光によって反応を刺激してもよい。
雰囲気としては、例えば、反応バリヤを増加させる窒素
含有雰囲気を使用してもよい。窒素またはアンモニア雰
囲気下で焼きもどしを行うと、注入のみによって形成さ
れる以外の領域にも窒素化合物が形成されると考えられ
る。粒界におけるダングリング・ボンドおよび境界層
は、窒素と反応して窒素化合物を形成すると考えられ
る。当該分野で知られているように、これらの化合物は
境界領域16に沿うケイ化金属およびケイ化金属領域14内
の粒界のみを不活性化または安定化させる。
第3図および第4図には、多層集積回路構造体に反応バ
リヤを形成するための方法に係る好ましい実施例が示さ
れている。この方法はダイナミック・ランダム・アクセ
ス・メモリ(DRAM)に関して示されているが、他のタイ
プの集積回路の製造にも使用することができる。第3図
には、導電性を有するポリシリコン層112が当該分野で
知られている方法で形成されている。本実施例における
ポリシリコン層112は、かなりのボロンでドープして一
立方センチあたり1018〜1020のオーダーの濃度を有する
ドーパントに形成してもよい(高濃度にドープされたP
型シリコン)。あるいはこれらに限らず、ポリシリコン
層112をかなりの燐または砒素でドープして一立方セン
チあたり1018〜1020のオーダーの濃度を有するドーパン
トに形成してもよい(高濃度にドープされたN型シリコ
ン)。P+またはN+でドープした単結晶シリコンを層112
として使用してもよい。
ドープしたシリコン112の上面には、ケイ化チタン層114
が当該分野で知られた方法により約0.1〜0.3ミクロンの
厚さで堆積されまたは設けられている。ケイ化タングス
テン、ケイ化タンタラムまたはケイ化チタン−タングス
テンを用いてもよい。第3図に形成されている構造体は
代表的なもので、例えばゲート電極またはMOS DRAM構造
体のパス・トランジスタに対する接点におけるトランジ
スタ回路の製造に使用することもできる。ドープされた
層112をパス・トランジスタのソース ドレイン領域と
し、ケイ化チタンまたは他のケイ化金属をトランジスタ
のソース ドレイン領域と金属導体領域との間の境界層
として電気接続を容易にすることができる。
第4図では、ケイ化チタン領域114内の境界領域116にボ
ロンを位置させるために決められたエネルギーでボロン
が注入される。すなわち、ケイ化チタン層114とドープ
されたポリシリコン層112との間の境界領域の0.001〜0.
01ミクロンの範囲を除き、ケイ化チタン層114を注入イ
オンの最高濃度にする。ボロンの注入に続き2番目に窒
素の注入を行ってよく、この場合には境界の0.001〜0.0
1ミクロンの領域内に窒素が配置されるように計算され
たエネルギーで注入する。かくしてTiwSixByNzのような
化合物が、ケイ化チタン層の境界領域116の付近に形成
される。これらの化合物は反応バリヤ118を形成し、こ
のバリヤ118はケイ化チタンへのボロン(または他のド
ーパント)の移動を阻止するため、シリコン基板のドー
パント空乏および境界領域内における望ましくない低導
電性化合物の形成を阻止する。
好ましい実施例では、第4図に示す構造体を約700℃〜1
000℃の範囲の窒素含有雰囲気下で焼きもどして、反応
バリヤ領域118にさらなる化合物を生成する。その際、
当該分野で知られているようにケイ化金属層114の上に
さらなる層が蓄積されることがある。ケイ化金属層114
の上の典型的な層は、例えばアルミニウムのような金属
導体である。
第5図は本発明のさらなる他の実施例を示すもので、層
または基板212は単結晶または多結晶のシリコンから成
り、シリコンは当該分野で知られているようにボロン、
砒素または燐でドープしてもよい。層212の上の第2番
目の層214はケイ化チタンまたはケイ化タングステンか
ら形成されている。この時点で、例えば、前記したよう
なボロンおよび窒素の活性イオンを注入することによ
り、ケイ化チタン(またはタングステン)214内におけ
る第1境界領域の付近に反応バリヤ218を形成してもよ
い。
第2の反応バリヤ220を層214の上面に形成してもよい。
このバリヤ220は、例えば、ボロンおよび窒素等の1つ
または2つ以上の活性原子を注入することによって形成
するのであるが、この注入は、活性イオンがケイ化チタ
ン層214の上面の約0.03〜0.08ミクロンの範囲内に注入
されるよう、かなり低いエネルギーで行う。かくして形
成した構造体を窒素含有雰囲気下で焼きもどして前述し
たようにバリヤ領域にさらなる化合物を生成してもよ
い。アルミニウムのような金属層222を第6図に示すよ
うに当該分野で知られているような方法で構造体の上面
に形成してもよい。最上層金属層を形成する前に構造体
を焼きもどしすると、当該分野で知られているように、
金属の過度の焼きもどしに伴なう問題が生じなくなる。
選択的に、アルミニウム層222が堆積された後に第6図
の反応バリヤ層220を形成するようにしてもよい。この
選択的な実施例において、ケイ化チタン層214の上面の
0.01〜0.08ミクロンの範囲内で最大のボロン濃度が得ら
れるよう、充分に高いエネルギーでボロンを注入しても
よい。ボロンの注入後、ケイ化チタン層214の上面の0.0
1〜0.08ミクロンの範囲内で第2のイオン種の最大濃度
が得られるに充分なエネルギーで第2のイオン種を注入
してもよい。層220を形成する注入の後、構造体は約400
℃〜500℃の温度の窒素含有雰囲気下で焼きもどしても
よい。
本発明は、ドープした基板または他の層とその上側のケ
イ化金属との間の境界に関連して述べられているが、反
応バリヤは、多層集積回路における多くの種々の型の層
間においても、本発明に係る方法に従って形成されうる
ことが理解されるであろう。本明細書において示され、
かつ述べられた本発明の範囲は、単なる例示として考慮
されるべきで、当業者にとって、本発明の精神および特
許請求の範囲から逸脱しない限り、種々の変更が可能で
あることは自明のことである。
【図面の簡単な説明】
第1図は基礎的な通常の従来の構造体の断面図、 第2図は本発明に係る方法によって形成されたバリヤ領
域の断面図、 第3図は従来の構造体の特定の実施態様の断面図、 第4図は本発明に係る方法によって形成されたバリヤ領
域の特定の実施態様を示す断面図、 第5図は本発明に係る第2の特定の実施態様を示す断面
図で、1つの上がけ層を有する多層バリヤ領域を示して
いる。 第6図は本発明に係る第3の特定の実施態様を示す断面
図で、2つの境界間の多層バリヤ領域を示している。 12,112,212……基板 14,114,214……ケイ化物層 16,116,219……境界領域 18,118,218,220……反応バリヤ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−37012(JP,A) 特開 平1−94657(JP,A) 特開 平1−110762(JP,A) 特開 昭60−193380(JP,A)

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】集積回路の製造において、ドープされた基
    板または層からケイ化金属層への不純物イオンの移動を
    減少させる方法であって、 ドープされた基板または層の上にケイ化金属層を形成
    し、 このケイ化金属層にボロン及び窒素を注入して、前記基
    板と隣接する境界領域または境界領域付近の前記ケイ化
    金属層に、約0.001から0.01ミクロンの範囲内で、前記
    ケイ化金属とボロン及び窒素を含む化合物からなり、前
    記基板にドープされた不純物の移動を防止する反応バリ
    ヤを形成し、 こうして形成された反応バリヤを有する構造体を制御さ
    れた雰囲気下で焼きもどす、 各工程を有することを特徴とする集積回路の製造方法。
  2. 【請求項2】前記基板はSiからなり、前記ケイ化金属層
    はTi Si2からなることを特徴とする請求項1の方法。
  3. 【請求項3】ボロン、燐および砒素のグループから選択
    される第1の不純物でドープされた基板と、 この基板上に位置し、前記基板に隣接した境界領域を含
    むケイ化金属層と、 このケイ化金属層にボロン及び窒素の2つのイオン種を
    注入して前記境界領域またはこの境界領域付近の前記ケ
    イ化金属層に、約0.001から0.01ミクロンの範囲内で、
    前記ケイ化金属とボロン及び窒素を含む化合物からな
    り、前記基板にドープされた不純物の移動を防止する反
    応バリヤとを備えたことを特徴とする集積回路の構造
    体。
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* Cited by examiner, † Cited by third party
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US5338951A (en) * 1991-11-06 1994-08-16 Ramtron International Corporation Structure of high dielectric constant metal/dielectric/semiconductor capacitor for use as the storage capacitor in memory devices
US5614437A (en) * 1995-01-26 1997-03-25 Lsi Logic Corporation Method for fabricating reliable metallization with Ta-Si-N barrier for semiconductors
JP3168400B2 (ja) * 1996-01-19 2001-05-21 日本プレシジョン・サーキッツ株式会社 半導体装置および半導体装置の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60193380A (ja) * 1984-03-15 1985-10-01 Nec Corp 半導体装置の製造方法
JPS63172463A (ja) * 1987-01-09 1988-07-16 Mitsubishi Electric Corp 半導体装置
JPS6437012A (en) * 1987-07-31 1989-02-07 Nec Corp Manufacture of semiconductor integrated circuit
JPH0194657A (ja) * 1987-10-07 1989-04-13 Hitachi Ltd 半導体装置用電極・配線
JPH0638482B2 (ja) * 1987-10-23 1994-05-18 日本電気株式会社 半導体装置の製造方法

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