JPH0794524A - 半導体積層結晶およびヘテロ接合バイポーラトランジスタ - Google Patents
半導体積層結晶およびヘテロ接合バイポーラトランジスタInfo
- Publication number
- JPH0794524A JPH0794524A JP23283093A JP23283093A JPH0794524A JP H0794524 A JPH0794524 A JP H0794524A JP 23283093 A JP23283093 A JP 23283093A JP 23283093 A JP23283093 A JP 23283093A JP H0794524 A JPH0794524 A JP H0794524A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- semiconductor
- layer
- gaas
- carbon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 炭素ドープベース・ヘテロ接合バイポーラト
ランジスタにおいて、ベースに１×１０21ｃｍ-3の不純
物ドーピングを行っても、このベースとそれの下地層と
の界面に転位が発生しないベースの形成を可能にする。 【構成】 ベースと同一母材の半導体層との間に本来生
じていた転位を、両層の間に別の半導体層を介在させる
ことにより、転位を他の場所に移す。 【効果】 転位を移動させることは、ヘテロ接合バイポ
ーラトランジスタ等の半導体素子において素子性能の劣
化抑制に特に有効である。また、転位を特定の場所に閉
じ込めた半導体積層結晶として利用できる。
ランジスタにおいて、ベースに１×１０21ｃｍ-3の不純
物ドーピングを行っても、このベースとそれの下地層と
の界面に転位が発生しないベースの形成を可能にする。 【構成】 ベースと同一母材の半導体層との間に本来生
じていた転位を、両層の間に別の半導体層を介在させる
ことにより、転位を他の場所に移す。 【効果】 転位を移動させることは、ヘテロ接合バイポ
ーラトランジスタ等の半導体素子において素子性能の劣
化抑制に特に有効である。また、転位を特定の場所に閉
じ込めた半導体積層結晶として利用できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体積層結晶およびヘ
テロ接合バイポーラトランジスタに関する。
テロ接合バイポーラトランジスタに関する。
【０００２】
【従来の技術】従来より、ヘテロ接合バイポーラトラン
ジスタのベースを薄くする動きがある。その一例とし
て、日本応用物理学会誌第５９巻第１号４７頁から５３
頁に、炭素ドーピングしたｐ+型ＧａＡｓ膜をベースと
して用い、これをｎ−型ＧａＡｓコレクタ上に直接エピ
タキシャル成長したヘテロ接合バイポーラトランジスタ
が開示されている。このトランジスタでは、炭素ドーピ
ングを用いてベースの不純物濃度を１×１０21ｃｍ-3と
高くすることにより、ベースの厚さを１０〜３０ｎｍと
薄くしている。
ジスタのベースを薄くする動きがある。その一例とし
て、日本応用物理学会誌第５９巻第１号４７頁から５３
頁に、炭素ドーピングしたｐ+型ＧａＡｓ膜をベースと
して用い、これをｎ−型ＧａＡｓコレクタ上に直接エピ
タキシャル成長したヘテロ接合バイポーラトランジスタ
が開示されている。このトランジスタでは、炭素ドーピ
ングを用いてベースの不純物濃度を１×１０21ｃｍ-3と
高くすることにより、ベースの厚さを１０〜３０ｎｍと
薄くしている。
【０００３】
【発明が解決しようとする課題】上記従来技術では、Ｇ
ａＡｓは炭素をドーピングすることにより、その格子定
数が小さくなるという性質をもつため、ｐ+型ＧａＡｓ
ベースはｎ−型ＧａＡｓコレクタと格子整合していな
い。すなわち、図２に示したベガード則によれば、炭素
濃度１×１０21ｃｍ-3のＧａＡｓ膜の格子定数は、図中
実線で示したベガード則を表す曲線に従って減少し、ア
ンドープＧａＡｓに対し０．８３％の格子不整合が生じ
る。
ａＡｓは炭素をドーピングすることにより、その格子定
数が小さくなるという性質をもつため、ｐ+型ＧａＡｓ
ベースはｎ−型ＧａＡｓコレクタと格子整合していな
い。すなわち、図２に示したベガード則によれば、炭素
濃度１×１０21ｃｍ-3のＧａＡｓ膜の格子定数は、図中
実線で示したベガード則を表す曲線に従って減少し、ア
ンドープＧａＡｓに対し０．８３％の格子不整合が生じ
る。
【０００４】そして、この０．８３％の格子不整合によ
り、ｐ+型ＧａＡｓベースとｎ−型ＧａＡｓコレクタの
界面に転位が発生する。これは、ジャーナル オブ ク
リスタル グロウス ２７巻 １９７４年 １１８頁か
ら１２５頁（Ｊｏｕｒｎａｌｏｆ Ｃｒｙｓｔａｌ Ｇ
ｒｏｗｔｈ，ｖｏｌ．２７（１９７４）ｐｐ１１８−１
２５）の式（５）に記載されたマシューズの式から明ら
かである。
り、ｐ+型ＧａＡｓベースとｎ−型ＧａＡｓコレクタの
界面に転位が発生する。これは、ジャーナル オブ ク
リスタル グロウス ２７巻 １９７４年 １１８頁か
ら１２５頁（Ｊｏｕｒｎａｌｏｆ Ｃｒｙｓｔａｌ Ｇ
ｒｏｗｔｈ，ｖｏｌ．２７（１９７４）ｐｐ１１８−１
２５）の式（５）に記載されたマシューズの式から明ら
かである。
【０００５】この転位発生の状態を図３により説明す
る。符号４１がｎ−型ＧａＡｓコレクタ、４２がｐ+型
ＧａＡｓベースであり、４３がこれらの界面に発生した
転位である。
る。符号４１がｎ−型ＧａＡｓコレクタ、４２がｐ+型
ＧａＡｓベースであり、４３がこれらの界面に発生した
転位である。
【０００６】このように、従来のヘテロ接合バイポーラ
トランジスタには、転位により素子性能が著しく劣化す
るという問題があった。
トランジスタには、転位により素子性能が著しく劣化す
るという問題があった。
【０００７】本発明の第１の目的は、炭素のような特定
の導電型決定不純物原子を添加すると格子定数が導電型
決定不純物原子濃度に対し線形に変化する半導体材料を
母材とする半導体層（以下単に、半導体層と称す）と、
この半導体層上に形成された同一母材で特定の導電型決
定不純物原子が添加された半導体層（以下、不純物ドー
プ層と称す）を有し、不純物ドープ層をベースとするヘ
テロ接合バイポーラトランジスタにおいて、ベースに１
×１０21ｃｍ-3の不純物ドーピングを行っても、このベ
ースとそれの下地層との界面に半導体層と不純物ドープ
層の歪に起因する転位が発生しないベースの形成を可能
にすることにある。
の導電型決定不純物原子を添加すると格子定数が導電型
決定不純物原子濃度に対し線形に変化する半導体材料を
母材とする半導体層（以下単に、半導体層と称す）と、
この半導体層上に形成された同一母材で特定の導電型決
定不純物原子が添加された半導体層（以下、不純物ドー
プ層と称す）を有し、不純物ドープ層をベースとするヘ
テロ接合バイポーラトランジスタにおいて、ベースに１
×１０21ｃｍ-3の不純物ドーピングを行っても、このベ
ースとそれの下地層との界面に半導体層と不純物ドープ
層の歪に起因する転位が発生しないベースの形成を可能
にすることにある。
【０００８】本発明の第２の目的は、炭素のような特定
の導電型決定不純物原子を添加すると格子定数が導電型
決定不純物原子濃度に対し線形に変化する半導体材料を
母材とする半導体層（以下単に、半導体層と称す）と、
この半導体層上に形成された同一母材で特定の導電型決
定不純物原子が添加された半導体層（以下、不純物ドー
プ層と称す）を有する半導体積層結晶において、この不
純物ドープ層とそれの下地層との界面に半導体層と不純
物ドープ層の歪に起因する転位が発生しない不純物ドー
プ層の形成を可能にすることにある。
の導電型決定不純物原子を添加すると格子定数が導電型
決定不純物原子濃度に対し線形に変化する半導体材料を
母材とする半導体層（以下単に、半導体層と称す）と、
この半導体層上に形成された同一母材で特定の導電型決
定不純物原子が添加された半導体層（以下、不純物ドー
プ層と称す）を有する半導体積層結晶において、この不
純物ドープ層とそれの下地層との界面に半導体層と不純
物ドープ層の歪に起因する転位が発生しない不純物ドー
プ層の形成を可能にすることにある。
【０００９】本発明の第３の目的は、炭素のような特定
の導電型決定不純物原子を添加すると格子定数が導電型
決定不純物原子濃度に対し線形に変化する半導体材料を
母材とし、かつ特定の導電型決定不純物原子が添加され
た半導体層（以下、不純物ドープ層と称す）と、この不
純物ドープ層上に形成された同一母材の半導体層（以下
単に、半導体層と称す）を有する半導体積層結晶におい
て、半導体層とそれの下地層との界面に不純物ドープ層
と半導体層との歪に起因する転位が発生しない半導体層
の形成を可能にすることにある。
の導電型決定不純物原子を添加すると格子定数が導電型
決定不純物原子濃度に対し線形に変化する半導体材料を
母材とし、かつ特定の導電型決定不純物原子が添加され
た半導体層（以下、不純物ドープ層と称す）と、この不
純物ドープ層上に形成された同一母材の半導体層（以下
単に、半導体層と称す）を有する半導体積層結晶におい
て、半導体層とそれの下地層との界面に不純物ドープ層
と半導体層との歪に起因する転位が発生しない半導体層
の形成を可能にすることにある。
【００１０】
【課題を解決するための手段】上記第１の目的は、半導
体層を第１の半導体層とし、不純物ドープ層を第３の半
導体層としたとき、この２つの半導体層の間にエピタキ
シャル成長膜である第２の半導体層を次のような構成の
もとに介在させることにより達成できる。すなわち、第
１の半導体層、第２の半導体層および第３の半導体層の
格子定数の大小関係を、各々の格子定数をｄ1、ｄ2およ
びｄ3としたとき、 ｄ1＞ｄ2≧ｄ3 ………（１） の関係にあり、かつ第１の半導体層と第２の半導体層の
界面に転位が存在する構成となすことにより達成でき
る。
体層を第１の半導体層とし、不純物ドープ層を第３の半
導体層としたとき、この２つの半導体層の間にエピタキ
シャル成長膜である第２の半導体層を次のような構成の
もとに介在させることにより達成できる。すなわち、第
１の半導体層、第２の半導体層および第３の半導体層の
格子定数の大小関係を、各々の格子定数をｄ1、ｄ2およ
びｄ3としたとき、 ｄ1＞ｄ2≧ｄ3 ………（１） の関係にあり、かつ第１の半導体層と第２の半導体層の
界面に転位が存在する構成となすことにより達成でき
る。
【００１１】上記第２の目的は、半導体層を第１の半導
体層とし、不純物ドープ層を第３の半導体層としたと
き、この２つの半導体層の間にエピタキシャル成長膜で
ある第２の半導体層を次のような構成のもとに介在させ
ることにより達成できる。すなわち、第１の半導体層、
第２の半導体層および第３の半導体層の格子定数の大小
関係を、各々の格子定数をｄ1、ｄ2およびｄ3としたと
き、 ｄ1＞ｄ2≧ｄ3またはｄ1＜ｄ2≦ｄ3 ………（２） の関係にあり、かつ第１の半導体層と第２の半導体層の
界面に転位が存在する構成となすことにより達成でき
る。
体層とし、不純物ドープ層を第３の半導体層としたと
き、この２つの半導体層の間にエピタキシャル成長膜で
ある第２の半導体層を次のような構成のもとに介在させ
ることにより達成できる。すなわち、第１の半導体層、
第２の半導体層および第３の半導体層の格子定数の大小
関係を、各々の格子定数をｄ1、ｄ2およびｄ3としたと
き、 ｄ1＞ｄ2≧ｄ3またはｄ1＜ｄ2≦ｄ3 ………（２） の関係にあり、かつ第１の半導体層と第２の半導体層の
界面に転位が存在する構成となすことにより達成でき
る。
【００１２】上記第３の目的は、不純物ドープ層を第１
の半導体層とし、半導体層を第３の半導体層としたと
き、この２つの半導体層の間にエピタキシャル成長膜で
ある第２の半導体層を次のような構成のもとに介在させ
ることにより達成できる。すなわち、第１の半導体層、
第２の半導体層および第３の半導体層の格子定数の大小
関係を、各々の格子定数をｄ1、ｄ2およびｄ3としたと
き、 ｄ1＞ｄ2≧ｄ3またはｄ1＜ｄ2≦ｄ3 ………（２） の関係にあり、かつ第１の半導体層と第２の半導体層の
界面に転位が存在する構成となすことにより達成でき
る。
の半導体層とし、半導体層を第３の半導体層としたと
き、この２つの半導体層の間にエピタキシャル成長膜で
ある第２の半導体層を次のような構成のもとに介在させ
ることにより達成できる。すなわち、第１の半導体層、
第２の半導体層および第３の半導体層の格子定数の大小
関係を、各々の格子定数をｄ1、ｄ2およびｄ3としたと
き、 ｄ1＞ｄ2≧ｄ3またはｄ1＜ｄ2≦ｄ3 ………（２） の関係にあり、かつ第１の半導体層と第２の半導体層の
界面に転位が存在する構成となすことにより達成でき
る。
【００１３】
【作用】上記第１の目的の達成手段は、第１の半導体層
と第２の半導体層の界面に転位が存在する構成となした
ので、第２の半導体層中の第１の半導体層による歪みは
緩和され、その結果、第２の半導体層と第３の半導体層
の界面における、第１の半導体層と第３の半導体層との
格子定数差による歪みに起因する転位（以下、問題とな
る転位と称す）を抑制できる。しかも、第２の半導体層
と第３の半導体層とは格子定数の差は、第１の半導体層
と第３の半導体層とは格子定数の差に比べて小さいの
で、第３の半導体層に加わる歪は大幅に緩和される。し
たがって、問題となる転位の影響のない状態での、第３
の半導体層への１×１０21ｃｍ-3の不純物ドーピングが
可能となる。
と第２の半導体層の界面に転位が存在する構成となした
ので、第２の半導体層中の第１の半導体層による歪みは
緩和され、その結果、第２の半導体層と第３の半導体層
の界面における、第１の半導体層と第３の半導体層との
格子定数差による歪みに起因する転位（以下、問題とな
る転位と称す）を抑制できる。しかも、第２の半導体層
と第３の半導体層とは格子定数の差は、第１の半導体層
と第３の半導体層とは格子定数の差に比べて小さいの
で、第３の半導体層に加わる歪は大幅に緩和される。し
たがって、問題となる転位の影響のない状態での、第３
の半導体層への１×１０21ｃｍ-3の不純物ドーピングが
可能となる。
【００１４】上記第２の目的の達成手段は、第１の半導
体層と第２の半導体層の界面に転位が存在する構成とな
したので、第２の半導体層中の第１の半導体層による歪
みは緩和され、その結果、第２の半導体層と第３の半導
体層の界面における、第１の半導体層と第３の半導体層
との格子定数差による歪みに起因して本来発生する転位
（以下、問題となる転位と称す）を抑制できる。しか
も、第２の半導体層と第３の半導体層とは格子定数の差
は、第１の半導体層と第３の半導体層とは格子定数の差
に比べて小さいので、第３の半導体層に加わる歪は大幅
に緩和される。
体層と第２の半導体層の界面に転位が存在する構成とな
したので、第２の半導体層中の第１の半導体層による歪
みは緩和され、その結果、第２の半導体層と第３の半導
体層の界面における、第１の半導体層と第３の半導体層
との格子定数差による歪みに起因して本来発生する転位
（以下、問題となる転位と称す）を抑制できる。しか
も、第２の半導体層と第３の半導体層とは格子定数の差
は、第１の半導体層と第３の半導体層とは格子定数の差
に比べて小さいので、第３の半導体層に加わる歪は大幅
に緩和される。
【００１５】上記第３の目的の達成手段は、第１の半導
体層と第２の半導体層の界面に転位が存在する構成とな
したので、第２の半導体層中の第１の半導体層による歪
みは緩和され、その結果、第２の半導体層と第３の半導
体層の界面における、第１の半導体層と第３の半導体層
との格子定数差による歪みに起因して本来発生する転位
（以下、問題となる転位と称す）を抑制できる。しか
も、第２の半導体層と第３の半導体層とは格子定数の差
は、第１の半導体層と第３の半導体層とは格子定数の差
に比べて小さいので、第３の半導体層に加わる歪は大幅
に緩和される。
体層と第２の半導体層の界面に転位が存在する構成とな
したので、第２の半導体層中の第１の半導体層による歪
みは緩和され、その結果、第２の半導体層と第３の半導
体層の界面における、第１の半導体層と第３の半導体層
との格子定数差による歪みに起因して本来発生する転位
（以下、問題となる転位と称す）を抑制できる。しか
も、第２の半導体層と第３の半導体層とは格子定数の差
は、第１の半導体層と第３の半導体層とは格子定数の差
に比べて小さいので、第３の半導体層に加わる歪は大幅
に緩和される。
【００１６】また、問題となる転位の影響のない状態
は、問題となる転位を移動させることができたと言い替
えることができる。このことは、ヘテロ接合バイポーラ
トランジスタ等の半導体素子において特に有効である。
すなわち、問題となる転位を素子性能の劣化の少ない場
所に移動させることが可能となるからである。
は、問題となる転位を移動させることができたと言い替
えることができる。このことは、ヘテロ接合バイポーラ
トランジスタ等の半導体素子において特に有効である。
すなわち、問題となる転位を素子性能の劣化の少ない場
所に移動させることが可能となるからである。
【００１７】ここで、第２の半導体層と第３の半導体層
の格子整合は必ずしも必要ではなく、格子不整合を緩和
するような値ならば本発明の効果がある。すなわち、式
（１）または式（２）に示したように、第１の半導体層
の格子定数が第３の半導体層の格子定数より大きい場合
には、第２の半導体層の格子定数が第３の半導体層の格
子定数より大きくても良い。また、第１の半導体層の格
子定数が第３の半導体層の格子定数より小さい場合に
は、第２の半導体層の格子定数が第３の半導体層の格子
定数より小さくても良い。また、式（１）または式
（２）中の格子整合を表すｄ2＝ｄ3なる条件式の等号
は、一般に格子整合しているとして許容されている誤差
を含んだ状態を意味している。すなわち、等号は、 −０．００１≦（ｄ2−ｄ3）／ｄ3≦０．００１ を含んでいる。
の格子整合は必ずしも必要ではなく、格子不整合を緩和
するような値ならば本発明の効果がある。すなわち、式
（１）または式（２）に示したように、第１の半導体層
の格子定数が第３の半導体層の格子定数より大きい場合
には、第２の半導体層の格子定数が第３の半導体層の格
子定数より大きくても良い。また、第１の半導体層の格
子定数が第３の半導体層の格子定数より小さい場合に
は、第２の半導体層の格子定数が第３の半導体層の格子
定数より小さくても良い。また、式（１）または式
（２）中の格子整合を表すｄ2＝ｄ3なる条件式の等号
は、一般に格子整合しているとして許容されている誤差
を含んだ状態を意味している。すなわち、等号は、 −０．００１≦（ｄ2−ｄ3）／ｄ3≦０．００１ を含んでいる。
【００１８】また、高濃度の不純物を添加した結果格子
定数が減少する材料に限らず増大する材料においても式
（１）または式（２）の関係が同様に成立つ。
定数が減少する材料に限らず増大する材料においても式
（１）または式（２）の関係が同様に成立つ。
【００１９】
【実施例】実施例１ 本発明の実施例１の半導体積層結晶を図４により説明す
る。符号５１はアンドープＧａＡｓ基板層、５２はＧａ
ＡｓＰバッファ層、５３は炭素ドープＧａＡｓ層である
（各々、本発明の第１、第２および第３の半導体層に相
当）。
る。符号５１はアンドープＧａＡｓ基板層、５２はＧａ
ＡｓＰバッファ層、５３は炭素ドープＧａＡｓ層である
（各々、本発明の第１、第２および第３の半導体層に相
当）。
【００２０】図２に示したベガード則によれば、例え
ば、炭素ドープＧａＡｓ層５３の炭素ドーピング濃度が
１．０ｘ１０21ｃｍ-3の場合、アンドープＧａＡｓ基板
層５１に対する格子不整合は０．８％にもなる。
ば、炭素ドープＧａＡｓ層５３の炭素ドーピング濃度が
１．０ｘ１０21ｃｍ-3の場合、アンドープＧａＡｓ基板
層５１に対する格子不整合は０．８％にもなる。
【００２１】ところで、ＧａＡｓＰ層５２の格子定数
は、Ｖ族の砒素と燐の割合によって、ＧａＡｓの格子定
数０．５６５３ｎｍから、ＧａＰの０．５４４９５ｎｍ
まで任意に変えることができる。いま、ＧａＡｓＰバッ
ファ層５２の組成、即ち結晶中の砒素原子数と燐原子数
の比率を （砒素原子数）：（燐原子数）＝（１−ｘ）：ｘ と定義する。
は、Ｖ族の砒素と燐の割合によって、ＧａＡｓの格子定
数０．５６５３ｎｍから、ＧａＰの０．５４４９５ｎｍ
まで任意に変えることができる。いま、ＧａＡｓＰバッ
ファ層５２の組成、即ち結晶中の砒素原子数と燐原子数
の比率を （砒素原子数）：（燐原子数）＝（１−ｘ）：ｘ と定義する。
【００２２】本実施例では、この燐組成ｘがｘ＝０．２
３（ＧａＡｓ（１−ｘ）Ｐｘ）となるように結晶成長条
件を選んだ。これにより図２に従えば、炭素ドープＧａ
Ａｓ層５３とＧａＡｓＰバッファ層５２は格子整合す
る。また基板結晶５１との歪みはＧａＡｓＰバッファ層
５２と基板結晶５１との界面に発生する転位５４により
解消され、炭素ドープＧａＡｓ層５３に加わる歪を緩和
するため薄膜で高濃度の炭素ドーピングに有効である。
３（ＧａＡｓ（１−ｘ）Ｐｘ）となるように結晶成長条
件を選んだ。これにより図２に従えば、炭素ドープＧａ
Ａｓ層５３とＧａＡｓＰバッファ層５２は格子整合す
る。また基板結晶５１との歪みはＧａＡｓＰバッファ層
５２と基板結晶５１との界面に発生する転位５４により
解消され、炭素ドープＧａＡｓ層５３に加わる歪を緩和
するため薄膜で高濃度の炭素ドーピングに有効である。
【００２３】上記構造の作製に用いた材料及び装置の構
成は以下の通りである。成長には到達真空度１×１０-8
Ｐａのステンレス製成長室を持つＭＯＭＢＥ(Metal Org
anics MolecularBeam Epitaxy)装置を用いた。原料ボン
ベから成長室に至る経路にもステンレス製の配管材を用
い、１×１０-8Ｐａの到達真空度が得られる構造とし
た。ＧａＡｓＰ成長のＧａの原料にはトリエチルガリウ
ムを、ＡｓとＰの原料には、流量比１対１０でアルシン
（ＡｓＨ3）、ホスフィン（ＰＨ3）をそれぞれ用いた。
またｐ＋型炭素ドープＧａＡｓ層５３の成長にはトリメ
チルガリウムとアルシンを用いた。トリエチルガリウム
及びトリメチルガリウムは成長室に送気するために充分
な圧力を得る目的で、原料ボンベを６０℃に、原料ボン
ベから成長室に至る経路をむらなく７０℃に加熱した。
アルシン及びホスフィンは結晶成長室に導入する直前に
１０００℃以上の高温で熱分解し、Ａｓ2，Ｐ2の分子に
した後基板結晶に噴射した。基板温度は裏面近傍に設置
したＴａ線ヒータからの熱輻射により加熱した。
成は以下の通りである。成長には到達真空度１×１０-8
Ｐａのステンレス製成長室を持つＭＯＭＢＥ(Metal Org
anics MolecularBeam Epitaxy)装置を用いた。原料ボン
ベから成長室に至る経路にもステンレス製の配管材を用
い、１×１０-8Ｐａの到達真空度が得られる構造とし
た。ＧａＡｓＰ成長のＧａの原料にはトリエチルガリウ
ムを、ＡｓとＰの原料には、流量比１対１０でアルシン
（ＡｓＨ3）、ホスフィン（ＰＨ3）をそれぞれ用いた。
またｐ＋型炭素ドープＧａＡｓ層５３の成長にはトリメ
チルガリウムとアルシンを用いた。トリエチルガリウム
及びトリメチルガリウムは成長室に送気するために充分
な圧力を得る目的で、原料ボンベを６０℃に、原料ボン
ベから成長室に至る経路をむらなく７０℃に加熱した。
アルシン及びホスフィンは結晶成長室に導入する直前に
１０００℃以上の高温で熱分解し、Ａｓ2，Ｐ2の分子に
した後基板結晶に噴射した。基板温度は裏面近傍に設置
したＴａ線ヒータからの熱輻射により加熱した。
【００２４】成長の手順は以下の通りである。まず、
（１００）鏡面仕上げで４５０μｍ厚のアンドープＧａ
Ａｓ基板５１をメチルアルコール及びアセトンを用いて
充分に脱脂し、次に硫酸，過酸化水素水，水を４対１対
１の比率で混合した２０℃の溶液にて約１μｍエッチン
グする。この処理は基板結晶表面に付着した不純物の除
去と、基板結晶表面を鏡面仕上するために発生した歪み
や欠陥を除去する目的で行なうもので、同等の効果が得
られる場合には他の薬品を用いた方法で代用できる。こ
のように前処理を行なった基板結晶を充分に乾燥した後
結晶成長室に導入し、真空度が１×１０-6Ｐａ程度に回
復するまで加熱せずに結晶成長位置に保持する。その後
基板結晶を２０℃／ｍｉｎ以下の昇温速度で加熱し、６
５０℃で１０分間保持する。この時基板結晶表面からの
Ａｓの昇華を抑制するために、基板温度が５００℃以上
となった時点から５ｃｃ／ｍｉｎのアルシンを結晶成長
面である鏡面に照射する。以上述べた熱処理は基板結晶
表面に成長した酸化物を熱昇華させ清浄なＧａＡｓ面を
露出させるためのものであり、同等の効果が得られる場
合には上記手法とは異なる方法を用いても良い。その後
基板結晶の温度を成長温度である５５０〜６００℃迄下
げ、安定するまでしばらく保持する。
（１００）鏡面仕上げで４５０μｍ厚のアンドープＧａ
Ａｓ基板５１をメチルアルコール及びアセトンを用いて
充分に脱脂し、次に硫酸，過酸化水素水，水を４対１対
１の比率で混合した２０℃の溶液にて約１μｍエッチン
グする。この処理は基板結晶表面に付着した不純物の除
去と、基板結晶表面を鏡面仕上するために発生した歪み
や欠陥を除去する目的で行なうもので、同等の効果が得
られる場合には他の薬品を用いた方法で代用できる。こ
のように前処理を行なった基板結晶を充分に乾燥した後
結晶成長室に導入し、真空度が１×１０-6Ｐａ程度に回
復するまで加熱せずに結晶成長位置に保持する。その後
基板結晶を２０℃／ｍｉｎ以下の昇温速度で加熱し、６
５０℃で１０分間保持する。この時基板結晶表面からの
Ａｓの昇華を抑制するために、基板温度が５００℃以上
となった時点から５ｃｃ／ｍｉｎのアルシンを結晶成長
面である鏡面に照射する。以上述べた熱処理は基板結晶
表面に成長した酸化物を熱昇華させ清浄なＧａＡｓ面を
露出させるためのものであり、同等の効果が得られる場
合には上記手法とは異なる方法を用いても良い。その後
基板結晶の温度を成長温度である５５０〜６００℃迄下
げ、安定するまでしばらく保持する。
【００２５】次いで、ＧａＡｓＰバッファ層５２を９ｎ
ｍ成長するために、ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．
２３、格子定数０．５６０４ｎｍ）を２ｃｃ／ｍｉｎの
アルシン，２０ｃｃ／ｍｉｎのホスフィン及び１ｃｃ／
ｍｉｎのトリエチルガリウムを、予め測定した成長率に
基づき所定の時間基板結晶の成長面である鏡面に噴射す
る。本実施例で用いた装置の場合、ＧａＡｓＰバッファ
層５２を９ｎｍの厚さエピタキシャル成長するために要
した時間は２０秒であった。
ｍ成長するために、ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．
２３、格子定数０．５６０４ｎｍ）を２ｃｃ／ｍｉｎの
アルシン，２０ｃｃ／ｍｉｎのホスフィン及び１ｃｃ／
ｍｉｎのトリエチルガリウムを、予め測定した成長率に
基づき所定の時間基板結晶の成長面である鏡面に噴射す
る。本実施例で用いた装置の場合、ＧａＡｓＰバッファ
層５２を９ｎｍの厚さエピタキシャル成長するために要
した時間は２０秒であった。
【００２６】ＧａＡｓＰバッファ層５２の成長完了後ト
リエチルガリウム及びホスフィンの供給を止め、基板結
晶の温度を高濃度炭素ドープｐ＋型ＧａＡｓ層５３の成
長温度である４５０−５００℃に下げた。温度が安定す
るまで基板結晶は成長室内で待機する。この待機状態の
間、ＧａＡｓＰバッファ層５２表面からのＡｓ及びＰの
昇華を防ぐため、成長表面にはアルシンを５ｃｃ／ｍｉ
ｎの流量で噴射し続けた。この時ほぼ同量のホスフィン
を同じに噴射しても良い。温度が安定した後アルシンの
供給を止め、４秒後に４ｃｃ／ｍｉｎのトリメチルガリ
ウムを６秒間噴射し、４秒経過した後２ｃｃ／ｍｉｎの
アルシンを２秒間噴射する。このように４秒の間を置い
てトリメチルガリウムとアルシンを交互に噴射する手順
を多数回繰返し行なうことで、トリメチルガリウムから
の炭素の分解を抑制することができるため、格子定数が
ＧａＡｓＰ層５２の０．５６０４ｎｍとほぼ等しく高濃
度の炭素ドープｐ＋型ＧａＡｓ層５３を成長することが
可能である。本実施例の作製に用いた装置の場合、トリ
メチルガリウムの供給（４ｃｃ／ｍｉｎ，６秒），ガス
供給停止（４秒），アルシンの供給（２ｃｃ／ｍｉｎ，
２秒），ガス供給停止（４秒）からなる１サイクルで約
０．２８３ｎｍの炭素ドープＧａＡｓが成長する。所定
の厚みｄ（ｎｍ）を得るためには（ｄ／０．２８３）サ
イクルの原料供給操作を行なえば良い。本実施例では２
０サイクルの原料供給を行なった結果、厚み５．７ｎ
ｍ，キャリア濃度３．０ｘ１０21ｃｍ-3の炭素ドープｐ
＋型ＧａＡｓ層５３が形成できた。
リエチルガリウム及びホスフィンの供給を止め、基板結
晶の温度を高濃度炭素ドープｐ＋型ＧａＡｓ層５３の成
長温度である４５０−５００℃に下げた。温度が安定す
るまで基板結晶は成長室内で待機する。この待機状態の
間、ＧａＡｓＰバッファ層５２表面からのＡｓ及びＰの
昇華を防ぐため、成長表面にはアルシンを５ｃｃ／ｍｉ
ｎの流量で噴射し続けた。この時ほぼ同量のホスフィン
を同じに噴射しても良い。温度が安定した後アルシンの
供給を止め、４秒後に４ｃｃ／ｍｉｎのトリメチルガリ
ウムを６秒間噴射し、４秒経過した後２ｃｃ／ｍｉｎの
アルシンを２秒間噴射する。このように４秒の間を置い
てトリメチルガリウムとアルシンを交互に噴射する手順
を多数回繰返し行なうことで、トリメチルガリウムから
の炭素の分解を抑制することができるため、格子定数が
ＧａＡｓＰ層５２の０．５６０４ｎｍとほぼ等しく高濃
度の炭素ドープｐ＋型ＧａＡｓ層５３を成長することが
可能である。本実施例の作製に用いた装置の場合、トリ
メチルガリウムの供給（４ｃｃ／ｍｉｎ，６秒），ガス
供給停止（４秒），アルシンの供給（２ｃｃ／ｍｉｎ，
２秒），ガス供給停止（４秒）からなる１サイクルで約
０．２８３ｎｍの炭素ドープＧａＡｓが成長する。所定
の厚みｄ（ｎｍ）を得るためには（ｄ／０．２８３）サ
イクルの原料供給操作を行なえば良い。本実施例では２
０サイクルの原料供給を行なった結果、厚み５．７ｎ
ｍ，キャリア濃度３．０ｘ１０21ｃｍ-3の炭素ドープｐ
＋型ＧａＡｓ層５３が形成できた。
【００２７】次に、本発明の特徴であるＧａＡｓＰバッ
ファ層５２を用いた効果を確かめるために、比較例とし
て、バッファ層の材料に高純度のＧａＡｓを用いて半導
体積層結晶を次のようにして作製した。高純度ＧａＡｓ
バッファ層成長直前迄のプロセスは本実施例と全く同一
とした。次に、基板結晶の温度を成長温度である５５０
〜６００℃迄下げ安定した後、高純度ＧａＡｓバッファ
ー層を成長するために５ｃｃ／ｍｉｎのアルシン０．５
ｃｃ／ｍｉｎのトリエチルガリウムを、予め測定した成
長率に基づき所定の時間基板結晶の成長面である鏡面に
噴射した。本実施例で用いた装置の場合、ＧａＡｓ層を
９ｎｍ成長するために要した時間は１８秒であった。高
純度ＧａＡｓバッファー層成長完了後トリエチルガリウ
ムの供給を止め、基板結晶の温度をｐ＋型高濃度炭素ド
ープＧａＡｓ層の成長温度である４５０−５００℃に下
げた。温度が安定するまで基板結晶は成長室内で待機す
る。この待機状態の間、成長したＧａＡｓ層表面からの
Ａｓの昇華を防ぐため、成長表面にはアルシンを５ｃｃ
／ｍｉｎの流量で噴射し続けた。温度が安定した後は、
本実施例と全く同一の工程で高濃度炭素ドープｐ+型Ｇ
ａＡｓ層を成長した。
ファ層５２を用いた効果を確かめるために、比較例とし
て、バッファ層の材料に高純度のＧａＡｓを用いて半導
体積層結晶を次のようにして作製した。高純度ＧａＡｓ
バッファ層成長直前迄のプロセスは本実施例と全く同一
とした。次に、基板結晶の温度を成長温度である５５０
〜６００℃迄下げ安定した後、高純度ＧａＡｓバッファ
ー層を成長するために５ｃｃ／ｍｉｎのアルシン０．５
ｃｃ／ｍｉｎのトリエチルガリウムを、予め測定した成
長率に基づき所定の時間基板結晶の成長面である鏡面に
噴射した。本実施例で用いた装置の場合、ＧａＡｓ層を
９ｎｍ成長するために要した時間は１８秒であった。高
純度ＧａＡｓバッファー層成長完了後トリエチルガリウ
ムの供給を止め、基板結晶の温度をｐ＋型高濃度炭素ド
ープＧａＡｓ層の成長温度である４５０−５００℃に下
げた。温度が安定するまで基板結晶は成長室内で待機す
る。この待機状態の間、成長したＧａＡｓ層表面からの
Ａｓの昇華を防ぐため、成長表面にはアルシンを５ｃｃ
／ｍｉｎの流量で噴射し続けた。温度が安定した後は、
本実施例と全く同一の工程で高濃度炭素ドープｐ+型Ｇ
ａＡｓ層を成長した。
【００２８】以上の工程で作製した比較例の炭素ドープ
ｐ+型ＧａＡｓ層の厚み及びキャリア濃度を測定した結
果、厚みは５．７ｎｍでキャリア濃度は７．８ｘ１０20
ｃｍ-3であった。同じ厚みで本実施例の場合のキャリア
濃度は３．０ｘ１０21ｃｍ-3であり、本実施例はキャリ
ア濃度を約４倍迄高める効果があった。これはＧａＡｓ
Ｐバッファ層５２が格子不整合を緩和するためである。
ｐ+型ＧａＡｓ層の厚み及びキャリア濃度を測定した結
果、厚みは５．７ｎｍでキャリア濃度は７．８ｘ１０20
ｃｍ-3であった。同じ厚みで本実施例の場合のキャリア
濃度は３．０ｘ１０21ｃｍ-3であり、本実施例はキャリ
ア濃度を約４倍迄高める効果があった。これはＧａＡｓ
Ｐバッファ層５２が格子不整合を緩和するためである。
【００２９】また、本実施例における炭素ドープｐ＋型
ＧａＡｓ層５３の作製条件を変えることにより、１．０
ｘ１０20ｃｍ-3以上の任意のキャリア濃度の膜が成長可
能であった。
ＧａＡｓ層５３の作製条件を変えることにより、１．０
ｘ１０20ｃｍ-3以上の任意のキャリア濃度の膜が成長可
能であった。
【００３０】本実施例では、ＭＯＭＢＥ法で結晶成長を
行なったが、ＭＯＣＶＤ法などの他の結晶成長方法を用
いても高濃度の炭素ドーピングが可能である。
行なったが、ＭＯＣＶＤ法などの他の結晶成長方法を用
いても高濃度の炭素ドーピングが可能である。
【００３１】実施例２ 本発明の実施例２のヘテロ接合バイポーラトランジスタ
を図５により説明する。図５において、符号６１は半絶
縁性ＧａＡｓ基板、６２はｎ＋型ＧａＡｓ層（サブコレ
クタ層）、６３はｎ−型ＧａＡｓ層（コレクタ層）、６
４はＧａＡｓＰバッファ層、６５はｐ＋型ＧａＡｓ層
（ベース層）、６６はｎ型ＡｌＧａＡｓ層（エミッタ
層）、６７はｎ＋型ＧａＡｓ層、６８はエミッタ電極、
６９はベース電極、６０はコレクタ電極である。
を図５により説明する。図５において、符号６１は半絶
縁性ＧａＡｓ基板、６２はｎ＋型ＧａＡｓ層（サブコレ
クタ層）、６３はｎ−型ＧａＡｓ層（コレクタ層）、６
４はＧａＡｓＰバッファ層、６５はｐ＋型ＧａＡｓ層
（ベース層）、６６はｎ型ＡｌＧａＡｓ層（エミッタ
層）、６７はｎ＋型ＧａＡｓ層、６８はエミッタ電極、
６９はベース電極、６０はコレクタ電極である。
【００３２】まず、面方位（１００）の半絶縁性ＧａＡ
ｓ基板６１上に、ＭＯＭＢＥ法によりｎ型ドーパントの
Ｓｉを５ｘ１０18ｃｍ-3含有するｎ＋型ＧａＡｓ層６２
を５００ｎｍエピタキシャル成長し、次いで本発明の第
１の半導体層であるＳｉを５ｘ１０16ｃｍ-3含有するｎ
−型ＧａＡｓコレクタ層６３を４００ｎｍ形成する。
ｓ基板６１上に、ＭＯＭＢＥ法によりｎ型ドーパントの
Ｓｉを５ｘ１０18ｃｍ-3含有するｎ＋型ＧａＡｓ層６２
を５００ｎｍエピタキシャル成長し、次いで本発明の第
１の半導体層であるＳｉを５ｘ１０16ｃｍ-3含有するｎ
−型ＧａＡｓコレクタ層６３を４００ｎｍ形成する。
【００３３】次に本発明の第２の半導体層であるＧａＡ
ｓＰバッファー層と、第３の半導体層の炭素ドープＧａ
Ａｓ膜をエピタキシャル成長させる。Ｓｉを５ｘ１０16
ｃｍ-3含有するＧａＡｓＰバッファ層６４をＧａＡｓ
（１−ｘ）Ｐｘ（ｘ＝０．２３）の組成で９ｎｍ成長
し、ｐ＋型ＧａＡｓベース層６５はＧａＡｓＰバッファ
ー層６４と同じ格子定数となる炭素濃度、１．０ｘ１０
21ｃｍ-3として２０ｎｍ形成した。
ｓＰバッファー層と、第３の半導体層の炭素ドープＧａ
Ａｓ膜をエピタキシャル成長させる。Ｓｉを５ｘ１０16
ｃｍ-3含有するＧａＡｓＰバッファ層６４をＧａＡｓ
（１−ｘ）Ｐｘ（ｘ＝０．２３）の組成で９ｎｍ成長
し、ｐ＋型ＧａＡｓベース層６５はＧａＡｓＰバッファ
ー層６４と同じ格子定数となる炭素濃度、１．０ｘ１０
21ｃｍ-3として２０ｎｍ形成した。
【００３４】次にＳｉを１．０ｘ１０18ｃｍ-3含有した
Ａｌ組成ｙ＝０．３のｎ型ＡｌｙＧａ（１−ｙ）Ａｓ
（ｙ＝０．３）層をエミッタ層６６として膜厚１５０ｎ
ｍ成長し、さらにオーミックコンタクトを取り出し用に
Ｓｉを５．０ｘ１０18ｃｍ-3含有したｎ＋型ＧａＡｓ層
６７を膜厚２００ｎｍ形成した。
Ａｌ組成ｙ＝０．３のｎ型ＡｌｙＧａ（１−ｙ）Ａｓ
（ｙ＝０．３）層をエミッタ層６６として膜厚１５０ｎ
ｍ成長し、さらにオーミックコンタクトを取り出し用に
Ｓｉを５．０ｘ１０18ｃｍ-3含有したｎ＋型ＧａＡｓ層
６７を膜厚２００ｎｍ形成した。
【００３５】上記構造の作製に用いた材料及び装置の構
成は以下の通りである。成長には到達真空度１×１０-8
Ｐａのステンレス製成長室を持つＭＯＭＢＥ（Metal Or
ganics MolecularBeam Epitaxy）装置を用いた。原料ボ
ンベから成長室に至る経路にもステンレス製の配管材を
用い、１×１０-8Ｐａの到達真空度が得られる構造とし
た。前記ＧａＡｓＰ成長のＧａの原料にはトリエチルガ
リウムを、ＡｓとＰの原料には、流量比１対１０でアル
シン（ＡｓＨ3）、ホスフィン（ＰＨ3）をそれぞれ用い
た。またｐ＋型炭素ドープＧａＡｓ層６５の成長にはト
リメチルガリウムとアルシンを用いた。ＡｌＧａＡｓ層
のＡｌの原料にはトリエチルアルミニウムを用いた。ま
たＡｌＧａＡｓ，ＧａＡｓ，ＧａＡｓＰ層のｎ型のドー
パントとしてはジシラン（水素で濃度１％に希釈）を用
いた。トリエチルアルミニウム，トリエチルガリウム及
びトリメチルガリウムは成長室に送気するために充分な
圧力を得る目的で、原料ボンベを６０℃に、原料ボンベ
から成長室に至る経路をむらなく７０℃に加熱した。ア
ルシン及びホスフィンは結晶成長室に導入する直前に１
０００℃以上の高温で熱分解し、Ａｓ2，Ｐ2の分子にし
た後基板結晶に噴射した。基板温度は裏面近傍に設置し
たＴａ線ヒータからの熱輻射により加熱した。
成は以下の通りである。成長には到達真空度１×１０-8
Ｐａのステンレス製成長室を持つＭＯＭＢＥ（Metal Or
ganics MolecularBeam Epitaxy）装置を用いた。原料ボ
ンベから成長室に至る経路にもステンレス製の配管材を
用い、１×１０-8Ｐａの到達真空度が得られる構造とし
た。前記ＧａＡｓＰ成長のＧａの原料にはトリエチルガ
リウムを、ＡｓとＰの原料には、流量比１対１０でアル
シン（ＡｓＨ3）、ホスフィン（ＰＨ3）をそれぞれ用い
た。またｐ＋型炭素ドープＧａＡｓ層６５の成長にはト
リメチルガリウムとアルシンを用いた。ＡｌＧａＡｓ層
のＡｌの原料にはトリエチルアルミニウムを用いた。ま
たＡｌＧａＡｓ，ＧａＡｓ，ＧａＡｓＰ層のｎ型のドー
パントとしてはジシラン（水素で濃度１％に希釈）を用
いた。トリエチルアルミニウム，トリエチルガリウム及
びトリメチルガリウムは成長室に送気するために充分な
圧力を得る目的で、原料ボンベを６０℃に、原料ボンベ
から成長室に至る経路をむらなく７０℃に加熱した。ア
ルシン及びホスフィンは結晶成長室に導入する直前に１
０００℃以上の高温で熱分解し、Ａｓ2，Ｐ2の分子にし
た後基板結晶に噴射した。基板温度は裏面近傍に設置し
たＴａ線ヒータからの熱輻射により加熱した。
【００３６】ＭＯＭＢＥ法を用いた結晶成長方法は以下
の通りである。まずｎ＋型ＧａＡｓ層６２を成長する前
に基板結晶をメチルアルコール及びアセトンを用いて充
分に脱脂し、次に硫酸，過酸化水素水，水を４対１対１
の比率で混合した２０℃の溶液にて約１μｍエッチング
する。この処理は基板結晶表面に付着した不純物の除去
と、基板結晶表面を鏡面仕上するために発生した歪みや
欠陥を除去する目的で行なうもので、同等の効果が得ら
れる場合には他の薬品を用いた方法で代用できる。この
ように前処理を行なった基板結晶を充分に乾燥した後結
晶成長室に導入し、真空度が１×１０-6Ｐａ程度に回復
するまで加熱せずに結晶成長位置に保持する。その後基
板結晶を２０℃／ｍｉｎ以下の昇温速度で加熱し、６５
０℃で１０分間保持する。この時基板結晶表面からのＡ
ｓの昇華を抑制するために、基板温度が５００℃以上と
なった時点から５ｃｃ／ｍｉｎのアルシンを結晶成長面
である鏡面に照射する。以上述べた熱処理は基板結晶表
面に成長した酸化物を熱昇華させ清浄なＧａＡｓ面を露
出させるためのものであり、同等の効果が得られる場合
には上記手法とは異なる方法を用いても良い。その後基
板結晶の温度を成長温度である６００℃迄下げ、安定す
るまでしばらく保持する。次いで、ｎ＋型ＧａＡｓ層６
２を５００ｎｍエピタキシャル成長するために、５ｃｃ
／ｍｉｎのアルシン，５ｃｃ／ｍｉｎのジシラン及び１
ｃｃ／ｍｉｎのトリエチルガリウムを、予め測定した成
長率に基づき所定の時間基板結晶の成長面である鏡面に
噴射する。本実施例で用いた装置の場合、ｎ＋型ＧａＡ
ｓ層６２を５００ｎｍ成長するために要した時間は１６
分３０秒であった。次にジシランの流量を０．１ｃｃ／
ｍｉｎに絞り１３分２０秒保持し、４００ｎｍのｎ−型
ＧａＡｓコレクタ層６３を形成した。次いでＧａＡｓ
（１−ｘ）Ｐｘ（ｘ＝０．２３）を成長するために２ｃ
ｃ／ｍｉｎのアルシン，２０ｃｃ／ｍｉｎのホスフィ
ン，０．１ｃｃ／ｍｉｎのジシラン及び１ｃｃ／ｍｉｎ
のトリエチルガリウムを、予め測定した成長率に基づき
所定の時間噴射した。本実施例で用いた装置の場合、Ｇ
ａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．２３）層を９ｎｍ成長
するために要した時間は２０秒であった。ＧａＡｓＰ層
成長完了後トリエチルガリウム及びホスフィンの供給を
止め、基板結晶の温度をｐ＋型高濃度炭素ドープＧａＡ
ｓ層６５の成長温度である５００℃に下げた。温度が安
定するまで基板結晶は成長室内で待機する。この待機状
態の間、ＧａＡｓＰ層表面からのＡｓ及びＰの昇華を防
ぐため、成長表面にはアルシンを５ｃｃ／ｍｉｎの流量
で噴射し続けた。この時ほぼ同量のホスフィンを同じに
噴射しても良い。温度が安定した後アルシンの供給を止
め、４秒後に４ｃｃ／ｍｉｎのトリメチルガリウムを６
秒間噴射し、４秒経過した後２ｃｃ／ｍｉｎのアルシン
を２秒間噴射する。このように４秒の間を置いてトリメ
チルガリウムとアルシンを交互に噴射する手順を多数回
繰返し行なうことで、トリメチルガリウムからの炭素の
分解を抑制することができるため高濃度の炭素ドープＧ
ａＡｓを成長することが可能である。本実施例の作製に
用いた装置の場合、トリメチルガリウムの供給（２ｃｃ
／ｍｉｎ，４秒），ガス供給停止（４秒），アルシンの
供給（２ｃｃ／ｍｉｎ，２秒），ガス供給停止（４秒）
からなる１サイクルで約０．２８３ｎｍの炭素ドープＧ
ａＡｓが成長する。所定の厚みｄ（ｎｍ）を得るために
は（ｄ／０．２８３）サイクルの原料供給操作を行なえ
ば良い。本実施例では７１サイクルの原料供給を行なっ
た結果、厚み２０ｎｍ，キャリア濃度１．０ｘ１０21ｃ
ｍ￣3の炭素ドープＧａＡｓベース層が形成できた。次
にＡｌ組成ｙ＝０．３のｎ型ＡｌｙＧａ（１−ｙ）Ａｓ
（ｙ＝０．３）エミッタ層６６を成長するために、基板
結晶温度を６５０℃に上げた。この時温度が安定するま
での間、ＧａＡｓ層表面からのＡｓの昇華を防ぐため、
成長表面にはアルシンを５ｃｃ／ｍｉｎの流量で噴射し
続けた。温度が安定した後、５ｃｃ／ｍｉｎのアルシ
ン，２ｃｃ／ｍｉｎのジシラン，０．０８ｃｃ／ｍｉｎ
のトリエチルガリウム及び０．１２ｃｃ／ｍｉｎのトリ
エチルアルミニウムを、予め測定した成長率に基づき所
定の時間基板結晶の成長面である鏡面に噴射する。本実
施例で用いた装置の場合、ｎ型ＡｌｙＧａ（１−ｙ）Ａ
ｓ（ｙ＝０．３）層をエミッタ層６６を１５０ｎｍ成長
するために要した時間は５分３０秒であった。その後Ｓ
ｉを５．０ｘ１０18ｃｍ-3含有したｎ＋型ＧａＡｓ層６
７を連続的に形成するため、トリエチルアルミニウムの
供給を止めジシランの供給料を５ｃｃ／ｍｉｎに、トリ
エチルガリウムの供給料を１ｃｃ／ｍｉｎに変更し、７
分間供給して膜厚２００ｎｍのｎ＋型ＧａＡｓ層６７を
成長した。
の通りである。まずｎ＋型ＧａＡｓ層６２を成長する前
に基板結晶をメチルアルコール及びアセトンを用いて充
分に脱脂し、次に硫酸，過酸化水素水，水を４対１対１
の比率で混合した２０℃の溶液にて約１μｍエッチング
する。この処理は基板結晶表面に付着した不純物の除去
と、基板結晶表面を鏡面仕上するために発生した歪みや
欠陥を除去する目的で行なうもので、同等の効果が得ら
れる場合には他の薬品を用いた方法で代用できる。この
ように前処理を行なった基板結晶を充分に乾燥した後結
晶成長室に導入し、真空度が１×１０-6Ｐａ程度に回復
するまで加熱せずに結晶成長位置に保持する。その後基
板結晶を２０℃／ｍｉｎ以下の昇温速度で加熱し、６５
０℃で１０分間保持する。この時基板結晶表面からのＡ
ｓの昇華を抑制するために、基板温度が５００℃以上と
なった時点から５ｃｃ／ｍｉｎのアルシンを結晶成長面
である鏡面に照射する。以上述べた熱処理は基板結晶表
面に成長した酸化物を熱昇華させ清浄なＧａＡｓ面を露
出させるためのものであり、同等の効果が得られる場合
には上記手法とは異なる方法を用いても良い。その後基
板結晶の温度を成長温度である６００℃迄下げ、安定す
るまでしばらく保持する。次いで、ｎ＋型ＧａＡｓ層６
２を５００ｎｍエピタキシャル成長するために、５ｃｃ
／ｍｉｎのアルシン，５ｃｃ／ｍｉｎのジシラン及び１
ｃｃ／ｍｉｎのトリエチルガリウムを、予め測定した成
長率に基づき所定の時間基板結晶の成長面である鏡面に
噴射する。本実施例で用いた装置の場合、ｎ＋型ＧａＡ
ｓ層６２を５００ｎｍ成長するために要した時間は１６
分３０秒であった。次にジシランの流量を０．１ｃｃ／
ｍｉｎに絞り１３分２０秒保持し、４００ｎｍのｎ−型
ＧａＡｓコレクタ層６３を形成した。次いでＧａＡｓ
（１−ｘ）Ｐｘ（ｘ＝０．２３）を成長するために２ｃ
ｃ／ｍｉｎのアルシン，２０ｃｃ／ｍｉｎのホスフィ
ン，０．１ｃｃ／ｍｉｎのジシラン及び１ｃｃ／ｍｉｎ
のトリエチルガリウムを、予め測定した成長率に基づき
所定の時間噴射した。本実施例で用いた装置の場合、Ｇ
ａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．２３）層を９ｎｍ成長
するために要した時間は２０秒であった。ＧａＡｓＰ層
成長完了後トリエチルガリウム及びホスフィンの供給を
止め、基板結晶の温度をｐ＋型高濃度炭素ドープＧａＡ
ｓ層６５の成長温度である５００℃に下げた。温度が安
定するまで基板結晶は成長室内で待機する。この待機状
態の間、ＧａＡｓＰ層表面からのＡｓ及びＰの昇華を防
ぐため、成長表面にはアルシンを５ｃｃ／ｍｉｎの流量
で噴射し続けた。この時ほぼ同量のホスフィンを同じに
噴射しても良い。温度が安定した後アルシンの供給を止
め、４秒後に４ｃｃ／ｍｉｎのトリメチルガリウムを６
秒間噴射し、４秒経過した後２ｃｃ／ｍｉｎのアルシン
を２秒間噴射する。このように４秒の間を置いてトリメ
チルガリウムとアルシンを交互に噴射する手順を多数回
繰返し行なうことで、トリメチルガリウムからの炭素の
分解を抑制することができるため高濃度の炭素ドープＧ
ａＡｓを成長することが可能である。本実施例の作製に
用いた装置の場合、トリメチルガリウムの供給（２ｃｃ
／ｍｉｎ，４秒），ガス供給停止（４秒），アルシンの
供給（２ｃｃ／ｍｉｎ，２秒），ガス供給停止（４秒）
からなる１サイクルで約０．２８３ｎｍの炭素ドープＧ
ａＡｓが成長する。所定の厚みｄ（ｎｍ）を得るために
は（ｄ／０．２８３）サイクルの原料供給操作を行なえ
ば良い。本実施例では７１サイクルの原料供給を行なっ
た結果、厚み２０ｎｍ，キャリア濃度１．０ｘ１０21ｃ
ｍ￣3の炭素ドープＧａＡｓベース層が形成できた。次
にＡｌ組成ｙ＝０．３のｎ型ＡｌｙＧａ（１−ｙ）Ａｓ
（ｙ＝０．３）エミッタ層６６を成長するために、基板
結晶温度を６５０℃に上げた。この時温度が安定するま
での間、ＧａＡｓ層表面からのＡｓの昇華を防ぐため、
成長表面にはアルシンを５ｃｃ／ｍｉｎの流量で噴射し
続けた。温度が安定した後、５ｃｃ／ｍｉｎのアルシ
ン，２ｃｃ／ｍｉｎのジシラン，０．０８ｃｃ／ｍｉｎ
のトリエチルガリウム及び０．１２ｃｃ／ｍｉｎのトリ
エチルアルミニウムを、予め測定した成長率に基づき所
定の時間基板結晶の成長面である鏡面に噴射する。本実
施例で用いた装置の場合、ｎ型ＡｌｙＧａ（１−ｙ）Ａ
ｓ（ｙ＝０．３）層をエミッタ層６６を１５０ｎｍ成長
するために要した時間は５分３０秒であった。その後Ｓ
ｉを５．０ｘ１０18ｃｍ-3含有したｎ＋型ＧａＡｓ層６
７を連続的に形成するため、トリエチルアルミニウムの
供給を止めジシランの供給料を５ｃｃ／ｍｉｎに、トリ
エチルガリウムの供給料を１ｃｃ／ｍｉｎに変更し、７
分間供給して膜厚２００ｎｍのｎ＋型ＧａＡｓ層６７を
成長した。
【００３７】次に、通常のホトリソグラフィーおよびエ
ッチング法を用いて、ｎ＋型ＧａＡｓ層６７、ｎ＋型Ｇ
ａＡｓ層６２をパターニングした後、ＡｕＧｅ／Ｎｉ／
Ａｕ層を蒸着し、それぞれエミッタ電極６８とコレクタ
電極６０を形成した。続いて、通常のホトリソグラフィ
ーでｐ＋型ＧａＡｓベース層６５をパターニングした
後、Ａｕ／ＡｕＺｎ／Ａｕ層からなるベース電極６５を
形成し、４００℃、２分間のアロイによりオーミック接
触を得て、ヘテロ接合バイポーラトランジスタを完成し
た。
ッチング法を用いて、ｎ＋型ＧａＡｓ層６７、ｎ＋型Ｇ
ａＡｓ層６２をパターニングした後、ＡｕＧｅ／Ｎｉ／
Ａｕ層を蒸着し、それぞれエミッタ電極６８とコレクタ
電極６０を形成した。続いて、通常のホトリソグラフィ
ーでｐ＋型ＧａＡｓベース層６５をパターニングした
後、Ａｕ／ＡｕＺｎ／Ａｕ層からなるベース電極６５を
形成し、４００℃、２分間のアロイによりオーミック接
触を得て、ヘテロ接合バイポーラトランジスタを完成し
た。
【００３８】本実施例では、本発明の半導体積層を用い
ることにより、高濃度炭素ドープＧａＡｓベース層が得
られるため、従来以上にベース層を薄膜化した構造が可
能となり、ヘテロ接合バイポーラトランジスタのベース
走行時間の短縮が可能と成った。また、基板結晶６１と
高濃度炭素ドープＧａＡｓベース層６５との格子定数の
不一致により発生する転位が、ｎ型ＧａＡｓＰバッファ
層６４の無い従来構造ではｎ−型ＧａＡｓコレクタ層６
３とｐ＋型ＧａＡｓベース層６５の界面、即ちｐ−ｎ接
合面に発生しベース層内での少数キャリア寿命が短くな
っていたため、素子性能が著しく劣化していた。しか
し、本実施例の構造であるｎ型ＧａＡｓＰバッファ層６
４を用いることで、基板結晶６１と高濃度炭素ドープＧ
ａＡｓベース層６５との格子定数の不一致による歪みは
ｎ型ＧａＡｓＰバッファ層６４とｎ−型ＧａＡｓコレク
タ層６３との界面に発生する転位で解消されるため、ｎ
−型ＧａＡｓコレクタ層６３とｐ＋型ＧａＡｓベース層
６５の界面には質の良いｐ−ｎ接合が形成され、素子性
能の劣化を抑制するという効果も認められた。
ることにより、高濃度炭素ドープＧａＡｓベース層が得
られるため、従来以上にベース層を薄膜化した構造が可
能となり、ヘテロ接合バイポーラトランジスタのベース
走行時間の短縮が可能と成った。また、基板結晶６１と
高濃度炭素ドープＧａＡｓベース層６５との格子定数の
不一致により発生する転位が、ｎ型ＧａＡｓＰバッファ
層６４の無い従来構造ではｎ−型ＧａＡｓコレクタ層６
３とｐ＋型ＧａＡｓベース層６５の界面、即ちｐ−ｎ接
合面に発生しベース層内での少数キャリア寿命が短くな
っていたため、素子性能が著しく劣化していた。しか
し、本実施例の構造であるｎ型ＧａＡｓＰバッファ層６
４を用いることで、基板結晶６１と高濃度炭素ドープＧ
ａＡｓベース層６５との格子定数の不一致による歪みは
ｎ型ＧａＡｓＰバッファ層６４とｎ−型ＧａＡｓコレク
タ層６３との界面に発生する転位で解消されるため、ｎ
−型ＧａＡｓコレクタ層６３とｐ＋型ＧａＡｓベース層
６５の界面には質の良いｐ−ｎ接合が形成され、素子性
能の劣化を抑制するという効果も認められた。
【００３９】また、本実施例における炭素ドープｐ＋型
ＧａＡｓベース層６５の作製条件を変えることにより、
１．０ｘ１０20ｃｍ-3以上の任意のキャリア濃度の膜が
成長可能である。また、本実施例ではＭＯＭＢＥ法で結
晶成長を行なったが、ＭＯＣＶＤ法などの他の結晶成長
方法を用いても高濃度の炭素ドーピングが可能である。
ＧａＡｓベース層６５の作製条件を変えることにより、
１．０ｘ１０20ｃｍ-3以上の任意のキャリア濃度の膜が
成長可能である。また、本実施例ではＭＯＭＢＥ法で結
晶成長を行なったが、ＭＯＣＶＤ法などの他の結晶成長
方法を用いても高濃度の炭素ドーピングが可能である。
【００４０】実施例３ 本発明の実施例３のヘテロ接合バイポーラトランジスタ
を図６により説明する。図６において、符号７１は半絶
縁性ＧａＡｓ基板、７２はｎ＋型ＧａＡｓ層（サブコレ
クタ層）、７３ｎ−型ＧａＡｓＰ層（コレクタ層）、７
４はｐ＋型ＧａＡｓ層（ベース層）、７５はｎ型ＡｌＧ
ａＡｓ層（エミッタ層）、７６はｎ＋型ＧａＡｓ層、７
７はエミッタ電極、７８はベース電極、７９はコレクタ
電極である。
を図６により説明する。図６において、符号７１は半絶
縁性ＧａＡｓ基板、７２はｎ＋型ＧａＡｓ層（サブコレ
クタ層）、７３ｎ−型ＧａＡｓＰ層（コレクタ層）、７
４はｐ＋型ＧａＡｓ層（ベース層）、７５はｎ型ＡｌＧ
ａＡｓ層（エミッタ層）、７６はｎ＋型ＧａＡｓ層、７
７はエミッタ電極、７８はベース電極、７９はコレクタ
電極である。
【００４１】図６において、ｎ＋型ＧａＡｓ層７２、ｎ
−型ＧａＡｓＰコレクタ層７３、ｐ＋型ＧａＡｓベース
層７４が、それぞれ本発明の半導体積層結晶の第１、第
２、第３の半導体層に相当する。
−型ＧａＡｓＰコレクタ層７３、ｐ＋型ＧａＡｓベース
層７４が、それぞれ本発明の半導体積層結晶の第１、第
２、第３の半導体層に相当する。
【００４２】次に作製方法を示す。まず半絶縁性ＧａＡ
ｓ基板７１上に，ＭＯＭＢＥ法によりＳｉを５ｘ１０18
ｃｍ-3含有するｎ＋型ＧａＡｓ層７２を５００ｎｍエピ
タキシャル成長し、次いでＳｉを５ｘ１０16ｃｍ-3含有
するｎ−型ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．２３）層
７３をコレクタ層として４００ｎｍ、形成する。次に炭
素濃度１．０ｘ１０21ｃｍ-3のｐ＋型ＧａＡｓ膜７４を
エピタキシャル成長させる。結晶成長は、実施例２の作
製方法を用いる。
ｓ基板７１上に，ＭＯＭＢＥ法によりＳｉを５ｘ１０18
ｃｍ-3含有するｎ＋型ＧａＡｓ層７２を５００ｎｍエピ
タキシャル成長し、次いでＳｉを５ｘ１０16ｃｍ-3含有
するｎ−型ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．２３）層
７３をコレクタ層として４００ｎｍ、形成する。次に炭
素濃度１．０ｘ１０21ｃｍ-3のｐ＋型ＧａＡｓ膜７４を
エピタキシャル成長させる。結晶成長は、実施例２の作
製方法を用いる。
【００４３】また、実施例２のヘテロ接合バイポーラト
ランジスタでは、歪みに基づく転位はｎ型ＧａＡｓＰバ
ッファ層６４とｎ−型ＧａＡｓコレクタ層６３との界面
に発生したが、本実施例では転位はｎ＋型ＧａＡｓ層７
２とｎ−型ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．２３）コ
レクタ層７３の界面に発生する。このように、本実施例
では、転位が存在する場所がヘテロ接合バイポーラトラ
ンジスタの能動領域であるエミッタ・ベース間にないた
め、転位に起因する素子特性の劣化は実施例２のヘテロ
接合バイポーラトランジスタの場合より一層低減される
ことが確認された。
ランジスタでは、歪みに基づく転位はｎ型ＧａＡｓＰバ
ッファ層６４とｎ−型ＧａＡｓコレクタ層６３との界面
に発生したが、本実施例では転位はｎ＋型ＧａＡｓ層７
２とｎ−型ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．２３）コ
レクタ層７３の界面に発生する。このように、本実施例
では、転位が存在する場所がヘテロ接合バイポーラトラ
ンジスタの能動領域であるエミッタ・ベース間にないた
め、転位に起因する素子特性の劣化は実施例２のヘテロ
接合バイポーラトランジスタの場合より一層低減される
ことが確認された。
【００４４】実施例４ 本発明の実施例４のヘテロ接合バイポーラトランジスタ
を図７により説明する。図７において、符号８１は半絶
縁性ＧａＡｓ基板結晶，８２はｎ＋型ＧａＡｓＰ層（サ
ブコレクタ層），８３はｎ−型ＧａＡｓＰ層（コレクタ
層），８４はｐ＋型ＧａＡｓ層（ベース層），８５はｎ
型ＡｌＧａＡｓ層（エミッタ層），８６はｎ＋型ＧａＡ
ｓ層，８７はエミッタ電極，８８はベース電極，８９は
コレクタ電極である。
を図７により説明する。図７において、符号８１は半絶
縁性ＧａＡｓ基板結晶，８２はｎ＋型ＧａＡｓＰ層（サ
ブコレクタ層），８３はｎ−型ＧａＡｓＰ層（コレクタ
層），８４はｐ＋型ＧａＡｓ層（ベース層），８５はｎ
型ＡｌＧａＡｓ層（エミッタ層），８６はｎ＋型ＧａＡ
ｓ層，８７はエミッタ電極，８８はベース電極，８９は
コレクタ電極である。
【００４５】図７において、半絶縁性ＧａＡｓ基板結晶
が本発明の半導体積層結晶の第１の半導体層に、ｎ＋型
ＧａＡｓＰ層８２およびｎ−型ＧａＡｓＰコレクタ層８
３が第２の半導体層に、ｐ＋型ＧａＡｓベース層８４が
第３の半導体層に相当する。
が本発明の半導体積層結晶の第１の半導体層に、ｎ＋型
ＧａＡｓＰ層８２およびｎ−型ＧａＡｓＰコレクタ層８
３が第２の半導体層に、ｐ＋型ＧａＡｓベース層８４が
第３の半導体層に相当する。
【００４６】次に作製方法を示す。まず、半絶縁性Ｇａ
Ａｓ基板８１上に，ＭＯＭＢＥ法によりＳｉを５ｘ１０
18ｃｍ-3含有するｎ＋型ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝
０．２３）層を５０００Åエピタキシャル成長し、次い
でＳｉを５ｘ１０16ｃｍ-3含有するｎ−型ＧａＡｓ（１
−ｘ）Ｐｘ（ｘ＝０．２４）層をコレクタ層として４０
０ｎｍ、形成する。次に炭素濃度１．０ｘ１０21ｃｍ-3
のｐ＋型ＧａＡｓ膜８４をエピタキシャル成長させる。
結晶成長は、実施例２の作製方法を用いる。
Ａｓ基板８１上に，ＭＯＭＢＥ法によりＳｉを５ｘ１０
18ｃｍ-3含有するｎ＋型ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝
０．２３）層を５０００Åエピタキシャル成長し、次い
でＳｉを５ｘ１０16ｃｍ-3含有するｎ−型ＧａＡｓ（１
−ｘ）Ｐｘ（ｘ＝０．２４）層をコレクタ層として４０
０ｎｍ、形成する。次に炭素濃度１．０ｘ１０21ｃｍ-3
のｐ＋型ＧａＡｓ膜８４をエピタキシャル成長させる。
結晶成長は、実施例２の作製方法を用いる。
【００４７】また、実施例３のヘテロ接合バイポーラト
ランジスタでは、歪みに基づく転位はｎ＋型ＧａＡｓ層
７２とｎ−型ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．２３）
コレクタ層７３の界面に発生していたが、本実施例では
転位はｎ＋型ＧａＡｓＰ層８２と半絶縁性ＧａＡｓ基板
結晶８１の界面、即ちヘテロ接合バイポーラトランジス
タのキャリアの走行に係わらない領域に発生する。した
がって、転位に起因する素子特性の劣化ほぼ完全に解消
されることが確認された。
ランジスタでは、歪みに基づく転位はｎ＋型ＧａＡｓ層
７２とｎ−型ＧａＡｓ（１−ｘ）Ｐｘ（ｘ＝０．２３）
コレクタ層７３の界面に発生していたが、本実施例では
転位はｎ＋型ＧａＡｓＰ層８２と半絶縁性ＧａＡｓ基板
結晶８１の界面、即ちヘテロ接合バイポーラトランジス
タのキャリアの走行に係わらない領域に発生する。した
がって、転位に起因する素子特性の劣化ほぼ完全に解消
されることが確認された。
【００４８】また、実施例２、３、４のヘテロ接合バイ
ポーラトランジスタにおいて、ｐ＋型ＧａＡｓ膜６５、
７４、８４と、ＧａＡｓＰ層６４、７３、８３との格子
整合は必ずしも必要ではなく、ＧａＡｓＰ層の格子定数
が格子不整合を緩和するような値ならば本発明は有効で
ある。また実施例１、２、３、４において本発明の第２
の半導体層としてＧａＡｓＰを用いたが、高濃度炭素ド
ープＧａＡｓ膜とＧａＡｓ基板結晶との格子不整合を緩
和できるＡｌＡｓＰまたはＧａＡｌＡｓＰ，ＩｎＧａＡ
ｓＰでも代用が可能である。
ポーラトランジスタにおいて、ｐ＋型ＧａＡｓ膜６５、
７４、８４と、ＧａＡｓＰ層６４、７３、８３との格子
整合は必ずしも必要ではなく、ＧａＡｓＰ層の格子定数
が格子不整合を緩和するような値ならば本発明は有効で
ある。また実施例１、２、３、４において本発明の第２
の半導体層としてＧａＡｓＰを用いたが、高濃度炭素ド
ープＧａＡｓ膜とＧａＡｓ基板結晶との格子不整合を緩
和できるＡｌＡｓＰまたはＧａＡｌＡｓＰ，ＩｎＧａＡ
ｓＰでも代用が可能である。
【００４９】
【発明の効果】本発明によれば、不純物ドープ層のエピ
タキシャル成長を、基板と格子定数の異なるバッファ層
上にエピタキシャル成長することにより、高濃度で極薄
膜の不純物ドーピングが実現された。また、本発明の高
濃度炭素ドープＧａＡｓ膜をベース層に用いて、ベース
層を薄膜化することにより、従来以上の高速動作が可能
となったヘテロ接合バイポーラトランジスタが実現し
た。更に、本発明の構造を用いることで高濃度不純物層
と下地の結晶との格子不整合に基づく転位の発生位置を
高濃度不純物層に接する領域以外の任意に移動させるこ
とが可能となったため、転位起因で起こる素子性能の劣
化を回避することが可能となった。
タキシャル成長を、基板と格子定数の異なるバッファ層
上にエピタキシャル成長することにより、高濃度で極薄
膜の不純物ドーピングが実現された。また、本発明の高
濃度炭素ドープＧａＡｓ膜をベース層に用いて、ベース
層を薄膜化することにより、従来以上の高速動作が可能
となったヘテロ接合バイポーラトランジスタが実現し
た。更に、本発明の構造を用いることで高濃度不純物層
と下地の結晶との格子不整合に基づく転位の発生位置を
高濃度不純物層に接する領域以外の任意に移動させるこ
とが可能となったため、転位起因で起こる素子性能の劣
化を回避することが可能となった。
【図１】本発明の概念を示す半導体積層結晶の断面図で
ある。
ある。
【図２】炭素ドープＧａＡｓにおけるベガード則に従つ
た格子定数と炭素濃度の関係を示す図である。
た格子定数と炭素濃度の関係を示す図である。
【図３】従来技術のヘテロ接合バイポーラトランジスタ
のベース・コレクタ接合部の断面図である。
のベース・コレクタ接合部の断面図である。
【図４】本発明の実施例１の半導体積層結晶の断面図で
ある。
ある。
【図５】本発明の実施例２のヘテロ接合バイポーラトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図６】本発明の実施例３のヘテロ接合バイポーラトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図７】本発明の実施例４のヘテロ接合バイポーラトラ
ンジスタの断面図である。
ンジスタの断面図である。
１１，４１・・・基板結晶（第１の半導体層）、１２・
・・格子歪みを緩和する半導体層（第２の半導体層）、
１３，４２・・・不純物ドープ層（第３の半導体層）、
１４，４３・・・転位、５１・・・アンドープＧａＡｓ
層、５２・・・ＧａＡｓＰバッファ層、５３・・・炭素
ドープｐ＋型ＧａＡｓ層、６１，７１，８１・・・半絶
縁性ＧａＡｓ基板、６２，７２・・・ｎ＋型ＧａＡｓ層
（サブコレクタ層）、６３・・・ｎ−型ＧａＡｓ層（コ
レクタ層）、６４・・・ＧａＡｓＰバッファ層、６５，
７４，８４・・・ｐ＋型ＧａＡｓ層（ベース層）、６
６，７５，８５・・・ｎ型ＡｌＧａＡｓ層（エミッタ
層）、６７，７６，８６・・・ｎ＋型ＧａＡｓ層、６
８，７７，８７・・・エミッタ電極、６９，７８，８８
・・・ベース電極、６０，７９，８９・・・コレクタ電
極、７３，８３・・・ｎ−型ＧａＡｓＰ層（コレクタ
層）、８２・・・ｎ＋型ＧａＡｓＰ層（サブコレクタ
層）。
・・格子歪みを緩和する半導体層（第２の半導体層）、
１３，４２・・・不純物ドープ層（第３の半導体層）、
１４，４３・・・転位、５１・・・アンドープＧａＡｓ
層、５２・・・ＧａＡｓＰバッファ層、５３・・・炭素
ドープｐ＋型ＧａＡｓ層、６１，７１，８１・・・半絶
縁性ＧａＡｓ基板、６２，７２・・・ｎ＋型ＧａＡｓ層
（サブコレクタ層）、６３・・・ｎ−型ＧａＡｓ層（コ
レクタ層）、６４・・・ＧａＡｓＰバッファ層、６５，
７４，８４・・・ｐ＋型ＧａＡｓ層（ベース層）、６
６，７５，８５・・・ｎ型ＡｌＧａＡｓ層（エミッタ
層）、６７，７６，８６・・・ｎ＋型ＧａＡｓ層、６
８，７７，８７・・・エミッタ電極、６９，７８，８８
・・・ベース電極、６０，７９，８９・・・コレクタ電
極、７３，８３・・・ｎ−型ＧａＡｓＰ層（コレクタ
層）、８２・・・ｎ＋型ＧａＡｓＰ層（サブコレクタ
層）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/22 Ｃ 9278−4Ｍ 29/205 (72)発明者 芳賀 徹 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所光技術開発推進本部内
Claims (14)
- 【請求項１】第１の半導体層上に、第２の半導体層、第
３の半導体層がこの順序でエピタキシャル成長により積
層された半導体積層結晶において、上記第１の半導体層
は特定の導電型決定不純物原子を添加すると格子定数が
導電型決定不純物原子濃度に対し線形に変化する第１の
半導体材料を母材としており、上記第３の半導体層は上
記第１の半導体材料を母材とし、さらに上記特定の導電
型決定不純物原子を含んでおり、上記第１の半導体層、
上記第２の半導体層および上記第３の半導体層の格子定
数の大小関係は、各々の格子定数をｄ1、ｄ2およびｄ3
としたとき、 ｄ1＞ｄ2≧ｄ3またはｄ1＜ｄ2≦ｄ3 の関係にあり、かつ上記第１の半導体層と上記第２の半
導体層の界面に転位が存在することを特徴とする半導体
積層結晶。 - 【請求項２】上記第１の半導体層、上記第２の半導体層
および上記第３の半導体層の格子定数の大小関係は、 ｄ1＞ｄ2≧ｄ3 の関係にあり、上記第３の半導体層が含んでいる上記特
定の不純物原子は炭素である請求項１記載の半導体積層
結晶。 - 【請求項３】上記第１の半導体材料はＧａＡｓである請
求項２記載の半導体積層結晶。 - 【請求項４】上記第２の半導体層は、IIIＡｓ1-xＰ
x（ここで、元素IIIはＩｎ，Ｇａ，Ａｌ，ＧａとＡｌ，
ＩｎとＧａの何れかであり、組成比ｘは０．２３≦ｘ≦
０．２８の範囲にある。）からなり、上記第３の半導体
層中の炭素の濃度は１ｘ１０20ｃｍ-3以上である請求項
３記載の半導体積層結晶。 - 【請求項５】第１の半導体層上に、第２の半導体層、第
３の半導体層がこの順序でエピタキシャル成長により積
層された半導体積層結晶において、上記第１の半導体層
は特定の導電型決定不純物原子を添加すると格子定数が
導電型決定不純物原子濃度に対し線形に変化する第１の
半導体材料を母材とし、かつ上記特定の導電型決定不純
物原子を含んでおり、上記第３の半導体層は上記第１の
半導体材料を母材としており、さらに上記第１の半導体
層、上記第２の半導体層および上記第３の半導体層の格
子定数の大小関係は、各々の格子定数をｄ1、ｄ2および
ｄ3としたとき、 ｄ1＞ｄ2≧ｄ3またはｄ1＜ｄ2≦ｄ3 の関係にあり、かつ上記第１の半導体層と上記第２の半
導体層の界面に転位が存在することを特徴とする半導体
積層結晶。 - 【請求項６】上記第１の半導体層、上記第２の半導体層
および上記第３の半導体層の格子定数の大小関係は、 ｄ1＞ｄ2≧ｄ3 の関係にあり、上記第１の半導体層が含んでいる上記特
定の不純物原子は炭素である請求項５記載の半導体積層
結晶。 - 【請求項７】上記第１の半導体材料はＧａＡｓである請
求項６記載の半導体積層結晶。 - 【請求項８】上記第２の半導体層は、IIIＡｓ1-xＰ
x（ここで、元素IIIはＩｎ，Ｇａ，Ａｌ，ＧａとＡｌ，
ＩｎとＧａの何れかであり、組成比ｘは０．２３≦ｘ≦
０．２８の範囲にある。）からなり、上記第１の半導体
層中の炭素の濃度は１ｘ１０20ｃｍ-3以上である請求項
７記載の半導体積層結晶。 - 【請求項９】第１の半導体層上に、第２の半導体層、第
３の半導体層がこの順序でエピタキシャル成長により積
層された半導体積層結晶を有する半導体装置において、
上記第１の半導体層は特定の導電型決定不純物原子を添
加すると格子定数が導電型決定不純物原子濃度に対し線
形に変化する第１の半導体材料を母材としており、上記
第３の半導体層は上記第１の半導体材料を母材とし、さ
らに上記特定の導電型決定不純物原子を含んでおり、上
記第１の半導体層、上記第２の半導体層および上記第３
の半導体層の格子定数の大小関係は、各々の格子定数を
ｄ1、ｄ2およびｄ3としたとき、 ｄ1＞ｄ2≧ｄ3 の関係にあり、かつ上記第１の半導体層と上記第２の半
導体層の界面に転位が存在することを特徴とするヘテロ
接合バイポーラトランジスタ。 - 【請求項１０】上記第１の半導体層はコレクタを構成し
ており、上記第２の半導体層はバッファを構成してお
り、上記第３の半導体層はベースを構成している請求項
９記載のヘテロ接合バイポーラトランジスタ。 - 【請求項１１】上記第１の半導体層はサブコレクタを構
成しており、上記第２の半導体層はコレクタを構成して
おり、上記第３の半導体層はベースを構成している請求
項９記載のヘテロ接合バイポーラトランジスタ。 - 【請求項１２】上記第１の半導体層は基板を構成してお
り、上記第２の半導体層はサブコレクタおよびコレクタ
を構成しており、上記第３の半導体層はベースを構成し
ている請求項９記載のヘテロ接合バイポーラトランジス
タ。 - 【請求項１３】上記第２の半導体層はＧａＡｓＰであ
り、上記第３の半導体層は炭素ドープＧａＡｓ層である
請求項９乃至１２のいずれか一項に記載のヘテロ接合バ
イポーラトランジスタ。 - 【請求項１４】上記第２の半導体層はIIIＡｓ（１−
ｘ）Ｐｘ（元素IIIはＩｎ，Ｇａ，Ａｌ，ＧａとＡｌ，
ＩｎとＧａの何れかであり、組成比ｘは０．２３≦ｘ≦
０．２８の範囲にある。）であり、上記第３の半導体層
は１ｘ１０20ｃｍ-3以上の炭素がドープされたＧａＡｓ
層である請求項９乃至１２のいずれか一項に記載のヘテ
ロ接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23283093A JPH0794524A (ja) | 1993-09-20 | 1993-09-20 | 半導体積層結晶およびヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23283093A JPH0794524A (ja) | 1993-09-20 | 1993-09-20 | 半導体積層結晶およびヘテロ接合バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794524A true JPH0794524A (ja) | 1995-04-07 |
Family
ID=16945462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23283093A Pending JPH0794524A (ja) | 1993-09-20 | 1993-09-20 | 半導体積層結晶およびヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768137B2 (en) | 2002-03-29 | 2004-07-27 | Kabushiki Kaisha Toshiba | Laminated semiconductor substrate and optical semiconductor element |
-
1993
- 1993-09-20 JP JP23283093A patent/JPH0794524A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768137B2 (en) | 2002-03-29 | 2004-07-27 | Kabushiki Kaisha Toshiba | Laminated semiconductor substrate and optical semiconductor element |
| US7276735B2 (en) | 2002-03-29 | 2007-10-02 | Kabushiki Kaisha Toshiba | Laminated semiconductor substrate and optical semiconductor element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2817995B2 (ja) | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体ヘテロ構造基板および▲ｉｉｉ▼―▲ｖ▼族化合物ヘテロ構造半導体装置 | |
| JP3368452B2 (ja) | 化合物半導体装置及びその製造方法 | |
| Takenaka et al. | Diffusion layers formed in Si substrates during the epitaxial growth of BP and application to devices | |
| JP3326704B2 (ja) | Ｉｉｉ／ｖ系化合物半導体装置の製造方法 | |
| JPH05175150A (ja) | 化合物半導体及びその製造方法 | |
| JPH0794524A (ja) | 半導体積層結晶およびヘテロ接合バイポーラトランジスタ | |
| JP3189061B2 (ja) | 化合物半導体装置の製造方法 | |
| KR101082773B1 (ko) | 화합물 반도체 소자 및 그 제조 방법 | |
| JP3156909B2 (ja) | 半導体積層構造の気相成長方法 | |
| JP2735190B2 (ja) | 分子線エピタキシヤル成長方法及び成長装置 | |
| JP3194327B2 (ja) | 有機金属気相成長法 | |
| US7397062B2 (en) | Heterojunction bipolar transistor with improved current gain | |
| JP2000124444A (ja) | 半導体装置及びエピタキシャルウェハ | |
| JP4802442B2 (ja) | 化合物半導体エピタキシャル基板およびその製造方法 | |
| Tanaka et al. | Performance comparison of metalorganic vapor phase epitaxy grown C-doped GaAs/AlGaAs heterojunction bipolar transistor wafers between AsH3 and trimethylarsenic for the base layer growth | |
| JP3316828B2 (ja) | 半導体薄膜再成長法 | |
| JP3131929B2 (ja) | 炭素添加化合物半導体結晶成長方法 | |
| JP2790013B2 (ja) | Ｉｉｉ−ｖ族化合物半導体のエピタキシャル成長方法 | |
| JP3275482B2 (ja) | 電界効果型トランジスタ用エピタキシャルウエハの製造方法 | |
| JP2000133654A (ja) | バイポーラトランジスタの製造方法 | |
| JP5543302B2 (ja) | 化合物半導体ウェーハの製造方法及び化合物半導体素子 | |
| JPH11251329A (ja) | 半導体ウェハ及びその製造方法 | |
| JP2646966B2 (ja) | Ｉｉｉ−ｖ族化合物半導体の薄膜成長方法 | |
| JP2001326187A (ja) | Ｉｉｉ−ｖ族化合物半導体及びその製造方法 | |
| JP2004134548A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 |