JPH0793541B2 - デュアルゲート電界効果トランジスタ増幅回路 - Google Patents
デュアルゲート電界効果トランジスタ増幅回路Info
- Publication number
- JPH0793541B2 JPH0793541B2 JP2061844A JP6184490A JPH0793541B2 JP H0793541 B2 JPH0793541 B2 JP H0793541B2 JP 2061844 A JP2061844 A JP 2061844A JP 6184490 A JP6184490 A JP 6184490A JP H0793541 B2 JPH0793541 B2 JP H0793541B2
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- Japan
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- gate
- voltage
- resistor
- gain control
- bias
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、マイクロ波帯等の高周波信号が増幅される
デュアルゲート電界効果トランジスタ増幅回路の改良に
関する。
デュアルゲート電界効果トランジスタ増幅回路の改良に
関する。
（従来の技術） マイクロ波帯における利得制御機能を付加した電力増加
回路として、しばしばソース接地形のデュアル（dual）
ゲート電界効果トランジスタ（以下FETと略称する）が
採用されている。
回路として、しばしばソース接地形のデュアル（dual）
ゲート電界効果トランジスタ（以下FETと略称する）が
採用されている。
従来のソース接地形のデュアルゲートFET増幅回路は、
第３図に示すようにFET11の第１のゲート11Gには入力端
子２を介して信号源３が接続され、第２のゲート12Gに
供給のバイアス電圧Vg2の制御により、高周波信号Ｓが
利得制御を受けて、ドレイン1Dに接続された出力端子４
から導出される。５及び６は夫々バイアス供給用のドレ
イン端子及びゲート端子であり、夫々直流電源5a,6aが
接続されている。R1,R2はバイアス抵抗,R3はゲート抵
抗,1Sはソースを示す。
第３図に示すようにFET11の第１のゲート11Gには入力端
子２を介して信号源３が接続され、第２のゲート12Gに
供給のバイアス電圧Vg2の制御により、高周波信号Ｓが
利得制御を受けて、ドレイン1Dに接続された出力端子４
から導出される。５及び６は夫々バイアス供給用のドレ
イン端子及びゲート端子であり、夫々直流電源5a,6aが
接続されている。R1,R2はバイアス抵抗,R3はゲート抵
抗,1Sはソースを示す。
いま、第２のゲート電圧Vg2を一定としたとき、ドレイ
ン電圧Vdとドレイン電流Idとの関係は、第１のゲート電
圧Vg1をパラメータとして表わせば第４図（ａ），
（ｂ）に示すようになる。但し、各電圧値はソース電位
（接地）を基準とし、第４図（ａ）には第２のゲート電
圧Vg2が零（Vg2＝０）、同図（ｂ）は第２のゲート電圧
Vg2が零よりも低い電圧（この例ではVg2＝−1V）で一定
値としたときの特性曲線図を示す。
ン電圧Vdとドレイン電流Idとの関係は、第１のゲート電
圧Vg1をパラメータとして表わせば第４図（ａ），
（ｂ）に示すようになる。但し、各電圧値はソース電位
（接地）を基準とし、第４図（ａ）には第２のゲート電
圧Vg2が零（Vg2＝０）、同図（ｂ）は第２のゲート電圧
Vg2が零よりも低い電圧（この例ではVg2＝−1V）で一定
値としたときの特性曲線図を示す。
一般に、増幅回路を構成するとき、ドレイン1Dと第１の
ゲート11Gとに印加されるバイアス電圧のレベルは、増
幅回路の目的によって異なる。
ゲート11Gとに印加されるバイアス電圧のレベルは、増
幅回路の目的によって異なる。
そこで、第２のゲート電圧Vg2を零とした場合、Ａ級動
作を行わせるのに最適な動作点は第４図（ａ）に示す特
性曲線のほぼ中央位置、即ち第１のゲート電圧Vg1が−2
Vの動作特性曲線上のほぼ中央の位置Ｐに設定される。
作を行わせるのに最適な動作点は第４図（ａ）に示す特
性曲線のほぼ中央位置、即ち第１のゲート電圧Vg1が−2
Vの動作特性曲線上のほぼ中央の位置Ｐに設定される。
このとき第１のゲート電圧Vg1の値を変化させたとき、
ドレイン電流Idの上下電流振幅がほぼ等しいから最大電
力を効率良く取出すことができる。
ドレイン電流Idの上下電流振幅がほぼ等しいから最大電
力を効率良く取出すことができる。
このような条件のもとで、第２のゲートバイアス電圧Vg
2を負（Vg2＝−1V）とすると、特性曲線は第４図（ｂ）
のようになり、第１のゲート電圧Vg1の各ステップに対
するドレイン電流Idの振幅幅は上方に偏り、第１のゲー
ト電圧が低くなるにつれ振幅が広くなる傾向を示す。
2を負（Vg2＝−1V）とすると、特性曲線は第４図（ｂ）
のようになり、第１のゲート電圧Vg1の各ステップに対
するドレイン電流Idの振幅幅は上方に偏り、第１のゲー
ト電圧が低くなるにつれ振幅が広くなる傾向を示す。
そこで、第２のゲートバイアス電圧Vg2が零のとき、最
適動作点として設定された位置Ｐも、ゲートバイアス電
圧Vg2を変えた（Vg2＝−1V）ことによって、最適動作点
からは外れた位置Ｐ′に移動し、第５図に比較して示し
たように直線領域は狭まり動作特性は歪んだものとな
る。
適動作点として設定された位置Ｐも、ゲートバイアス電
圧Vg2を変えた（Vg2＝−1V）ことによって、最適動作点
からは外れた位置Ｐ′に移動し、第５図に比較して示し
たように直線領域は狭まり動作特性は歪んだものとな
る。
従って、第２のゲートバイアス電圧Vg2を変えることに
よって、入出力動作の直線性が劣化し、増幅効率の低下
や増幅歪みが増大した。
よって、入出力動作の直線性が劣化し、増幅効率の低下
や増幅歪みが増大した。
このように、従来のデュアルゲートFET増幅回路では、
第２のゲート電圧Vg2を制御し、利得調整を行おうとす
ると、直線歪みが生じ増幅効率が低下するという欠点が
あった。
第２のゲート電圧Vg2を制御し、利得調整を行おうとす
ると、直線歪みが生じ増幅効率が低下するという欠点が
あった。
（発明が解決しようとする課題） 従来のデュアルゲートFET増幅回路は、制御電圧によっ
て増幅動作特性の直線性が劣化するという欠点があっ
た。
て増幅動作特性の直線性が劣化するという欠点があっ
た。
この発明は、制御電圧を変化させても常に良好な直線性
を維持できるデュアルゲートFET増幅回路を提供するこ
とを目的とする。
を維持できるデュアルゲートFET増幅回路を提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） この発明は、高周波信号が第１のゲートに加えられ、ま
た前記高周波信号の増幅利得を制御する利得制御信号が
第２のゲートに加えられ、そして増幅された前記高周波
信号がドレインから出力されるソース接地形デュアルゲ
ート電界効果トランジスタと、前記ドレインに対するバ
イアス電圧が印加されるバイアス端子と前記第２のゲー
ト間に接続された第１の抵抗と、この第１の抵抗と前記
第１のゲート間に接続された第２の抵抗と、この第２の
抵抗と電圧が所定の範囲で変化する前記利得制御信号が
印加される利得制御端子間に接続された第３の抵抗とを
具備し、前記利得制御端子に印加される前記利得制御信
号の変化で、前記第１および第２の両ゲートのバイアス
電圧が変化するようにしている。
た前記高周波信号の増幅利得を制御する利得制御信号が
第２のゲートに加えられ、そして増幅された前記高周波
信号がドレインから出力されるソース接地形デュアルゲ
ート電界効果トランジスタと、前記ドレインに対するバ
イアス電圧が印加されるバイアス端子と前記第２のゲー
ト間に接続された第１の抵抗と、この第１の抵抗と前記
第１のゲート間に接続された第２の抵抗と、この第２の
抵抗と電圧が所定の範囲で変化する前記利得制御信号が
印加される利得制御端子間に接続された第３の抵抗とを
具備し、前記利得制御端子に印加される前記利得制御信
号の変化で、前記第１および第２の両ゲートのバイアス
電圧が変化するようにしている。
（作 用） この発明によるデュアルゲート電界効果トランジスタ増
幅回路は、ドレインに対するバイアス電圧が印加される
バイアス端子と電圧が所定の範囲で変化する前記利得制
御信号が印加される端子との間に、第１の抵抗および第
２の抵抗、そして第３の抵抗を接続し、第１の抵抗と第
２の抵抗間に利得制御信号が加えられ第２のゲートを、
また、第２の抵抗と第３の抵抗間に増幅する高周波信号
が印加される第１のゲートを接続している。
幅回路は、ドレインに対するバイアス電圧が印加される
バイアス端子と電圧が所定の範囲で変化する前記利得制
御信号が印加される端子との間に、第１の抵抗および第
２の抵抗、そして第３の抵抗を接続し、第１の抵抗と第
２の抵抗間に利得制御信号が加えられ第２のゲートを、
また、第２の抵抗と第３の抵抗間に増幅する高周波信号
が印加される第１のゲートを接続している。
したがって、第２のゲートに加える利得制御信号を変化
すると、これに伴い第１のゲートに加えられるバイアス
電圧も変化する。このため、第２のゲートに加える利得
制御信号が変化した場合に、第１のゲートに加えられる
バイアス電圧が直線歪みが少なくなるような値に変化
し、増幅効率の低下が防げる。
すると、これに伴い第１のゲートに加えられるバイアス
電圧も変化する。このため、第２のゲートに加える利得
制御信号が変化した場合に、第１のゲートに加えられる
バイアス電圧が直線歪みが少なくなるような値に変化
し、増幅効率の低下が防げる。
（実施例） 以下、この発明によるソース接地形のデュアルゲートFE
T増幅回路の実施例を第１図および第２図を参照し詳細
に説明する。なお、第１図では直流バイアス系のみを示
し、高周波系の例えばチョーク回路等は省略して示して
いる。
T増幅回路の実施例を第１図および第２図を参照し詳細
に説明する。なお、第１図では直流バイアス系のみを示
し、高周波系の例えばチョーク回路等は省略して示して
いる。
即ち、第１図において、FET11の第１のゲート11Gは高周
波の信号源３に接続され、高周波信号Ｓが入力される。
また、高周波信号Ｓは、利得制御端子６から第２ゲート
12Gに加えられる利得制御信号に応じて増幅され、ドレ
イン1Dに接続する出力端子４から導出される。５は、ド
レイン1Dに対するバイアス電圧を供給するバイアスドレ
イン端子である。また、抵抗R4、R5、R6は、それぞれ第
１ないし第３のゲートバイアス抵抗で、そしてR3はゲー
ト抵抗である。第１図の回路構成において、制御端子６
から印加される利得制御電圧が変化すると、第２のゲー
トバイアス電圧Vg2が変化し、同時に第１のゲートバイ
アス電圧Vg1も変化する。このとき、各ゲートバイアス
電圧Vg2、Vg1は抵抗R4〜R6による分圧比と直流電源5a、
6aで決定される。このように利得制御電圧、即ち、第２
のゲートバイアス電圧Vg2が変化した場合に、それに応
じて第１のゲートバイアス電圧Vg1も変化することにな
り、直線歪みの少ない増幅特性が得られる。なお、直流
電源6aは、第１のゲート11Gや第２のゲート12Gに対する
バイアス供給電源として、また利得制御信号の信号源と
して機能している。
波の信号源３に接続され、高周波信号Ｓが入力される。
また、高周波信号Ｓは、利得制御端子６から第２ゲート
12Gに加えられる利得制御信号に応じて増幅され、ドレ
イン1Dに接続する出力端子４から導出される。５は、ド
レイン1Dに対するバイアス電圧を供給するバイアスドレ
イン端子である。また、抵抗R4、R5、R6は、それぞれ第
１ないし第３のゲートバイアス抵抗で、そしてR3はゲー
ト抵抗である。第１図の回路構成において、制御端子６
から印加される利得制御電圧が変化すると、第２のゲー
トバイアス電圧Vg2が変化し、同時に第１のゲートバイ
アス電圧Vg1も変化する。このとき、各ゲートバイアス
電圧Vg2、Vg1は抵抗R4〜R6による分圧比と直流電源5a、
6aで決定される。このように利得制御電圧、即ち、第２
のゲートバイアス電圧Vg2が変化した場合に、それに応
じて第１のゲートバイアス電圧Vg1も変化することにな
り、直線歪みの少ない増幅特性が得られる。なお、直流
電源6aは、第１のゲート11Gや第２のゲート12Gに対する
バイアス供給電源として、また利得制御信号の信号源と
して機能している。
例えば、ピンチオフ電圧が5VのデュアルゲートFETとす
れば、第２のゲート12Gの電圧Vg2が零Ｖのとき、Ａ級動
作を行わせるのに最適な第１のゲート11Gのバイアス設
定値（Vg1）は約−2Vであり、Vg2を−1Vとしたときは同
じく最適なVg1は約−3Vである。
れば、第２のゲート12Gの電圧Vg2が零Ｖのとき、Ａ級動
作を行わせるのに最適な第１のゲート11Gのバイアス設
定値（Vg1）は約−2Vであり、Vg2を−1Vとしたときは同
じく最適なVg1は約−3Vである。
これらのバイアス設定値はドレインバイアス端子５の印
加電圧を10V,直流電源6aの電圧を−5Vとしたとき、各抵
抗R4〜R6およびR3の抵抗値は夫々10KΩ,2KΩ,4KΩ,6KΩ
となり、制御電圧端子６の電圧を零Ｖ〜−2Vの範囲で制
御することによって最適制御可能となる。
加電圧を10V,直流電源6aの電圧を−5Vとしたとき、各抵
抗R4〜R6およびR3の抵抗値は夫々10KΩ,2KΩ,4KΩ,6KΩ
となり、制御電圧端子６の電圧を零Ｖ〜−2Vの範囲で制
御することによって最適制御可能となる。
即ち、制御電圧端子６に印加される制御電圧を変化させ
利得を制御する場合に、第２のゲートバイアス電圧Vg2
が変化すると同時に第１のゲートバイアス電圧Vg1も変
化し、両ゲートバイアス電圧Vg2、Vg1が、増幅回路とし
て直線歪みの少ない特性で動作する関係に設定される。
この結果、第２図に示すように、第２のゲート電圧Vg2
が変化しても良好な直線動作特性を得ることができる。
利得を制御する場合に、第２のゲートバイアス電圧Vg2
が変化すると同時に第１のゲートバイアス電圧Vg1も変
化し、両ゲートバイアス電圧Vg2、Vg1が、増幅回路とし
て直線歪みの少ない特性で動作する関係に設定される。
この結果、第２図に示すように、第２のゲート電圧Vg2
が変化しても良好な直線動作特性を得ることができる。
［発明の効果］ 以上のように、この発明によるデュアルゲートFET増幅
回路は、簡単な構成により、制御電圧の変化に伴う最適
動作バイアス電位からのずれを補正し、常に最適動作点
を確保できるものであり、広く高周波電力増幅器に適用
して顕著な効果が得られる。
回路は、簡単な構成により、制御電圧の変化に伴う最適
動作バイアス電位からのずれを補正し、常に最適動作点
を確保できるものであり、広く高周波電力増幅器に適用
して顕著な効果が得られる。
第１図はこの発明によるデュアルゲートFET増幅回路の
一実施例を示す回路図、第２図は第１図に示した回路の
入出力動作特性図、第３図は従来のデュアルゲートFET
増幅回路を示す回路図、第４図は第３図に示す回路の出
力動作特性曲線図、第５図は第３図に示した回路の入出
力動作特性図である。 １……FET、11G……第１のゲート、 12G……第２のゲート、 1D……ドレイン、３……高周波信号源、 ４……出力端子、R1〜R6……抵抗、 ６……制御端子。
一実施例を示す回路図、第２図は第１図に示した回路の
入出力動作特性図、第３図は従来のデュアルゲートFET
増幅回路を示す回路図、第４図は第３図に示す回路の出
力動作特性曲線図、第５図は第３図に示した回路の入出
力動作特性図である。 １……FET、11G……第１のゲート、 12G……第２のゲート、 1D……ドレイン、３……高周波信号源、 ４……出力端子、R1〜R6……抵抗、 ６……制御端子。
Claims (1)
- 【請求項１】高周波信号が第１のゲートに加えられ、ま
た前記高周波信号の増幅利得を制御する利得制御信号が
第２のゲートに加えられ、そして増幅された前記高周波
信号がドレインから出力されるソース接地形デュアルゲ
ート電界効果トランジスタと、前記ドレインに対するバ
イアス電圧が印加されるバイアス端子と前記第２のゲー
ト間に接続された第１の抵抗と、この第１の抵抗と前記
第１のゲート間に接続された第２の抵抗と、この第２の
抵抗と電圧が所定の範囲で変化する前記利得制御信号が
印加される利得制御端子間に接続された第３の抵抗とを
具備し、前記利得制御端子に印加される前記利得制御信
号の変化で、前記第１および第２の両ゲートのバイアス
電圧が変化するようにしたことを特徴とするデュアルゲ
ート電界効果トランジスタ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061844A JPH0793541B2 (ja) | 1990-03-13 | 1990-03-13 | デュアルゲート電界効果トランジスタ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061844A JPH0793541B2 (ja) | 1990-03-13 | 1990-03-13 | デュアルゲート電界効果トランジスタ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03262308A JPH03262308A (ja) | 1991-11-22 |
| JPH0793541B2 true JPH0793541B2 (ja) | 1995-10-09 |
Family
ID=13182804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2061844A Expired - Lifetime JPH0793541B2 (ja) | 1990-03-13 | 1990-03-13 | デュアルゲート電界効果トランジスタ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793541B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8535490B2 (en) | 2007-06-08 | 2013-09-17 | General Plasma, Inc. | Rotatable magnetron sputtering with axially movable target electrode tube |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60139326U (ja) * | 1984-02-28 | 1985-09-14 | ソニー株式会社 | 高周波信号増幅回路 |
| JPH0526808Y2 (ja) * | 1986-10-20 | 1993-07-07 |
-
1990
- 1990-03-13 JP JP2061844A patent/JPH0793541B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03262308A (ja) | 1991-11-22 |
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Legal Events
| Date | Code | Title | Description |
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