JPH0793321B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0793321B2 JPH0793321B2 JP60178341A JP17834185A JPH0793321B2 JP H0793321 B2 JPH0793321 B2 JP H0793321B2 JP 60178341 A JP60178341 A JP 60178341A JP 17834185 A JP17834185 A JP 17834185A JP H0793321 B2 JPH0793321 B2 JP H0793321B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロ波帯通信機器等に用いることができ
る半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device that can be used in microwave band communication equipment and the like.
従来の技術 近年、半導体装置の高周波特性の改善はめざましく、な
かでも、GaAsを用いた電解効果トランジスタ（以下「Ga
As・FET」と記す）は、進行波管やクライストロン等の
マイクロ波帯の真空管にとってかわりつつある。マイク
ロ波帯での電力増幅用にGaAs・FETを用いる際には、大
きな飽和出力を得るために、ゲート幅を比較的大きくす
る必要があるが、このときゲート抵抗を減ずるために、
多数のGaAs・FETを並列接続する方法を用いる。第２図
はこのような従来のマイクロ波帯電力増幅用半導体装置
の平面図である。第２図において、１はそれぞれGaAs・
FET、２は複数個のGaAs・FET1から構成されるセルであ
り、大きな飽和出力が必要とされるときには、第２図の
ようにセル２を複数個接続して、半導体装置全体として
１個のFETを構成する。また3,4,5はそれぞれGaAs・FET1
のソース、ゲート、ドレインへの配線、6,7,8はそれぞ
れソース電極給電点、ゲート電極給電点、ドレイン電極
給電点である。第２図のように、各セル２のドレイン電
極給電点８とゲート電極給電点７とが対向している構造
が、従来のマイクロ波帯電力増幅用半導体装置でしばし
ば用いられてきた構造であった。（例えば電子技術第26
巻第13号第67〜71頁「衛星搭載用高出力GaAs・FE
T」）。2. Description of the Related Art In recent years, the high-frequency characteristics of semiconductor devices have been remarkably improved. Above all, field effect transistors using GaAs (hereinafter referred to as "Ga
As ・ FET ”) is being replaced by microwave tubes such as traveling wave tubes and klystrons. When using a GaAs FET for power amplification in the microwave band, it is necessary to make the gate width relatively large in order to obtain a large saturated output, but at this time, to reduce the gate resistance,
A method of connecting many GaAs FETs in parallel is used. FIG. 2 is a plan view of such a conventional semiconductor device for microwave power amplification. In FIG. 2, 1 is GaAs
The FETs 2 are cells composed of a plurality of GaAs / FETs 1. When a large saturation output is required, a plurality of cells 2 are connected as shown in FIG. 2 to form one semiconductor device as a whole. Configure FET. Also, 3,4,5 are GaAs FET1
Wirings to the source, gate, and drain, and 6, 7, and 8 are a source electrode feeding point, a gate electrode feeding point, and a drain electrode feeding point, respectively. As shown in FIG. 2, the structure in which the drain electrode feeding point 8 and the gate electrode feeding point 7 of each cell 2 face each other is a structure often used in the conventional semiconductor device for microwave power amplification. It was (For example, Electronic Technology No. 26
Volume No. 13, pp. 67-71 "High-power GaAs / FE for satellite installation"
T ”).
発明が解決しようとする問題点 しかしながら、このようなセル構造は、電力合成の点で
欠点を有する。すなわちこの構造では、第３図に示すよ
うに、ゲート電極給電点７からGaAs・FET（1a）〜（1
f）を通ってドレイン電極給電点８に至る線路長が各GaA
s・FET（1a）〜（1f）によって異なる。したがって、例
えばゲート電極給電点７を信号入力点、ドレイン電極給
電点８を信号出力点とすると、ゲート電極給電点７に入
力されてそれぞれのGaAs・FET（1a）〜（1f）で増幅さ
れた信号がドレイン電極給電点８に達したとき、互いに
位相が異なることになる。その結果、ドレイン電極給電
点８から取り出せる出力信号の強度は、各GaAs・FET（1
a）〜（1f）で増幅された信号強度の和よりも小さくな
ってしまい、利得や飽和出力が低下するという欠点があ
った。Problems to be Solved by the Invention However, such a cell structure has a drawback in terms of power combination. That is, in this structure, as shown in FIG. 3, from the gate electrode feeding point 7 to the GaAs FETs (1a) to (1
The line length from f) to the drain electrode feeding point 8 is GaA.
s ・ Differs depending on FET (1a) to (1f). Therefore, for example, when the gate electrode feeding point 7 is a signal input point and the drain electrode feeding point 8 is a signal output point, the signal is input to the gate electrode feeding point 7 and amplified by each GaAs-FET (1a) to (1f). When the signals reach the drain electrode feeding point 8, they are out of phase with each other. As a result, the strength of the output signal that can be extracted from the drain electrode feed point 8 is
It becomes smaller than the sum of the signal strengths amplified in a) to (1f), and there is a drawback that the gain and the saturation output decrease.
本発明は上記従来の問題点を解決するもので、各トラン
ジスタで増幅された信号の出力点における位相を互いに
等しくし、効率のよい電力合成を可能とする半導体装置
を提供することを目的とする。The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor device that makes the phases of the signals amplified by the transistors equal to each other at the output points and enables efficient power combination. .
問題点を解決するための手段 上記問題点を解決するため、本発明の半導体装置は並行
して配置された複数個のトランジスタと、 前記複数個のトランジスタの各ゲート電極の引出線を共
通接続する第一の配線と、 前記第一の配線に接続され、前記複数個のトランジスタ
の配置方向の中心線上に形成されたゲート電極給電点
と、 前記複数個のトランジスタに対して前記ゲート電極給電
点と反対の位置に配置され、前記複数個のトランジスタ
の各ドレイン電極の引出線を共通接続する第二の配線
と、 よりなる単位セルが、前記複数個のトランジスタの配置
方向に複数個並置され、前記複数個のトラジスタに対し
て前記第二の配線側の隣接する２つの前記単位セルの中
間点に、隣接する２つの前記第二の配線に接続されたド
レイン電極給電点が形成されている構成とする。Means for Solving the Problems In order to solve the above problems, in a semiconductor device of the present invention, a plurality of transistors arranged in parallel and a leader line of each gate electrode of the plurality of transistors are commonly connected. A first wiring; a gate electrode feeding point connected to the first wiring and formed on a center line in the arrangement direction of the plurality of transistors; and a gate electrode feeding point for the plurality of transistors. A plurality of unit cells, which are arranged at opposite positions and which commonly connect the lead lines of the drain electrodes of the plurality of transistors, are arranged side by side in the arrangement direction of the plurality of transistors. A drain electrode feeding point connected to two adjacent second wirings is formed at an intermediate point of the two adjacent unit cells on the second wiring side with respect to a plurality of transistors. A configuration that is.
作用 上記構成によれば、複数個のトランジスタよりなる単位
セルを多数並置し、ドレイン給電パッドの位置を各単位
セルの中間点に配置しているので、高利得、かつ大出力
のマイクロ波電力増幅用トランジスタを得ることがで
き、また、各線路が必要最小限の長さであるため、各線
路のもつインダクタンス成分や寄生容量によるロスが大
きくなるという弊害がない。Operation According to the above configuration, a large number of unit cells each including a plurality of transistors are arranged in parallel, and the drain feeding pad is arranged at the midpoint of each unit cell. Transistor can be obtained, and since each line has the minimum required length, there is no adverse effect that the loss due to the inductance component or parasitic capacitance of each line increases.
実施例 以下、本発明の一実施例を第１図に基づいて説明する。Embodiment One embodiment of the present invention will be described below with reference to FIG.
第１図は本発明の一実施例におけるマイクロ波電力増幅
用GaAs・FETを構成する半導体装置の平面図で、11は複
数のGaAs・FET、12は所定数のGaAs・FET11からなるセ
ル、13,14,15はそれぞれGaAs・FET11のソース、ゲー
ト、ドレインへの配線、16,17,18はそれぞれソース電極
給電点、ゲート電極給電点、ドレイン電極給電点であ
り、ゲート電極給電点17を信号入力点、ドレイン電極給
電点18を信号出力点として用いる。図のように、ゲート
電極給電点17の列とドレイン電極給電点18の列とは並行
して配置され、かつ、ゲート電極給電点17がドレイン電
極給電点18相互の中間点に対応して配置されている。FIG. 1 is a plan view of a semiconductor device which constitutes a GaAs / FET for microwave power amplification in one embodiment of the present invention. 11 is a plurality of GaAs FETs, 12 is a cell consisting of a predetermined number of GaAs FETs 11, and 13 is a cell. , 14, and 15 are wirings to the source, gate, and drain of the GaAs / FET 11, and 16, 17, and 18 are source electrode feeding point, gate electrode feeding point, and drain electrode feeding point, respectively, and the gate electrode feeding point 17 is signaled. The input point and the drain electrode feeding point 18 are used as signal output points. As shown in the figure, the row of gate electrode feeding points 17 and the row of drain electrode feeding points 18 are arranged in parallel, and the gate electrode feeding points 17 are arranged so as to correspond to the intermediate points between the drain electrode feeding points 18. Has been done.
いま、セル12のうちのＡに着目して、ゲート電極給電点
17からGaAs・FET11のうちのa,b,cに至る線路長を各々
la,lb,lcとし、GaAs・FET11のうちのa,b,cからドレイン
電極給電点18に至る路線長をma,mb,mcとすると、第１図
より明らかなように、laとlbとlcとは互いに異なり、ま
たmaとmbとmcとも互いに異なるが、ゲート電極給電点17
から各GaAs・FETa,b,cに至る線路長と各GaAs・FETa,b,c
からドレイン電極給電点18に至る線路長との和は、la＋
ma＝lb＋mb＝lc＋mc＝Ｌとなって、各GaAs・FETa,b,cに
ついて等しくなっている。その結果、ゲート電極給電点
17に入力された信号は、GaAs・FETa,b,cに分たれそれぞ
れ増幅されたのち、ドレイン電極給電点18に同位相で到
達するため、電力合成が効率よく行なわれる。Now, paying attention to A in cell 12, pay attention to the gate electrode feeding point.
Line length from 17 to a, b, c of GaAs ・ FET 11
Let l a , l b , l c, and let m a , m b , m c be the line length from a, b, c in the GaAs • FET 11 to the drain electrode feeding point 18, as is clear from FIG. , L a , l b, and l c are different from each other, and m a , m b, and m c are also different from each other.
From GaAs ・ FETa, b, c to each GaAs ・ FETa, b, c
The sum of the line length from the drain electrode feed point 18 to the drain electrode feed point 18 is l a +
becomes m a = l b + m b = l c + m c = L, each GaAs · FETa, b, are equal for c. As a result, the gate electrode feeding point
The signal input to 17 is divided into GaAs.FETs a, b, and c and amplified, respectively, and then arrives at the drain electrode feeding point 18 in the same phase, so that power combining is efficiently performed.
なお、信号入力点から各トランジスタに至る線路の長さ
と、各トランジスタから信号出力点に至る線路の長さと
の和は、各トランジスタについて正確に同じであるのが
望ましいが、±20％程度の差であれば実用上問題はな
い。The sum of the length of the line from the signal input point to each transistor and the length of the line from each transistor to the signal output point should be exactly the same for each transistor, but a difference of about ± 20% If so, there is no practical problem.
発明の効果 複数個のトランジスタよりなる単位セルを多数並置し、
ドレイン給電パッドの位置を各単位セルの中間点に配置
したので各トランジスタからの出力信号を効率よく合成
することができ、優れた特性のマイクロ波帯電力増幅用
トランジスタを構成する半導体装置を得ることができ
る。Effects of the Invention A large number of unit cells each including a plurality of transistors are juxtaposed,
Since the position of the drain power supply pad is arranged at the midpoint of each unit cell, the output signals from each transistor can be efficiently combined, and a semiconductor device forming a microwave band power amplification transistor with excellent characteristics can be obtained. You can
第１図は本発明の一実施例における半導体装置の平面
図、第２図は従来の半導体装置の平面図、第３図は同半
導体装置の動作説明図である。 11……GaAs・FET、13〜15……配線、16……ソース電極
給電点、17……ゲート電極給電点、18……ドレイン電極
給電点FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a plan view of a conventional semiconductor device, and FIG. 3 is an operation explanatory view of the same semiconductor device. 11 ... GaAs / FET, 13 to 15 ... Wiring, 16 ... Source electrode feeding point, 17 ... Gate electrode feeding point, 18 ... Drain electrode feeding point
───────────────────────────────────────────────────── フロントページの続き (72)発明者 数村 勝 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (56)参考文献 特開 昭61−260680（ＪＰ，Ａ) 実開 昭56−112954（ＪＰ，Ｕ) ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Masaru Kazumura 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electronics Industrial Co., Ltd. (56) References JP-A-61-260680 (JP, A) 112954 (JP, U)
Claims (1)
と、 前記複数個のトランジスタの各ゲート電極の引出線を共
通接続する第一の配線と、 前記第一の配線に接続され、前記複数個のトランジスタ
の配置方向の中心線上に形成されたゲート電極給電点
と、 前記複数個のトランジスタに対して前記ゲート電極給電
点と反対の位置に配置され、前記複数個のトランジスタ
の各ドレイン電極の引出線を共通接続する第二の配線
と、 よりなる単位セルが、前記複数個のトランジスタの配置
方向に複数個並置され、前記複数個のトランジスタに対
して前記第二の配線側の隣接する２つの前記単位セルの
中間点に、隣接する２つの前記第二の配線に接続された
ドレイン電極給電点が形成されていることを特徴とする
半導体装置。1. A plurality of transistors arranged in parallel, a first wiring for commonly connecting lead lines of gate electrodes of the plurality of transistors, a plurality of transistors connected to the first wiring, A gate electrode feeding point formed on the center line of the arrangement direction of the transistors, and a gate electrode feeding point which is arranged at a position opposite to the gate electrode feeding point with respect to the plurality of transistors, and the drain electrodes of the plurality of transistors. A plurality of unit cells each including a second wiring that commonly connects the leader lines are arranged side by side in the arrangement direction of the plurality of transistors, and are adjacent to each other on the second wiring side with respect to the plurality of transistors. A semiconductor device, wherein a drain electrode feeding point connected to two adjacent second wirings is formed at an intermediate point of one of the unit cells.
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1985
- 1985-08-13 JP JP60178341A patent/JPH0793321B2/en not_active Expired - Fee Related
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