JPH0792741B2 - 差動バレルシフタ - Google Patents
差動バレルシフタInfo
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- JPH0792741B2 JPH0792741B2 JP63278789A JP27878988A JPH0792741B2 JP H0792741 B2 JPH0792741 B2 JP H0792741B2 JP 63278789 A JP63278789 A JP 63278789A JP 27878988 A JP27878988 A JP 27878988A JP H0792741 B2 JPH0792741 B2 JP H0792741B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、二つの制御信号の差で動作する差動バレルシ
フタに関し、特にALUに入力される浮動小数点データの
桁合わせに使用されるものである。
フタに関し、特にALUに入力される浮動小数点データの
桁合わせに使用されるものである。
（従来の技術） 一般に浮動小数点データは、仮数部（固定小数点部）と
指数部で表わすことができる。そして浮動小数点表現さ
れた２数どうしの加減算を行うには、まず両者の指数部
をそろえるためにこれらを比較し、指数部が小さいほう
の仮数部を２数の指数部の大きさの差だけ右シフト（算
術シフト）する。このあと仮数部の加算または減算を実
行し、その結果と前に比較した指数部のうち大きいほう
の指数部と合成する。この演算を実行する前に行う操作
を桁合わせ（演算前の正規化）と呼ぶ。
指数部で表わすことができる。そして浮動小数点表現さ
れた２数どうしの加減算を行うには、まず両者の指数部
をそろえるためにこれらを比較し、指数部が小さいほう
の仮数部を２数の指数部の大きさの差だけ右シフト（算
術シフト）する。このあと仮数部の加算または減算を実
行し、その結果と前に比較した指数部のうち大きいほう
の指数部と合成する。この演算を実行する前に行う操作
を桁合わせ（演算前の正規化）と呼ぶ。
桁合せを行うために従来から使用されている回路を第32
図に示す。いま、桁合せを行う２数をそれぞれA,Bと
し、それぞれの指数部をAE,BE、仮数部をAM,BMで表す。
２数のビット数は等しく、指数部Ｎビット、仮数部Ｌビ
ットであるとし、その各ビットを表すときはAE(N-1)〜A
E0及びAM(L-1)〜AM0（一方の数の指数部及び仮数部）、
BE(N-1)〜BE0及びBM(L-1)〜BM0（他方の数の指数部及び
仮数部）のように表現するものとする。
図に示す。いま、桁合せを行う２数をそれぞれA,Bと
し、それぞれの指数部をAE,BE、仮数部をAM,BMで表す。
２数のビット数は等しく、指数部Ｎビット、仮数部Ｌビ
ットであるとし、その各ビットを表すときはAE(N-1)〜A
E0及びAM(L-1)〜AM0（一方の数の指数部及び仮数部）、
BE(N-1)〜BE0及びBM(L-1)〜BM0（他方の数の指数部及び
仮数部）のように表現するものとする。
第32図で１は減算器、２は符号反転器、３はオーバーシ
フト検出（バレルシフタ内でシフト可能な範囲をこえた
か否かの検出）回路である。まず減算器１に２数の指数
部AE,BEを入力し、その差（指数部の差出力） ｄ＝AE−BE …［１］ を計算する。ｄ≧０のときには一方の仮数部BM,d＜０の
ときは他方の仮数部AMをシフトすればよい。ｄの符号は
減算器１の桁借り信号ｃが有効（アクティブ）になたか
どうかで判定できる。BMのシフト量はｄの下位Ｋビット
ｆ（DK-1〜D0,K＝log2L）に得られる。AMのシフト量
は、ｆの符号を反転して得るごとができる。第32図の２
はそのための符号反転器である。前記符号反転器２の出
力ｆ′と減算器１の出力ｄの下位ビットｆとは、それぞ
れAM,BMをシフトするためのバレルシフタに制御信号と
して供給される。
フト検出（バレルシフタ内でシフト可能な範囲をこえた
か否かの検出）回路である。まず減算器１に２数の指数
部AE,BEを入力し、その差（指数部の差出力） ｄ＝AE−BE …［１］ を計算する。ｄ≧０のときには一方の仮数部BM,d＜０の
ときは他方の仮数部AMをシフトすればよい。ｄの符号は
減算器１の桁借り信号ｃが有効（アクティブ）になたか
どうかで判定できる。BMのシフト量はｄの下位Ｋビット
ｆ（DK-1〜D0,K＝log2L）に得られる。AMのシフト量
は、ｆの符号を反転して得るごとができる。第32図の２
はそのための符号反転器である。前記符号反転器２の出
力ｆ′と減算器１の出力ｄの下位ビットｆとは、それぞ
れAM,BMをシフトするためのバレルシフタに制御信号と
して供給される。
ところで、 −Ｌ＜ｄ＜Ｌ …［２］ のときは、上記の機構は正常に動作するが、ｄの絶対値
が仮数部のビット数Ｌ以上になると、ｆおよびｆ′は正
しいシフト量を表現しなくなる。この状態をここではオ
ーバーシフトと呼ぶことにする。第32図の３はこれを検
出するための検出回路である。前記オーバーシフト検出
回路３は ｄ≦−Ｌ …［３］ と ｄ≧Ｌ …［４］ の二つの状態を判別し、それぞれの状態が起こった場合
には出力g,g′をアクティブにして外部に知らせる。出
力ｇとｇ′の生成には、減算器１の差出力ｄの上位ビッ
トｅ（DN-1〜DK）および桁借り出力ｃとが必要である。
ｇ′がアクティブ（有効）なときには、AMをシフトする
シフタの出力または制御信号ｆ′に対して何らかの操作
（例えばシフタ出力を全ビット０にするとか、ｆ′を最
大値に固定する）が必要になる。ｇが有効なときにはBM
のシフト結果または制御信号ｆに対して、同様な操作が
必要である。
が仮数部のビット数Ｌ以上になると、ｆおよびｆ′は正
しいシフト量を表現しなくなる。この状態をここではオ
ーバーシフトと呼ぶことにする。第32図の３はこれを検
出するための検出回路である。前記オーバーシフト検出
回路３は ｄ≦−Ｌ …［３］ と ｄ≧Ｌ …［４］ の二つの状態を判別し、それぞれの状態が起こった場合
には出力g,g′をアクティブにして外部に知らせる。出
力ｇとｇ′の生成には、減算器１の差出力ｄの上位ビッ
トｅ（DN-1〜DK）および桁借り出力ｃとが必要である。
ｇ′がアクティブ（有効）なときには、AMをシフトする
シフタの出力または制御信号ｆ′に対して何らかの操作
（例えばシフタ出力を全ビット０にするとか、ｆ′を最
大値に固定する）が必要になる。ｇが有効なときにはBM
のシフト結果または制御信号ｆに対して、同様な操作が
必要である。
（発明が解決しようとする課題） 第32図の減算器１には高速なもの、たとえばCLA（Carry
look ahead）タイプのものが必要である。というの
は、桁借り信号ｃが伝搬するボロー・リップル（borrow
ripple）タイプの１ビット減算器でＮビットの減算器
を構成した場合、差出力は下位ビットから第０ビット
D0、第１ビットD1の順序で計算され、最後に全体の（Ｎ
ビット減算器としての）桁借り信号ｃが出力されるの
で、シフト量f,f′が確定してからAM,BMのどちらをシフ
トするかを決定するｃが得られるまで「Ｎ−Ｋ」段分の
減算が終了するのを待たなければならないからである。
ここで、 Ｋ＝log2L …［５］ である。このことはオーバーシフト検出についても言え
る。
look ahead）タイプのものが必要である。というの
は、桁借り信号ｃが伝搬するボロー・リップル（borrow
ripple）タイプの１ビット減算器でＮビットの減算器
を構成した場合、差出力は下位ビットから第０ビット
D0、第１ビットD1の順序で計算され、最後に全体の（Ｎ
ビット減算器としての）桁借り信号ｃが出力されるの
で、シフト量f,f′が確定してからAM,BMのどちらをシフ
トするかを決定するｃが得られるまで「Ｎ−Ｋ」段分の
減算が終了するのを待たなければならないからである。
ここで、 Ｋ＝log2L …［５］ である。このことはオーバーシフト検出についても言え
る。
第32図の回路自体は、そう大規模なものではないが、出
力信号線を仮数部のシフタに供給する場合、多くの信号
線を横切る必要があるため、チップ上の面積を配線で消
費する。これを防ぐには相当なレイアウト上の工夫がい
る。
力信号線を仮数部のシフタに供給する場合、多くの信号
線を横切る必要があるため、チップ上の面積を配線で消
費する。これを防ぐには相当なレイアウト上の工夫がい
る。
本発明の目的は、二つの制御信号の差で動作する作動バ
レルシフタを提供し、浮動小数点桁合せ機構を簡単化す
ることにある。
レルシフタを提供し、浮動小数点桁合せ機構を簡単化す
ることにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、入力される二つの制御信号（浮動小数点表示
された２数の指示部データに対応する）の下位ビットの
差を計算してその差および桁借り信号を発生する第１の
減算器と、前記制御信号の残りの上位ビットの差を計算
してその差および桁借り信号を発生する第２の減算器
と、前記第１および第２の減算器の発生する桁借り信号
と前記第２の減算器の差出力とから制御信号の差が負に
なったことを検出してアンダーフロー信号を発生するア
ンダーフロー検出手段と、前記第１の減算器の差出力の
値だけ入力データ（浮動小数点表示された２数の仮数部
データに対応する）の全ビットを一方向にシフトして出
力するデータシフト手段と、前記アンダーフロー検出手
段に入力される各信号と同様の信号から制御入力の差が
データシフト手段でシフトできる限界を越えたことを検
出するオバーシフト信号を発生するオーバーシフト検出
手段とを具備したことを特徴とする差動バレルシフタで
ある。
された２数の指示部データに対応する）の下位ビットの
差を計算してその差および桁借り信号を発生する第１の
減算器と、前記制御信号の残りの上位ビットの差を計算
してその差および桁借り信号を発生する第２の減算器
と、前記第１および第２の減算器の発生する桁借り信号
と前記第２の減算器の差出力とから制御信号の差が負に
なったことを検出してアンダーフロー信号を発生するア
ンダーフロー検出手段と、前記第１の減算器の差出力の
値だけ入力データ（浮動小数点表示された２数の仮数部
データに対応する）の全ビットを一方向にシフトして出
力するデータシフト手段と、前記アンダーフロー検出手
段に入力される各信号と同様の信号から制御入力の差が
データシフト手段でシフトできる限界を越えたことを検
出するオバーシフト信号を発生するオーバーシフト検出
手段とを具備したことを特徴とする差動バレルシフタで
ある。
即ち本発明は、例えば桁合わせを行なう２数のうちの指
数部についていずれが大きいか、その差の値がデータシ
フトの限界をこえたか否か、これらの事項が検出できれ
ば、仮数部の上位ビットと下位ビットを分けて計算（引
き算）できることにより、上記従来の問題点を除去した
ものである。
数部についていずれが大きいか、その差の値がデータシ
フトの限界をこえたか否か、これらの事項が検出できれ
ば、仮数部の上位ビットと下位ビットを分けて計算（引
き算）できることにより、上記従来の問題点を除去した
ものである。
（実施例） 第１図は、本発明の一実施例である。ここで10と11とは
減算器、12はバレルシフタ、13はアンダーフロー検出回
路、14はオーバーシフト検出回路である。この回路は一
つのデータ入力（桁合わせする一方の数の仮数部）（Ｌ
ビット）ｐと二つの制御入力（桁合わせする数ＡとＢの
指数部）（Ｎビット）a,bと、一つのデータ出力（シフ
ト後の仮数部）（Ｌビット）ｑと二つのステータス信号
出力（アンダーフロー、オーバーシフト）u,vとを有し
ている。いま、二つの制御入力の一方をａ、他方をｂと
する。減算器10には、ａの下位Ｋビットa1とｂの下位Ｋ
ビットb1とが入力され。差信号 d1＝a1−b1 ［６］ と桁借り信号（Borrow1） とが出力される。減算器10の出力d1は、シフトが行なわ
れる方の仮数部ｐのバレルシフタ12にシフト量として供
給され、バレルシフタ12はこれを受けて、入力データｐ
をd1ビットだけ右シフト（算術シフト）した出力データ
ｑを生成する。ここで、ＫとＬとは第［５］式の関係を
満たすものとする。
減算器、12はバレルシフタ、13はアンダーフロー検出回
路、14はオーバーシフト検出回路である。この回路は一
つのデータ入力（桁合わせする一方の数の仮数部）（Ｌ
ビット）ｐと二つの制御入力（桁合わせする数ＡとＢの
指数部）（Ｎビット）a,bと、一つのデータ出力（シフ
ト後の仮数部）（Ｌビット）ｑと二つのステータス信号
出力（アンダーフロー、オーバーシフト）u,vとを有し
ている。いま、二つの制御入力の一方をａ、他方をｂと
する。減算器10には、ａの下位Ｋビットa1とｂの下位Ｋ
ビットb1とが入力され。差信号 d1＝a1−b1 ［６］ と桁借り信号（Borrow1） とが出力される。減算器10の出力d1は、シフトが行なわ
れる方の仮数部ｐのバレルシフタ12にシフト量として供
給され、バレルシフタ12はこれを受けて、入力データｐ
をd1ビットだけ右シフト（算術シフト）した出力データ
ｑを生成する。ここで、ＫとＬとは第［５］式の関係を
満たすものとする。
一方、減算器11には、ａの上位Ｎ−Ｋビットa2とｂの上
位Ｎ−Ｋビットb2とが入力され、差信号 d2＝a2−b2 ［８］ と、桁借り信号 とが出力される。上記d2,c2と減算器10の桁借り信号c1
とはアンダーフロー検出回路13に入力され、アンダーフ
ロー信号（２数間の差が負になったからｑは正しくない
という検出信号）ｕが生成される。また、この入力信号
c1,c2,d2はオーバーシフト検出回路14にも入力され、オ
ーバーシフト信号（バレルシフタ内でシフト可能な範囲
をこえたか否かの検出信号）ｖが生成される。バレルシ
フタ出力ｑはｕとｖの値に応じて、正しい時と正しくな
い場合があり、この後者の場合は外部に知らせる必要が
ある。
位Ｎ−Ｋビットb2とが入力され、差信号 d2＝a2−b2 ［８］ と、桁借り信号 とが出力される。上記d2,c2と減算器10の桁借り信号c1
とはアンダーフロー検出回路13に入力され、アンダーフ
ロー信号（２数間の差が負になったからｑは正しくない
という検出信号）ｕが生成される。また、この入力信号
c1,c2,d2はオーバーシフト検出回路14にも入力され、オ
ーバーシフト信号（バレルシフタ内でシフト可能な範囲
をこえたか否かの検出信号）ｖが生成される。バレルシ
フタ出力ｑはｕとｖの値に応じて、正しい時と正しくな
い場合があり、この後者の場合は外部に知らせる必要が
ある。
上記ｕの生成は次のようにして行う。d2を形成する各ビ
ットをDN-1（MSB）,DN-2,DN-3,…,DK+1,DK（LSB）で表
す（第32図のDN-1〜DKとは異なる）と、 になる。
ットをDN-1（MSB）,DN-2,DN-3,…,DK+1,DK（LSB）で表
す（第32図のDN-1〜DKとは異なる）と、 になる。
オーバーシフト信号ｖは次式によって生成される。
第［10］式、第［11］式において「＋」は論理和、
「・」は論理積を表す。
「・」は論理積を表す。
Ｎ＝8,L＝32のときの構成要素10,11と13,14の具体例を
第２図ないし第６図に示す。第２図は第１図における第
１の減算器10の具体例である。第３図は同図における第
２の減算器11の具体例である。第２図、第３図の回路
は、それぞれ１ビット減算器20〜24と25〜27とで構成さ
れている。前記１ビット減算器の例を第４図に示す。こ
の論理式は次のようである。
第２図ないし第６図に示す。第２図は第１図における第
１の減算器10の具体例である。第３図は同図における第
２の減算器11の具体例である。第２図、第３図の回路
は、それぞれ１ビット減算器20〜24と25〜27とで構成さ
れている。前記１ビット減算器の例を第４図に示す。こ
の論理式は次のようである。
Ｄ＝A1B1Ci …［12］ この式の真理値表を第７図に示す。ここではエクスク
ルーシブオア、 はエクスクルーシブノアである。
ルーシブオア、 はエクスクルーシブノアである。
第５図は第１図におけるアンダーフロー検出回路13、第
６図はオーバーシフト検出回路14の具体例（Ｎ＝8,L＝3
2）である。第５図において上記ビットの桁借り信号Bor
row2が“1"（減算結果が負の時）の時は、無条件でアン
ダーフロー検出信号ｕは“1"で、アクティブ（有効）と
なり、外部にデータｑが正しくない旨知らせる。また下
位ビットの桁借り信号Borrow1が“1"（減算結果が負の
時）の時は、D5〜D7が“0"の時はｕはアクティブである
が、それ以外の時は問題ない。また第６図においてBorr
ow2が“0"の時、オーバーシフトの可能性がある（ｖが
アクティブ）。D6,D7ノアゲート51の出のうちいずれか
が“1"であれば、オーバーシフトの可能性がある。D5が
“1"でもBorrow1が“1"だと検出条件には適合しない。
６図はオーバーシフト検出回路14の具体例（Ｎ＝8,L＝3
2）である。第５図において上記ビットの桁借り信号Bor
row2が“1"（減算結果が負の時）の時は、無条件でアン
ダーフロー検出信号ｕは“1"で、アクティブ（有効）と
なり、外部にデータｑが正しくない旨知らせる。また下
位ビットの桁借り信号Borrow1が“1"（減算結果が負の
時）の時は、D5〜D7が“0"の時はｕはアクティブである
が、それ以外の時は問題ない。また第６図においてBorr
ow2が“0"の時、オーバーシフトの可能性がある（ｖが
アクティブ）。D6,D7ノアゲート51の出のうちいずれか
が“1"であれば、オーバーシフトの可能性がある。D5が
“1"でもBorrow1が“1"だと検出条件には適合しない。
前の例では仮数部のビット数Ｌと、バレルシフタ12の制
御入力のビット数Ｋとの間に第［５］式の関係 Ｋ＝log2L が成立していた。実際の応用では、 Ｋ＞log2L …［14］ の場合も考えられる。この場合の実施例を第８図に示
す。
御入力のビット数Ｋとの間に第［５］式の関係 Ｋ＝log2L が成立していた。実際の応用では、 Ｋ＞log2L …［14］ の場合も考えられる。この場合の実施例を第８図に示
す。
第８図において、60,61は減算器、62はバレルシフタ、6
3はアンダーフロー検出回路で、それぞれ第１図の10,1
1,12,13と同じものである。ただし、バレルシフタ62の
入出力信号のビット幅Ｌは Ｌ≦2K …［15］ であってもかまわない。つまりバレルシフタ62のビット
数と減算器60のビット数の対応がとれておらず、例えば
バレルシフタのビット数が小の時である。
3はアンダーフロー検出回路で、それぞれ第１図の10,1
1,12,13と同じものである。ただし、バレルシフタ62の
入出力信号のビット幅Ｌは Ｌ≦2K …［15］ であってもかまわない。つまりバレルシフタ62のビット
数と減算器60のビット数の対応がとれておらず、例えば
バレルシフタのビット数が小の時である。
第８図においては、第１図のオーバーシフト検出回路14
に相当する回路64にc1,c2,d2だけでなく、減算器60の差
出力d1の一部または全部のビットd1′が入力され、これ
も検出条件にされている。
に相当する回路64にc1,c2,d2だけでなく、減算器60の差
出力d1の一部または全部のビットd1′が入力され、これ
も検出条件にされている。
第９図はオーバーシフト検出回路64の実施例である。
この図で、70はデコーダ、71〜73はインバータ、74〜76
はNANDゲート、77は第１図のオーバーシフト検出回路14
と同機能の論理式［11］を満足する論理回路である。デ
コーダ70は、減算器60の出力がＬ−１（Ｌは入力データ
ｐのビット幅）を超えたことをd1の一部または全部のビ
ットd1′から検出する。いま、ＬをＫビットの２進数で
表現し、その各ビットをLK-1（MSB）,LK-2,…,L1,L0（L
SB）で表す。d1の各ビットも同様にDK-1（MSB）,DK-2,
…,D1,D0（LSB）で表すと、デコーダ70の出力ｈは次の
漸化 式によって表現される。
はNANDゲート、77は第１図のオーバーシフト検出回路14
と同機能の論理式［11］を満足する論理回路である。デ
コーダ70は、減算器60の出力がＬ−１（Ｌは入力データ
ｐのビット幅）を超えたことをd1の一部または全部のビ
ットd1′から検出する。いま、ＬをＫビットの２進数で
表現し、その各ビットをLK-1（MSB）,LK-2,…,L1,L0（L
SB）で表す。d1の各ビットも同様にDK-1（MSB）,DK-2,
…,D1,D0（LSB）で表すと、デコーダ70の出力ｈは次の
漸化 式によって表現される。
第10図にＬ＝25＝11001(BIN)のときの例を示す。これを
設計するには、まず第［16］式によりh0を計算し、第
［17］式にｊ＝１を代入して、D1とh0の論理式（AND,・
かOR,＋か）を決める。同様にしてｊ＝2,3,4と順々に論
理式を決定すると、第10図の回路が得られる。同図で、
80,81はORゲート、82,83はANDゲートである。この回路
を多入力ゲートをもちいて構成すれば、第11図のORゲー
ト90とANDゲート91との組合せが得られる。
設計するには、まず第［16］式によりh0を計算し、第
［17］式にｊ＝１を代入して、D1とh0の論理式（AND,・
かOR,＋か）を決める。同様にしてｊ＝2,3,4と順々に論
理式を決定すると、第10図の回路が得られる。同図で、
80,81はORゲート、82,83はANDゲートである。この回路
を多入力ゲートをもちいて構成すれば、第11図のORゲー
ト90とANDゲート91との組合せが得られる。
第［16］〜［18］式で得られるデコーダ回路では、Ｌの
最下位ビット（LSB）から０がつづく部分に相当するd1
のビットがdon′ｔ careつまり“1"でも“0"でも可に
なる。Ｌ＝24＝11000(BIN)のときのデコーダ回路の例を
第12図に、これを簡単化した回路を第13図に示す。この
図のようにd1′としてはd1の一部を入力すれば良い場合
もあるし、第10図、第11図の例のようにd1′＝d1でなけ
ればならない場合もある。第12図ないし第13図におい
て、100,101はORゲート、102,103,110はANDゲートであ
る。
最下位ビット（LSB）から０がつづく部分に相当するd1
のビットがdon′ｔ careつまり“1"でも“0"でも可に
なる。Ｌ＝24＝11000(BIN)のときのデコーダ回路の例を
第12図に、これを簡単化した回路を第13図に示す。この
図のようにd1′としてはd1の一部を入力すれば良い場合
もあるし、第10図、第11図の例のようにd1′＝d1でなけ
ればならない場合もある。第12図ないし第13図におい
て、100,101はORゲート、102,103,110はANDゲートであ
る。
上記ｈを用いて、オーバーシフト検出回路（第８図64）
の出力ｖ′は のように表現できる。
の出力ｖ′は のように表現できる。
第14図は、Ｎ＝8,L＝24,K＝５の場合のオーバーシフト
検出回路例である。図の120〜122はインバータ、123〜1
24はNANDゲート、125は複合ゲートAND−NOR（125aがAN
D,125bがNOR部分）、126〜128はNORゲートである。
検出回路例である。図の120〜122はインバータ、123〜1
24はNANDゲート、125は複合ゲートAND−NOR（125aがAN
D,125bがNOR部分）、126〜128はNORゲートである。
本発明の作動バレルシフタを使用して浮動小数点データ
の桁合せを行う場合、前の二つの例では外部回路によっ
て前記バレルシフタの出力を用いるのか、シフト前の入
力をそのまま用いるのかを選択しなければならない。
の桁合せを行う場合、前の二つの例では外部回路によっ
て前記バレルシフタの出力を用いるのか、シフト前の入
力をそのまま用いるのかを選択しなければならない。
第15図は、前記アンダーフロー信号ｕが有効になったと
きには、バレルシフタの出力ｑのかわりにその入力ｐを
出力することにより、桁合せ動作のときの外部回路では
常にこの回路の出力を用いることができるようにした例
である。135がそのためのセレクタであるが、その出力
ｒは入力ｐをそのまま得た場合データシフトが行なわれ
ていない。第15図の130,131は減算器、132はバレルシフ
タ、133はアンダーフロー検出回路、134はオーバーシフ
ト検出回路で、第８図に示した60〜64と同じ動作をす
る。135は出力を切換えるためのセレクタである。
きには、バレルシフタの出力ｑのかわりにその入力ｐを
出力することにより、桁合せ動作のときの外部回路では
常にこの回路の出力を用いることができるようにした例
である。135がそのためのセレクタであるが、その出力
ｒは入力ｐをそのまま得た場合データシフトが行なわれ
ていない。第15図の130,131は減算器、132はバレルシフ
タ、133はアンダーフロー検出回路、134はオーバーシフ
ト検出回路で、第８図に示した60〜64と同じ動作をす
る。135は出力を切換えるためのセレクタである。
上記セレクタの動作を表す論理式は次の通りである。
ｒ＝ｐ・ｕ＋ｑ・ …［20］ 上式でｐ・ｕはｐの各ビットとｕとの、ｑ・はｑの各
ビットととの論理積をとることを表わし、論理和はｐ
・ｕとｑ・との対応するビットどうしで実行されるこ
とを意味する。セレクタ135の例を第16図に示す。この
図で140,141はインバータ、142は第17図に示す２入力１
出力（ＱかＰを選ぶ）のセレクタである。第17図は第16
図の単位回路142の例である。図の150ないし152はNAND
ゲートである。第16図でPL-1〜P0,QL-1〜Q0,RL-1〜R0は
それぞれ仮数部データｐ、シフタ出力ｑ、セレクタ出力
ｒを構成する各ビットを表す。
ビットととの論理積をとることを表わし、論理和はｐ
・ｕとｑ・との対応するビットどうしで実行されるこ
とを意味する。セレクタ135の例を第16図に示す。この
図で140,141はインバータ、142は第17図に示す２入力１
出力（ＱかＰを選ぶ）のセレクタである。第17図は第16
図の単位回路142の例である。図の150ないし152はNAND
ゲートである。第16図でPL-1〜P0,QL-1〜Q0,RL-1〜R0は
それぞれ仮数部データｐ、シフタ出力ｑ、セレクタ出力
ｒを構成する各ビットを表す。
オーバーシフト信号ｖが有効になったとき、シフト量d1
は正しい値を示さないため、バレルシフタの出力ｑの値
は利用価値がない。
は正しい値を示さないため、バレルシフタの出力ｑの値
は利用価値がない。
第18図は、オーバーシフトが生じたときに出力データの
全ビットが“0"になる本発明の差動バレルシフタの例で
ある。シフタ出力が全部“0"になることはデータが全部
シフトされつくしたと考えてもよい。第18図の160,161
は減算器、162はバレルシフタ、163はアンダーフロー検
出回路、164はオーバーシフト検出回路、165はセレクタ
で、それぞれは第15図に示した例の130〜135と同じ動作
をする。166はゼロ出力回路である。
全ビットが“0"になる本発明の差動バレルシフタの例で
ある。シフタ出力が全部“0"になることはデータが全部
シフトされつくしたと考えてもよい。第18図の160,161
は減算器、162はバレルシフタ、163はアンダーフロー検
出回路、164はオーバーシフト検出回路、165はセレクタ
で、それぞれは第15図に示した例の130〜135と同じ動作
をする。166はゼロ出力回路である。
ゼロ出力回路166の動作は、次の論理式で表される。
ｗ＝ｒ・▲▼ …［21］ 上式における論理積「・」は、第［20］式と同じ意味を
持つ。ゼロ出力回路の例を第19図に示す。同図で、170,
171はインバータ、172はNANDゲートである。またWL-1〜
W0はｗの各ビットを表す。
持つ。ゼロ出力回路の例を第19図に示す。同図で、170,
171はインバータ、172はNANDゲートである。またWL-1〜
W0はｗの各ビットを表す。
オーバーシフトが発生して、シフタ出力ｑが利用不可に
なったとき、前の例では零を出力していた。オーバーシ
フト状態では零が出力データとして最も利用価値が高い
と思われるが、零以外のデータが必要な場合もあり得
る。第20図は、オーバーシフトが発生したときに、外部
から入力される任意のデータφを出力する本発明の差動
バレルシフタである。例えば第18図のゼロ出力回路166
をセレクタ186に代えて、オーバーシフトしたときに
は、出力ｗ′にデータφを出力する。第20図の180,181
は減算器、182はバレルシフタ、183はアンダーフロー検
出回路、184はオーバーシフト検出回路、185はバレルシ
フタの出力ｑと入力データｐとをアンダーフロー信号ｕ
に応じて切換えるための第１のセレクタであって、それ
ぞれ第18図の各部160〜165と同じ動作をする。この例で
は第18図のゼロ回路166のかわりに第２のセレクタ186が
接続されていて、出力信号ｗ′をｒかφかのどちらかに
選択している。
なったとき、前の例では零を出力していた。オーバーシ
フト状態では零が出力データとして最も利用価値が高い
と思われるが、零以外のデータが必要な場合もあり得
る。第20図は、オーバーシフトが発生したときに、外部
から入力される任意のデータφを出力する本発明の差動
バレルシフタである。例えば第18図のゼロ出力回路166
をセレクタ186に代えて、オーバーシフトしたときに
は、出力ｗ′にデータφを出力する。第20図の180,181
は減算器、182はバレルシフタ、183はアンダーフロー検
出回路、184はオーバーシフト検出回路、185はバレルシ
フタの出力ｑと入力データｐとをアンダーフロー信号ｕ
に応じて切換えるための第１のセレクタであって、それ
ぞれ第18図の各部160〜165と同じ動作をする。この例で
は第18図のゼロ回路166のかわりに第２のセレクタ186が
接続されていて、出力信号ｗ′をｒかφかのどちらかに
選択している。
第２のセレクタ186の動作は次の論理式で表される。
ｗ′＝ｒ・▲▼＋φ・ｖ′ …［22］ 上式の論理積「・」と論理和「＋」の意味は、第［20］
式のそれと同じである。第２のセレクタ186には第１の
セレクタ185と同じもの、例えば第16図、第17図に示す
ものを使うことができる。
式のそれと同じである。第２のセレクタ186には第１の
セレクタ185と同じもの、例えば第16図、第17図に示す
ものを使うことができる。
外部回路で、桁合せ終了後のデータを演算する場合、指
数部には、桁合せを行った２数の指数部のうちち大きい
ものだけが使用される。今まで示した例では、アンダー
フロー信号を用いて、外部回路で指数部の選択を行う必
要がある。
数部には、桁合せを行った２数の指数部のうちち大きい
ものだけが使用される。今まで示した例では、アンダー
フロー信号を用いて、外部回路で指数部の選択を行う必
要がある。
第21図は、上記の指数部選択機能を内蔵した本発明の差
動バレルシフタである。この第21図で190,191は減算
器、192はバレルシフタ、193はアンダーフロー検出回
路、194はオーバーシフト検出回路、195はアンダーフロ
ー処理のための第１のセレクタ、196はオーバーシフト
処理のためのゼロ出力回路で、それぞれは第18図の各部
160〜166と同じ動作をする。197は制御信号a,bのどちら
か一方を選択して出力する第２のセレクタである。例え
ばアンダーフローした時はｂ（Ｂ）を出し、そうでない
時はａ（Ａ）を出す。
動バレルシフタである。この第21図で190,191は減算
器、192はバレルシフタ、193はアンダーフロー検出回
路、194はオーバーシフト検出回路、195はアンダーフロ
ー処理のための第１のセレクタ、196はオーバーシフト
処理のためのゼロ出力回路で、それぞれは第18図の各部
160〜166と同じ動作をする。197は制御信号a,bのどちら
か一方を選択して出力する第２のセレクタである。例え
ばアンダーフローした時はｂ（Ｂ）を出し、そうでない
時はａ（Ａ）を出す。
前記第２のセレクタ197は、次の論理式で表される動作
を行う。
を行う。
ｚ＝ａ・＋ｂ・ｕ …［23］ ここでｚは前記セレクタ197の出力である。上式におい
ても論理積「・」と論理和「＋」記号の意味は第［20］
式におけるそれと等しい。このセレクタも第17図に示す
単位回路を用いて、第16図に示すように構成できる。た
だし、使用する単位回路142の個数はＮ個でよい。
ても論理積「・」と論理和「＋」記号の意味は第［20］
式におけるそれと等しい。このセレクタも第17図に示す
単位回路を用いて、第16図に示すように構成できる。た
だし、使用する単位回路142の個数はＮ個でよい。
本発明の差動バレルシフタを個別部品として使用する場
合、外部からオーバーシフトとなるd1の値すなわち仮数
部のビット数Ｌを指定できるようにしておくと便利であ
る。第22図は、これが行えるようにした例である。第22
図の200,201は減算器、202はバレルシフタ、203はアン
ダーフロー検出回路で、夫々第21図の190〜193と同じ動
作をする。ただしバレルシフタ202の入出力ビット数
は、仮数部ビット幅Ｌが可変になるので、Ｌではなく2K
（≧Ｌ）である。204はオーバーシフト検出回路であ
る。205はアンダーフロー処理のための第１のセレク
タ、206はオーバーシフト処理のためのゼロ出力回路、2
07は制御信号選択のための第２のセレクタで、それぞれ
第21図の195〜197と同じ動作をする。ただし前記第１の
セレクタ205とゼロ出力回路206の入出力ビット数は、バ
レルシフタ202のそれと等しい。また前記オーバーシフ
ト検出回路204には、前記減算器200,201の出力c1,d1,
c2,d2と、シフト限界を決める（これをこえるとシフト
のしすぎ）外部入力ｓが供給され、オーバーシフト信号
ｖ″が出力される。つまり外部への警告がなされる。
合、外部からオーバーシフトとなるd1の値すなわち仮数
部のビット数Ｌを指定できるようにしておくと便利であ
る。第22図は、これが行えるようにした例である。第22
図の200,201は減算器、202はバレルシフタ、203はアン
ダーフロー検出回路で、夫々第21図の190〜193と同じ動
作をする。ただしバレルシフタ202の入出力ビット数
は、仮数部ビット幅Ｌが可変になるので、Ｌではなく2K
（≧Ｌ）である。204はオーバーシフト検出回路であ
る。205はアンダーフロー処理のための第１のセレク
タ、206はオーバーシフト処理のためのゼロ出力回路、2
07は制御信号選択のための第２のセレクタで、それぞれ
第21図の195〜197と同じ動作をする。ただし前記第１の
セレクタ205とゼロ出力回路206の入出力ビット数は、バ
レルシフタ202のそれと等しい。また前記オーバーシフ
ト検出回路204には、前記減算器200,201の出力c1,d1,
c2,d2と、シフト限界を決める（これをこえるとシフト
のしすぎ）外部入力ｓが供給され、オーバーシフト信号
ｖ″が出力される。つまり外部への警告がなされる。
前記オーバーシフト検出回路204の例を第23図に示す。
この第23図の210はマグニチュードコンパレータ、211〜
213はインバータ、214〜216はNANDゲート、217は第［1
1］式を満たす第１図のオーバーシフト検出回路14と同
じ回路であり、ｓはビット数入力である。
この第23図の210はマグニチュードコンパレータ、211〜
213はインバータ、214〜216はNANDゲート、217は第［1
1］式を満たす第１図のオーバーシフト検出回路14と同
じ回路であり、ｓはビット数入力である。
いま、ビット数入力ｓは ｓ＝Ｌ−１ …［24］ であるとする。このときマグニチュードコンパレータの
出力ｈ′は、 になる。ｓはＫビットの２進数を用いて、SK-1（MSB）,
SK-2,…,S1,S0（LSB）のように表すことができる。これ
を用いて、ｈ′を生成する論理式は とおくと になる。入力ｓで指定できる仮数部のビット幅Ｌは １≦Ｌ≦2K（∵０≦ｓ≦2K−１） …［28］ である。上記ｈ′を用いて、回路全体の出力ｖ″の論理
式は次のように表される。
出力ｈ′は、 になる。ｓはＫビットの２進数を用いて、SK-1（MSB）,
SK-2,…,S1,S0（LSB）のように表すことができる。これ
を用いて、ｈ′を生成する論理式は とおくと になる。入力ｓで指定できる仮数部のビット幅Ｌは １≦Ｌ≦2K（∵０≦ｓ≦2K−１） …［28］ である。上記ｈ′を用いて、回路全体の出力ｖ″の論理
式は次のように表される。
第24図に５ビットのマグニチュードコンパレータ210の
例を示す。第24図で、220〜224はインバータ、225〜234
はNANDゲート、235はNORゲート、236〜239は複合ゲート
のOR−NAND（236a〜239aがOR部、236b〜239bがNAND部
分）である。
例を示す。第24図で、220〜224はインバータ、225〜234
はNANDゲート、235はNORゲート、236〜239は複合ゲート
のOR−NAND（236a〜239aがOR部、236b〜239bがNAND部
分）である。
第25図にＮ＝8,K＝5,1≦Ｌ≦32（０≦ｓ≦31）のオーバ
ーシフト検出回路例を示す。この図の240は第24図に示
した前記５ビット・マグニチュードコンパレータ、241
〜243はインバータ、244〜246はNORゲート、 247〜249はNANDゲートである。
ーシフト検出回路例を示す。この図の240は第24図に示
した前記５ビット・マグニチュードコンパレータ、241
〜243はインバータ、244〜246はNORゲート、 247〜249はNANDゲートである。
浮動小数点データの桁合せには、本発明の差動バレルシ
フタが２個必要である。前述の例では、一方のシフタで
は、もう一方のシフタと制御入力の接続を逆にする必要
がある。すなわち、データＡについてはBEをａ、AEをｂ
として入力し、データＢについてはAEをａ、BEをｂとし
て入力するのである。第26図は、制御入力の減算を行な
う順序をａ−ｂとｂ−ａとで切換えることのできる本発
明の差動バレルシフタである。第26図の250〜251は減算
器で、減算方向の切換入力ｔが供給可能である。252は
バレルシフタ、253はアンダーフロー検出回路、254はオ
ーバーシフト検出回路、255はアンダーフロー処理のた
めの第１のセレクタ、256はオーバーシフト処理用のゼ
ロ出力回路、257は制御入力選択用の第２のセレクタ
で、それそぞれは第22図の各部202〜207と同じ動作をす
る。
フタが２個必要である。前述の例では、一方のシフタで
は、もう一方のシフタと制御入力の接続を逆にする必要
がある。すなわち、データＡについてはBEをａ、AEをｂ
として入力し、データＢについてはAEをａ、BEをｂとし
て入力するのである。第26図は、制御入力の減算を行な
う順序をａ−ｂとｂ−ａとで切換えることのできる本発
明の差動バレルシフタである。第26図の250〜251は減算
器で、減算方向の切換入力ｔが供給可能である。252は
バレルシフタ、253はアンダーフロー検出回路、254はオ
ーバーシフト検出回路、255はアンダーフロー処理のた
めの第１のセレクタ、256はオーバーシフト処理用のゼ
ロ出力回路、257は制御入力選択用の第２のセレクタ
で、それそぞれは第22図の各部202〜207と同じ動作をす
る。
前記第１の減算器250の出力d1は切換入力ｔによって のように決定される。前記第２の減算器251においては である。
第27図、第28図に指数部ビット数Ｎ＝８、シフタ制御入
力ビット数Ｋ＝５の場合の減算器の例をしめす。これら
図の260〜267は減算方向切換入力付きの１ビット減算器
である。
力ビット数Ｋ＝５の場合の減算器の例をしめす。これら
図の260〜267は減算方向切換入力付きの１ビット減算器
である。
第29図に上記減算方向切換入力付き１ビット減算器の例
を示す。この図の270はインバータ、271〜275はNANDゲ
ート、276〜278は複合ゲートOR−NAND（276a〜278aがO
R,276b〜278bがNAND部分）である。
を示す。この図の270はインバータ、271〜275はNANDゲ
ート、276〜278は複合ゲートOR−NAND（276a〜278aがO
R,276b〜278bがNAND部分）である。
上記減算器の論理式は次式で表される。
Ｄ＝A1B1Ci …［32］ この回路の真理値表を第30図に示す。
本発明によれば、差動バレルシフタ２個だけで、浮動小
数点データの桁合せが行える。ALUとの接続方法を第31
図に示す。この図の280〜281は本発明の各差動バレルシ
フタで、第21図に例を示したものである。282はALUであ
る。図示の如く各ブロック280〜282間の領域283の配線
が単純で、互いの配線の交差が極めて少ない。またその
機構成要素である減算器には第２図ないし第３図に示し
たような桁借り信号伝搬型（ボロー・リップル・タイ
プ）の簡単なものが使用できる。第１図においてバレル
シフタ12を制御する信号は、減算器10の出力であるが、
これは第０桁から第Ｋ−１桁へ向かってD0,D1,…,DK-1
の順序で決定される。バレルシフタの各シフト段をこの
順序で入力から出力へと並べておけば、制御信号の生成
時間とバレルシフタの遅延時間とを相殺することが可能
であり、このことは従来技術においても言える。ところ
が、従来の構成（第32図）では、第Ｋ桁〜第Ｎ−１桁の
信号が、第Ｋ−１桁の信号DK-1より遅れて生成される。
前述のアンダーフローおよびオーバーシフトの検出には
これらの桁の信号が必要なため、その処理を行うのにシ
フタ完了後なおＫ〜Ｎ−１桁の信号成生を待つことにな
る。そこで従来では減算器にCLAタイプを用いるなどし
て高速化を図っていた。本発明の方法では、信号D0と
DK,D1とDK+1の順にバレルシフタの制御信号と例外処理
のための信号とが同時に生成されるため、従来例のよう
な問題は発生しない。
数点データの桁合せが行える。ALUとの接続方法を第31
図に示す。この図の280〜281は本発明の各差動バレルシ
フタで、第21図に例を示したものである。282はALUであ
る。図示の如く各ブロック280〜282間の領域283の配線
が単純で、互いの配線の交差が極めて少ない。またその
機構成要素である減算器には第２図ないし第３図に示し
たような桁借り信号伝搬型（ボロー・リップル・タイ
プ）の簡単なものが使用できる。第１図においてバレル
シフタ12を制御する信号は、減算器10の出力であるが、
これは第０桁から第Ｋ−１桁へ向かってD0,D1,…,DK-1
の順序で決定される。バレルシフタの各シフト段をこの
順序で入力から出力へと並べておけば、制御信号の生成
時間とバレルシフタの遅延時間とを相殺することが可能
であり、このことは従来技術においても言える。ところ
が、従来の構成（第32図）では、第Ｋ桁〜第Ｎ−１桁の
信号が、第Ｋ−１桁の信号DK-1より遅れて生成される。
前述のアンダーフローおよびオーバーシフトの検出には
これらの桁の信号が必要なため、その処理を行うのにシ
フタ完了後なおＫ〜Ｎ−１桁の信号成生を待つことにな
る。そこで従来では減算器にCLAタイプを用いるなどし
て高速化を図っていた。本発明の方法では、信号D0と
DK,D1とDK+1の順にバレルシフタの制御信号と例外処理
のための信号とが同時に生成されるため、従来例のよう
な問題は発生しない。
なお、本発明は実施例のみに限られず種々の応用が可能
である。例えば本発明の用途は加、減算次の桁合せのみ
に限られることはない。また本発明の構成は、第１の実
施例と第２〜第８の実施例の要部とをそれぞれ組み合わ
せたものとすることができる。
である。例えば本発明の用途は加、減算次の桁合せのみ
に限られることはない。また本発明の構成は、第１の実
施例と第２〜第８の実施例の要部とをそれぞれ組み合わ
せたものとすることができる。
［発明の効果］ 以上説明した如く本発明によれば、構成が簡単かつ桁合
せ動作が高速で、集積回路化に適した差動バレルシフタ
が提供できるものである。
せ動作が高速で、集積回路化に適した差動バレルシフタ
が提供できるものである。
【図面の簡単な説明】 第１図は本発明の第１実施例の構成図、第２図ないし第
６図は同構成の一部回路図、第７図はその動作を示す図
表、第８図は本発明の第２実施例の構成図、第９図ない
し第14図は同構成の一部回路図、第15図は本発明の第３
実施例の構成図、第16図、第17図は同構成の一部回路
図、第18図は本発明の第４実施例の構成図、第19図は同
構成の一部回路図、第20図は本発明の第５実施例の構成
図、第21図は本発明の第６実施例の構成図、第22図は本
発明の第７実施例の構成図、第23図ないし第25図は同構
成の一部回路図、第26図は本発明の第８実施例の構成
図、第27図ないし第29図は同構成の一部回路図、第30図
はその回路の動作を示す図表、第31図は上記実施例を用
いて浮動小数点データの桁合せを行なうときの全体的構
成図、第32図は従来装置の構成図である。 10,11,60,61,130,131,160,161,180,181,190,191,200,20
1,250,251……減算器、12,62,132,162,182,192,202,252
……バレルシフタ、13,63,133,13,183,193,203,253……
アンダーフロー検出回路、14,64,134,164,184,194,254
……オーバーシフト検出回路、135,165,185,186,195,19
7,205,207,255,257……セレクタ、166,196,206,256……
ゼロ出力回路、280,281……差動バレルシフタ。
６図は同構成の一部回路図、第７図はその動作を示す図
表、第８図は本発明の第２実施例の構成図、第９図ない
し第14図は同構成の一部回路図、第15図は本発明の第３
実施例の構成図、第16図、第17図は同構成の一部回路
図、第18図は本発明の第４実施例の構成図、第19図は同
構成の一部回路図、第20図は本発明の第５実施例の構成
図、第21図は本発明の第６実施例の構成図、第22図は本
発明の第７実施例の構成図、第23図ないし第25図は同構
成の一部回路図、第26図は本発明の第８実施例の構成
図、第27図ないし第29図は同構成の一部回路図、第30図
はその回路の動作を示す図表、第31図は上記実施例を用
いて浮動小数点データの桁合せを行なうときの全体的構
成図、第32図は従来装置の構成図である。 10,11,60,61,130,131,160,161,180,181,190,191,200,20
1,250,251……減算器、12,62,132,162,182,192,202,252
……バレルシフタ、13,63,133,13,183,193,203,253……
アンダーフロー検出回路、14,64,134,164,184,194,254
……オーバーシフト検出回路、135,165,185,186,195,19
7,205,207,255,257……セレクタ、166,196,206,256……
ゼロ出力回路、280,281……差動バレルシフタ。
Claims (8)
- 【請求項１】浮動小数点表示された２数の指数部データ
に対応する二つの制御信号の下位ビットの差を計算して
その差および桁借り信号を発生する第１の減算器と、前
記制御信号の残りの上位ビットの差を計算してその差お
よび桁借り信号を発生する第２の減算器と、前記第１お
よび第２の減算器の発生する桁借り信号と前記第２の減
算器の差出力とから前記二つの制御信号の差が負になっ
たことを検出してアンダーフロー信号を発生するアンダ
ーフロー検出手段と、前記第１の減算器の差出力の値に
応じて、浮動小数点表示された２数の仮数部データの全
ビットを一方向にシフトして出力するデータシフト手段
と、前記アンダーフロー検出手段に入力される少なくと
も前記第２の減算器の出力と第１および第２の減算器の
桁借り信号から制御信号の差がデータシフト手段でシフ
ト出来る限界を越えたことを検出するオーバーシフト検
出手段とを具備したことを特徴とする差動バレルシフ
タ。 - 【請求項２】前記オーバーシフト検出手段には、アンダ
ーフロー検出手段に入力される信号のほかに前記第１の
減算器の差出力の一部または全部も入力してオーバーシ
フト検出を行わせるようにしたことを特徴とする請求項
１に記載の差動バレルシフタ。 - 【請求項３】前記アンダーフロー信号が有効状態になっ
たときには、前記データシフト手段の出力の代りに、前
記データシフト手段の入力データを出力する出力データ
切換え手段を具備したことを特徴とする請求項１に記載
の差動バレルシフタ。 - 【請求項４】前記オーバーシフト信号が有効状態になっ
たときには前記データシフト手段の出力または前記出力
データ切換え手段の出力を全ビットとも０にしてしまう
ゼロ出力回路を具備したことを特徴とする請求項３に記
載の差動バレルシフタ。 - 【請求項５】前記ゼロ出力回路のかわりにデータセレク
タを具備し、該セレクタを介して、前記オーバーシフト
信号が有効状態になったときには、前記入力データとは
別の外部入力信号を出力できる手段を具備したことを特
徴とする請求項４に記載の差動バレルシフタ。 - 【請求項６】前記アンダーフロー信号が有効状態のとき
には、前記二つの制御信号のどちらか一方を選択して出
力する制御信号選択手段を具備したことを特徴とする請
求項１に記載の差動バレルシフタ。 - 【請求項７】前記オーバーシフト検出手段には、外部か
らシフト量の限界を入力するための入力端子を設けてシ
フト量の上限設定を可能にしたシフト量上限設定手段を
具備したことを特徴とする請求項１に記載の差動バレル
シフタ。 - 【請求項８】前記第１、第２の減算器には、減算される
２数の順序が設定できるものを用いることにより前記二
つの制御信号の役割（被減算数と減算数を相互に入れ換
える）を交換可能にする手段を具備したことを特徴とす
る請求項１に記載の差動バレルシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278789A JPH0792741B2 (ja) | 1988-11-04 | 1988-11-04 | 差動バレルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278789A JPH0792741B2 (ja) | 1988-11-04 | 1988-11-04 | 差動バレルシフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125328A JPH02125328A (ja) | 1990-05-14 |
| JPH0792741B2 true JPH0792741B2 (ja) | 1995-10-09 |
Family
ID=17602204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63278789A Expired - Fee Related JPH0792741B2 (ja) | 1988-11-04 | 1988-11-04 | 差動バレルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792741B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007329252A (ja) * | 2006-06-07 | 2007-12-20 | Sharp Corp | 気相成長方法および気相成長装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142736A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | 浮動小数点加減算方式 |
| JPH0680487B2 (ja) * | 1984-08-15 | 1994-10-12 | 株式会社日立製作所 | 演算処理装置 |
-
1988
- 1988-11-04 JP JP63278789A patent/JPH0792741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02125328A (ja) | 1990-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |