JPH0787405B2

JPH0787405B2 - エコ−除去装置

Info

Publication number: JPH0787405B2
Application number: JP22830086A
Authority: JP
Inventors: 晃金政
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-09-29
Filing date: 1986-09-29
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: JPS6384325A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、２線双方向ディジタル伝送を実現するための
エコー除去装置に関する。

〔従来の技術〕

ペア線を媒体として２線双方向ディジタル伝送を実現す
るための公知の技術としてエコーキャンセラが知られて
いる（アイイーイーイー・トランザクションズ・オン・
アクースティックス・スピーチ・アンド・シグナル・プ
ロセッシング（IEEE TRANSACTIONS ON ACOUSTICS,SPEEC
H AND SIGNAL PROCESSING）27巻６号,1979,768〜781ペ
ージ）。エコーキャンセラは、エコーのインパルス応答
の長さ分のタップ係数を持つ適応（アダプティブ）フィ
ルタを用いて送出データ系列に対応した擬似エコー（エ
コーレプリカ）を生成することにより、２線/4線変換回
路にて送信回路から受信回路に漏れ込むエコーを抑圧す
るように動作する。この時、適応フィルタの各タップ係
数は、エコーと受信信号が混在した混在信号からエコー
レプリカを差引いた差信号と送信データとの相関をとる
ことにより逐次修正される。このような適応フィルタの
係数を修正するための収束アルゴリズムについては前記
文献に記載されており、その代表的なものとして、スト
キャスティック・イタレーション・アルゴリズム（Stoc
hastic Iteration Algorithm）とサイン・アルゴリズム
（Sign Algorithm）が知られている。

第４図は、ストキャスティック・イタレーション・アル
ゴリズムを採用した場合のエコーキャンセラの従来例を
示したものである。ここで第４図の回路は、２線伝送路
４を介して対向で接続されているものとする。加入者ケ
ーブルを対象とすれば、一方は局側に、他方は加入者側
に設置される。ここでは説明は簡単にするためにベース
バンド伝送を仮定する。

第４図の回路は、第４図に示すように、送信部２と、ハ
イブリッド・トランス（HYB）３と、低域通過フィルタ
５を有すると共に、減算器６と、A/Dコンバータ（ADC）
12と、乗算器13と、適応フィルタ10と、D/Aコンバータ
（DAC）11を有している。

適応フィルタ10は、送信データ系列を受け動作するもの
で、この適応フィルタ10,D/Aコンバータ11,減算器6,A/D
コンバータ12及び乗算器13は閉ループを形成しており、
後述のように、ここでエコーの除去が行われる。

また、第４図に示すように、減算器６の出力が与えられ
る等化器７と、この等化器７の出力が供給されるクロッ
ク抽出回路14と、発振器15と、ディジタル・フェーズ・
ロック・ループ（DPLL）16と、タイミング信号発生回路
17と、そして等化器７の出力が供給される復調器８を備
えている。

なお、第４図中、１は入力端子、９は出力端子を示す。

第４図において、入力端子１には２値データ系列が供給
され、これが送信部２及び適応フィルタ10に入力され
る。送信部２にて２値データ系列は伝送路符号に変換さ
れた後、ハイブリッド・トランス（HYB）３を介して、
２線伝送路４に送出される。一方、送信部２にて発生さ
れた送信信号の一部は、エコー成分としてハイブリッド
・トランス３の出力に現れ、低域通過フィルタ５に供給
される。また、第４図の回路に対向した相手側から送出
された受信信号は、２線伝送路４及びハイブリッド・ト
ランス３を介して低域通過フィルタ５に供給される。従
って、低域通過フィルタ５の出力は、受信信号とエコー
が混在した混在信号となる。なお、低域通過フィルタ５
の役割は、所望の信号帯域以外の周波数成分を抑圧する
ことにある。低域通過フィルタ５の出力は減算器６に供
給される。ここで、適応フィルタ10,D/Aコンバータ（DA
C）11,減算器6,A/Dコンバータ（ADC）12及び乗算器13か
ら成る閉ループ回路は、低域通過フィルタ５の出力であ
る混在信号中のエコーを除去するように動作する。これ
は、適応フィルタ10がエコーレプリカを生成することに
より実現される。ここで、適応フィルタ10について詳細
に説明する。

第５図は、第４図の適応フィルタ10の詳細ブロックを示
したものである。第５図における入力信号S₁₀₃及びS₁₀₄
は、それぞれ第４図の入力端子１から供給された２値デ
ータ系列（±１の値をとるものと仮定する）及び乗算器
13の出力に対応している。また、第５図における出力信
号S₁₀₅は、第４図の適応フィルタ10の出力信号に対応し
ている。

適応フィルタ10は、第５図に示すように、遅延素子100₁
〜100_N-1と、係数発生回路A₁〜A_Nと、乗算器101₁〜101_N
と、この各乗算器101₁〜101_Nの出力が供給される加算器
102によって構成されている。

各遅延素子100₁〜100_N-1の遅延時間については、それぞ
れ一定の遅延時間Ｔ秒に設定されている。

第５図において、２値データ系列S₁₀₃は、遅延素子10
0₁,乗算器101₁及び係数発生回路A₁に供給される。Ｔ秒
の遅延を与える遅延素子100₁,100₂・・・,100_N-1は、こ
の順に接続されており、これらは各々フリップ・フロッ
プで実現することができる。これら遅延素子で構成され
る部分を入力データ処理部と名付ける。ここで、Ｎは２
以上の整数であり、また、２値データ系列S₁₀₃のデータ
レートは1/Tビット／秒とする。遅延素子100_i（ｉ＝1,
・・・,N−１）の出力は、それぞれ乗算器101_i+1及び係
数発生回路A_i+1に供給される。乗算器101_j（ｊ＝1,・・
・,N）では、係数発生回路A_jの出力であるタップ係数と
入力データが掛けられた後、各乗算結果はすべて加算器
102に入力され加算され、エコーレプリカS₁₀₅を出力す
る。なお入力信号S₁₀₄は、Ｎ個の係数発生回路A₁,A₂,・
・・,A_Nに供給されている。

次に、係数発生回路について詳細に説明する。

第６図は第５図の係数発生回路A_i（ｉ＝1,2,・・・,N）
の詳細ブロック図を示したものである。第６図の入力信
号S₂₀₀は、第５図における２値データ系列S103又は遅延
素子100₁,100₂,・・・,100_N-1の出力信号に対応してい
る。また、第６図の入力信号S₂₀₁は、第５図における入
力信号S₁₀₄に対応している。さらに、第６図の出力信号
S₂₀₂は、第６図における係数発生回路A_iの出力に対応し
ている。

係数発生回路A_iは、第６図に示す如く、乗算器203と、
加算器204と、遅延素子205から成っており、遅延素子20
5の遅延時間はＴ秒に設定されている。

第６図において、入力信号S₂₀₀及びS₂₀₁は乗算器203に
供給されその乗算結果は加算器204の一方の入力とな
る。加算器204の出力はＴ秒の遅延素子205を介して帰還
されており、Ｔ秒毎に行われる係数の更新は、乗算器20
3に供給されている入力信号S₂₀₀とS₂₀₁の相関値と１秒
前の係数値に加えることにより実現される。遅延素子20
5の出力信号S₂₀₂が係数となる。

以上第５図及び第６図を参照して説明した第４図の適応
フィルタ10により発生されたエコーレプリカは、D/Aコ
ンバータ11に供給され、ディジタル信号からアナログ信
号に変換されて減算器６の一方の入力となる。減算器６
では低域通過フィルタ５の出力信号である混在信号（＝
〔エコー〕＋〔受信信号〕）からエコーレプリカを差引
いた差信号（＝〔残留エコー〕＋〔受信信号〕、但し
〔残留エコー〕＝〔エコー〕−〔エコーレプリカ〕）が
得られ、等化器７及びA/Dコンバータ12に供給される。A
/Dコンバータ12により減算器６の出力である差信号はア
ナログ信号からディジタル信号に変換される。さらにA/
Dコンバータ12の出力は、乗算器13にて２α（αは定
数）倍された後、誤差信号として適応フィルタ10に供給
される。なお、第５図の入力信号S₁₀₄が誤差信号に対応
している。

第４図において、等化器７により線絡特性に対する等化
が行われた後、復調器８にて２値データ系列に戻され出
力端子９に供給される。一方、等化器７の出力信号はク
ロック抽出回路14に供給され、受信信号よりクロック成
分の抽出が行われる。クロック抽出回路14で抽出された
クロックはディジタル・フェーズ・ロック・ループ（DP
LL）16に供給される。DPLL16には、発振器15の出力も供
給されており、この出力を適当に分周したクロックと、
クロック抽出回路14により抽出されたクロックとの位相
の比較を行う。受信信号から抽出されたクロック位相に
追従するよう、発振器15の出力クロックに対し、１クロ
ック分のパルスの挿入、脱落が行われる。DPLL16の出力
はタイミング信号発生回路17に供給され、第４図の各部
で必要とされる各種タイミング信号を発生する。

〔発明が解決しようとする問題点〕

ここで、第４図の回路が局側に設置されている場合、タ
イミング発生回路17の出力は復調器８に供給するのみで
あり、送信部2,適応フィルタ10,D/Aコンバータ11及びA/
Dコンバータ12には、高精度のクロックにより発生され
た各種タイミング信号が供給される。これに対し、第４
図の回路が加入者側に設置されている場合には、受信信
号より抽出したクロック系に同期させてデータを送出す
る必要があることから、タイミング信号発生回路17で
は、復調器８のみならず、送信部2,適応フィルタ10,D/A
コンバータ11及びA/Dコンバータ12に対しても必要なタ
イミング信号を供給させねばならない。ここで、第４図
において、発信器15は、局側のクロック発生源とは、独
立に動作する。従って、発信器15の供給を受けるDPLL16
は、受信信号のタイミング位相に追従するように、発信
器15から発生するクロックをｍ分周してＴ秒毎のタイミ
ング信号を発生するが、これが前記受信信号のタイミン
グ位相とずれてきた場合、（ｍ±１）分周させて、タイ
ミング位相を合わせる動作をする。これが、第４図の回
路動作が、発信器15の±１クロック分の位相ジャンプを
生じる原因となる。このような位相のジャンプを生じる
タイミング信号を用いて、適応フィルタ10を動作させる
と、位相のジャンプが生じた時、位相ジャンプが生じる
前に発生したエコーと、これを除去するために発生する
エコーレプリカの位相関係が発信器15の１クロック分だ
けずれることに起因し、一時的に残留エコーが増加す
る。この一時的な残留エコーの増加は、位相ジャンプ発
生時に急激に生じ、急速に低下するという性質を持って
いる。一方、適応フィルタ10の適応動作は、ある一定の
時定数をもって動作するものであり、適応フィルタ10で
は、この急激な変化への追従動作に対応できないので、
伝送可能距離が短くなるという欠点があった。ここで、
位相ジャンプに起因する残留エコーの増加が、急速に低
下する理由は、位相ジャンプが生じた後の送信データに
起因するエコーとエコーレプリカのタイミング位相関係
が元に戻るためである。また、この欠点を解決するため
の従来の技術として、アナログのPLLを用いてクロック
ジッタを抑圧するという方法が知られているが、VCXO
（電圧制御型発振器）及びアナログ回路を必要とし、ハ
ードウェアが増加し、従って、LSI化に好ましくないこ
と等が問題となっていた。

本発明の目的は、タイミング位相のジャンプに起因する
残留エコーの増加を抑圧することのできるエコー除去装
置を提供することにある。

また本発明の他の目的は、ハードウェア規模が小さくか
つLSI化に適合するエコー除去装置を提供することにあ
る。

〔問題点を解決するための手段〕

本発明は、送信回路より受信回路へ漏れ込むエコーを除
去するためのエコー除去装置において、局側のクロックとは独立に動作するクロック発信器の出
力を入力とし受信信号から抽出されたタイミング信号に
同期するように動作するデジタル・フェーズ・ロック・
ループと、送信データ系列を受け、前記デジタル・フェーズ・ロッ
ク・ループの出力クロックに基づき動作する第１の適応
フィルタと、前記送信データ系列が供給され、かつ前記デジタル・フ
ェーズ・ロック・ループの出力クロックに基づき動作す
る適応フィルタであって、前記局側のクロックに同期さ
れるよう動作する際、前記デジタル・フェーズ・ロック
・ループの出力クロックに生じる位相ジャンプが発生し
た時に、位相ジャンプが生じた時から、一定時間毎に、
遅延時間の短い方のタップから１タップずつタップ数を
減少させながら１タップになるまで動作する第２の適応
フィルタと、前記第１及び第２の適応フィルタの出力を加算しエコー
レプリカを得る手段とを備えることを特徴としている。

〔作用〕

本発明においては、クロック位相のジャンプに起因して
生じる残留エコーの増加分に対応するエコーレプリカを
生成するための補正用の適応フィルタを別途用意し、位
相のジャンプが生じた時点よりある一定時間だけ、補正
用の適応フィルタを動作させることにより、残留エコー
の増加を防止する。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図において、第４図と同一の参照番号を付与された機
能ブロックは第４図と同一の機能を有するものとする。

第１図に示すように、この回路も、送信部２、２線伝送
路４に接続したハイブリッド・トランス（HYB）３、低
域通過フィルタ５、減算器６、A/Dコンバータ12、乗算
器13、適応フィルタ10、D/Aコンバータ11、等化器７、
復調器８、クロック抽出回路14、発振器15、タイミング
信号発生回路17を有しており、これは第４図の場合のも
のと同様である。

第４図と比較して第１図の相違点は、補正用適応フィル
タ18及び加算器19が追加されている点であり、また、こ
れらの追加機能に伴い、DPLL16より、クロック位相のジ
ャンプが生じた時刻を示す位相ジャンプ発生表示信号S
₂₀及びこれに対応する位相のジャンプが遅れか進みかを
示す位相遅れ／進み表示信号S₂₁が補正用適応フィルタ1
8に供給されるようになっている。また、乗算器13の出
力は、適応フィルタ10のみならず、補正用適応フィルタ
18にも供給されており、タップ係数の更新に用いられ
る。

加算器19は、適応フィルタ10及び補正用適応フィルタ18
の出力を加算しエコーレプリカを得るものであり、また
適応フィルタ10及び補正用適応フィルタ18は入力端子１
からの送信データ系列を受け動作するものであるが、こ
れら適応フィルタ10と補正用適応フィルタ18について
は、これら適応フィルタ10,18を動作させるクロックに
位相のジャンプが生じた場合、適応フィルタ10は位相の
ジャンプが生じないときと全く同一の動作を行うのに対
し、補正用適応フィルタ18は、位相のジャンプが生じた
時刻から一定時間毎に１タップずつタップ数を減少させ
ながら１タップになるまで動作する。

すなわち、第１図の適応フィルタ10は、従来例を示す第
４図の適応フィルタ10と全く同一の構成で実現すること
ができる。これに対して、第１図の補正用適応フィルタ
18は、クロック位相ジャンプに起因して発生する残留エ
コーの増加分に対応したエコーレプリカを発生する役割
を担っており、クロック位相のジャンプの発生とは無関
係に常に動作する適応フィルタ10とは内部の構成が若干
異なっている。

第２図は、第１図の補正用適応フィルタ18の入力データ
処理部の一例を示したものであり、これ以外の部分は、
第５図に示す構成と全く同一である。第２図において、
第５図と同一の参照番号を付与された機能ブロック又は
信号は、同一の意味を持つものとする。第２図におい
て、位相ジャンプ発生表示信号S₂₀は、遅延素子106₁,論
理和素子107₁,107₂,・・・,107_N-1及び論理積素子109₁
に入力される。Ｔ秒の遅延を与える遅延素子106₁,106₂,
106₃,・・・,106_N-2及び106_N-1は、この順にそれぞれ論
理和素子107₁,107₂,107₃,・・・,107_N-2を介して接続さ
れていて各遅延素子106_i（ｉ＝1,2,・・・,N−１）の出
力がそれぞれ論理和素子107_iの一方の入力となってお
り、さらに遅延素子106_N-1の出力も論理和素子107_N-1に
一方の入力として供給されている。各論理和素子107
_i（ｉ＝1,2,・・・,N−１）の他方の入力としては、位
相ジャンプ発生表示信号S₂₀が共通に入力されている。
さらに、位相ジャンプ発生表示信号S₂₀は、論理積素子1
09₁の一方の入力として供給されると同時に、各論理和
素子107_i（ｉ＝1,2,・・・,N−１）の出力はそれぞれ論
理積素子109_i+1の一方の入力として供給されている。一
方、２値データ系列S₁₀₃は、遅延素子100₁及び乗算器10
8₁に入力される。Ｔ秒の遅延を与える遅延素子100₁,100
₂,100₃,・・・,100_N-1はこの順に接続されており、それ
ぞれの出力は乗算器108₂,108₃,108₄,・・・,108_Nに供給
される。ここで、乗算器108₁,108₂,・・・,108_Nは、＋
１又は−１を掛ける乗算器であり、共通の制御信号とし
て入力される位相遅れ／進み表示信号S₂₁により、＋１
を乗算するか−１を乗算するかが決定される。なお、２
値データ系列S₁₀₃は＋１又は−１の値をとることを仮定
しているので乗算器108_i（ｉ＝1,2,・・・,N）は単に排
他的論理和素子で実現できることは明らかであろう。乗
算器108_i（ｉ＝1,2,・・・,N）の出力は論理積素子109_i
の他方の入力となる。乗算器108_i（ｉ＝1,2,・・・,N）
の出力と論理積素子109_iの出力とが組合わされて３値を
示す２ビットのデータとして、Ｎ個のデータD_iとして出
力される。ここでＮ個の出力データD_iは、第５図におい
て出力されるＮ個の出力データに図の左側から順に対応
しているものとする。

次に、第２図の回路動作について第３図に示すタイミン
グチャートを参照して詳細に説明する。第３図（ａ）及
び（ｂ）はそれぞれ第２図に示す入力信号である位相ジ
ャンプ発生表示信号S₂₀及び位相遅れ／進み表示信号S₂₁
のタイミングを示す。第３図（ａ）では、“1"の時にク
ロック位相のジャンプが発生したことを示している。ま
た、これに対応して、発生したクロック位相のジャンプ
が進み位相なのか遅れ位相なのかを“0"と“1"で表した
のが第３図（ｂ）である。従って第３図（ｂ）の変化点
は、第３図（ａ）に示すパルスの立上り時点に一致す
る。一方、第３図（ｃ），（ｄ），（ｅ）及び（ｆ）
は、論理和素子107₁,107₂,107_N-2及び107_N-1の出力信号
のタイミングチャートを示したものである。これらは、
すべて第３図（ａ）に示すパルスの立上り時点で“1"と
なり、それぞれ2T秒,3T秒，（Ｎ−１）・Ｔ秒及びＮ・
Ｔ秒の間“1"を保持した後“0"となる。従って、第２図
において、論理積素子109₁,109₂,109₃,・・・,109_N-1及
び109_Nの出力は、クロック位相のジャンプが発生した時
点よりそれぞれＴ秒,2T秒,3T秒，・・・，（Ｎ−１）・
Ｔ秒及びＮ・Ｔ秒の間“1"を保持し、この間以外は“0"
となるから、第１図の補正用適応フィルタ18は、クロッ
ク位相のジャンプが発生した時点より、Ｔ秒間はＮタッ
プの適応フィルタとして、次のＴ秒間は（Ｎ−１）タッ
プの適応フィルタとして動作し、さらに、Ｔ秒毎にタッ
プ数が１タップずつ減少し、Ｎ・Ｔ秒後には、補正用適
応フィルタ18は、その動作を停止する。フィルタ動作の
停止は、次に、クロック位相のジャンプが発生するまで
持続する。このように、補正用適応フィルタ18がタップ
数を変化させながら動作する理由は、以下の通りであ
る。クロック位相のジャンプが生じた時刻をｔ＝t₀と仮
定すると、第１図において、ｔ≧t₀の時刻を対象とした
低域通過フィルタ５の出力中のエコーは、送信部２にて
ｔ＜t₀の時刻に生成された送信信号に起因する第１のエ
コー成分と、ｔ＞t₀の時刻に生成された送信信号に起因
する第２のエコー成分とに分けられる。一方、適応フィ
ルタ10で生成されるエコーレプリカは、ｔ≧t₀の時刻に
はクロック位相がジャンプした後のタイミングで動作す
るので、第１のエコー成分は、所望通り抑圧されるのに
対し、第２のエコー成分は、エコーレプリカと１クロッ
ク分の位相差を生じ、所望のエコー抑圧度が得られない
ことになる。この残留エコー増加分を補償する役割を担
うのが、補正用適応フィルタ18であり、時刻ｔがｔ＝t₀
より進むに従って、第２のエコー成分に関係するデータ
はＴ秒毎に一個ずつ減少するから、補正用適応フィルタ
18のタップ数は、ｔ＝t₀の時刻よりＴ秒毎にタップ数を
減少させる必要があるのである。

このように、適応フィルタ10,18を動作させるクロック
に位相のジャンプが生じた場合、クロック位相のジャン
プに起因して発生する残留エコー増加分に対応するエコ
ーレプリカは、補正用適応フィルタ18にて発生され加算
器19に供給され、ここで適応フィルタ10の出力と加算さ
れる。従って、加算器19の出力には、クロック位相のジ
ャンプが生じた時にも、これに対応したエコーレプリカ
が得られ、このような加算器19の出力がD/Aコンバータ1
1を介して減算器６の一方の入力として供給され、これ
が低域通過フィルタ５の出力から差引かれることにより
エコーの除去が行われる。

このようにして、第１図及び第２図に示した構成によれ
ば、２線/4線変換回路の４線側にて送信回路より受信回
路へ漏れ込むエコーを除去する場合、送信データ系列を
受け動作する適応フィルタ10および補正用適応フィルタ
18と、適応フィルタ10および補正用適応フィルタ18の出
力を加算しエコーレプリカを得る手段とを少なくとも備
え、適応フィルタ10及び補正用適応フィルタ18を動作さ
せるクロックに位相のジャンプが生じた時、適応フィル
タ10は、位相のジャンプが生じない時と全く同一の動作
を行うのに対し、補正用適応フィルタ18は、位相のジャ
ンプが生じた時刻から、一定時間毎に１タップずつタッ
プ数を減少させながら、１タップになるまで動作するよ
うに構成することにより、クロック位相のジャンプに起
因する残留エコーの増大を防止することができる。この
ため、従来のように、クロックの位相のジャンプが生じ
たときの残留エコーの増加による問題はなく、加算器19
からはクロック位相のジャンプに起因して生じる残留エ
コーの増加分に対応するエコーレプリカを含む出力が取
り出され、これが減算器６に供給されてエコーの除去が
なされることになるから、DPLL16で生成されたクロック
で発生される各種タイミング信号でエコーキャンセラを
動作させても、所望のエコー抑圧度が確保できる。

また、クロック位相のジャンプは、１クロック分のクロ
ック挿入及び脱落から生じるため、それぞれ１クロック
分の位相の遅れ及び進みという現象となるが、この場
合、クロック位相の遅れジャンプ及び進みジャンプに起
因する残留エコーの各増加分は、各々の絶対値はほぼ等
しく極性が逆になるので、このことを利用し、補正用適
応フィルタ18の係数メモリの容量を半分にすることが可
能となる。

更に、従来のように、アナログのPLLを用いる必要もな
く、また補正用適応フィルタ18についてもこれは適応フ
ィルタ10と同様、ディジタル回路で構成することがで
き、ハードウェアの規模も小さくて済む。

なお、適応フィルタ10のタップ数及び補正用適応フィル
タ18の最大タップ数は、それぞれＮとしてこれまで説明
して来たが、これは異なっても良い。一般には、後者の
方が前者よりもかなり小さい値である。

また、第１図において低域通過フィルタ５と減算器６の
間にA/Dコンバータを挿入し、以後の処理をすべてディ
ジタル処理で実現することもできる。この時、D/Aコン
バータ11及びA/Dコンバータ12は不要となる。

〔発明の効果〕

以上詳細に述べたように本発明によれば、クロックの位
相ジャンプに起因して一時的に発生する残留エコー増加
分に対応したエコーレプリカを生成するための補正用の
適応フィルタを付加し残留エコーの増大を防止すること
ができるので、クロック位相のジャンプを生じるタイミ
ング信号でエコーキャンセラを動作させても、タイミン
グ信号のジッタが十分抑圧された条件と同等のエコー抑
圧度が確保でき、伝送可能距離を伸ばすことが可能とな
る。また、補正用の適応フィルタも、すべてディジタル
回路で実現できるから、LSI化に適合しているという利
点も有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は第１図の補正用適応フィルタの入力データ処理
部の一例の詳細ブロック図、第３図はその動作を説明するためのタイミングチャー
ト、第４図は従来例を示すブロック図、第５図は第４図の適応フィルタの詳細ブロック図、第６図は第５図の係数発生回路を示す図である。１……入力端子２……送信部３……ハイブリッド・トランス４……２線伝送路５……低域通過フィルタ６……減算器７……等化器８……復調器９……出力端子 10……適応フィルタ 11……D/Aコンバータ 12……A/Dコンバータ 13,101₁〜101_N,108₁〜108_N,203……乗算器 14……クロック抽出回路 15……発振器 16……ディジタル・フェーズ・ロック・ループ 17……タイミング信号発生回路 18……補正用適応フィルタ 19,102,204……加算器 100₁〜100_N-1,106₁〜106_N-1,205……遅延素子 107₁〜107_N-1……論理和素子 109₁〜109_N……論理積素子 A₁〜A_N……係数発生回路

Claims

【特許請求の範囲】

【請求項１】送信回路より受信回路へ漏れ込むエコーを
除去するためのエコー除去装置において、局側のクロックとは独立に動作するクロック発信器の出
力を入力とし受信信号から抽出されたタイミング信号に
同期するように動作するデジタル・フェーズ・ロック・
ループと、送信データ系列を受け、前記デジタル・フェーズ・ロッ
ク・ループの出力クロックに基づき動作する第１の適応
フィルタと、前記送信データ系列が供給され、かつ前記デジタル・フ
ェーズ・ロック・ループの出力クロックに基づき動作す
る適応フィルタであって、前記局側のクロックに同期さ
れるよう動作する際、前記デジタル・フェーズ・ロック
・ループの出力クロックに生じる位相ジャンプが発生し
た時に、位相ジャンプが生じた時から、一定時間毎に、
遅延時間の短い方のタップから１タップずつタップ数を
減少させながら１タップになるまで動作する第２の適応
フィルタと、前記第１及び第２の適応フィルタの出力を加算しエコー
レプリカを得る手段とを備えることを特徴とするエコー
除去装置。