JPH0787242B2 - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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- JPH0787242B2 JPH0787242B2 JP33412388A JP33412388A JPH0787242B2 JP H0787242 B2 JPH0787242 B2 JP H0787242B2 JP 33412388 A JP33412388 A JP 33412388A JP 33412388 A JP33412388 A JP 33412388A JP H0787242 B2 JPH0787242 B2 JP H0787242B2
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、液晶等の表示媒体と組合わせてマトリクス型
表示装置を構成するためのアクティブマトリクス基板の
製造方法に関する。
表示装置を構成するためのアクティブマトリクス基板の
製造方法に関する。
（従来の技術） アクティブマトリクス基板では、表示用絵素電極のスイ
ッチング素子として薄膜トランジスタ等（以下では「TF
T」と称する）が用いられてる。また、絵素電位保持特
性の改善及び絵素電位のレベルシフトの低減のために、
液晶の容量と並列に付加容量用電極が設けられている。
ッチング素子として薄膜トランジスタ等（以下では「TF
T」と称する）が用いられてる。また、絵素電位保持特
性の改善及び絵素電位のレベルシフトの低減のために、
液晶の容量と並列に付加容量用電極が設けられている。
このようなアクティブマトリクス基板の一例を第２図及
び第３図に示す。このアクティブマトリクス基板は次の
ようにして作製される。ガラス基板等の透明絶縁性基板
１上に蒸着又はスパッタリングによりTa等を3000Åの厚
さで堆積させ、これをフォトエッチングによりゲート電
極（ゲートバスライン）２、及び付加容量用電極３を形
成する。次に、陽極酸化法により付加容量用電極３の表
面を酸化して、厚さ2000Åの五酸化タンタル（Ta2O5）
からなる絶縁膜４を形成する。
び第３図に示す。このアクティブマトリクス基板は次の
ようにして作製される。ガラス基板等の透明絶縁性基板
１上に蒸着又はスパッタリングによりTa等を3000Åの厚
さで堆積させ、これをフォトエッチングによりゲート電
極（ゲートバスライン）２、及び付加容量用電極３を形
成する。次に、陽極酸化法により付加容量用電極３の表
面を酸化して、厚さ2000Åの五酸化タンタル（Ta2O5）
からなる絶縁膜４を形成する。
次に、プラズマCVD法により窒化シリコン（SiNx）のゲ
ート絶縁膜５を付加容量用電極３の絶縁を兼ねて2000Å
の厚さに全面堆積させる。電極３と後述の絵素電極11と
の間の絶縁膜５は誘電体膜として機能する。続いて、ア
モルファスシリコン（以下では「ａ−Si」と称する）を
300Åの厚さに堆積させ、パターン化して半導体膜６と
する。更に、SiNxを2000Åの厚さに堆積した後、フォト
エッチングによりパターン化して絶縁膜７を形成する。
次に、プラズマCVDによりn+−ａ−Si膜を堆積（厚さ400
Å）し、パターン化してオーミック接触用の半導体コン
タクト膜８を形成する。そして、スパッタリング或いは
電子ビーム蒸着法により、Ti、Mo、Ｗ等を3000Åの厚さ
に堆積した後、パターン化してソース電極9s及びドレイ
ン電極9dを形成する。
ート絶縁膜５を付加容量用電極３の絶縁を兼ねて2000Å
の厚さに全面堆積させる。電極３と後述の絵素電極11と
の間の絶縁膜５は誘電体膜として機能する。続いて、ア
モルファスシリコン（以下では「ａ−Si」と称する）を
300Åの厚さに堆積させ、パターン化して半導体膜６と
する。更に、SiNxを2000Åの厚さに堆積した後、フォト
エッチングによりパターン化して絶縁膜７を形成する。
次に、プラズマCVDによりn+−ａ−Si膜を堆積（厚さ400
Å）し、パターン化してオーミック接触用の半導体コン
タクト膜８を形成する。そして、スパッタリング或いは
電子ビーム蒸着法により、Ti、Mo、Ｗ等を3000Åの厚さ
に堆積した後、パターン化してソース電極9s及びドレイ
ン電極9dを形成する。
このようにしてTFT10を形成した後、スパッタリング或
いは電子ビーム蒸着により、酸化インジウムを主成分と
する透明導電膜11a（第４図）を1000Åの厚さに全面に
堆積し、フォトエッチングによりパターン化して絵素電
極11を形成する。絵素電極11の上にプラズマCVDによりS
iNxの保護膜13を5000Åの厚さに堆積する。
いは電子ビーム蒸着により、酸化インジウムを主成分と
する透明導電膜11a（第４図）を1000Åの厚さに全面に
堆積し、フォトエッチングによりパターン化して絵素電
極11を形成する。絵素電極11の上にプラズマCVDによりS
iNxの保護膜13を5000Åの厚さに堆積する。
以上のようにして作製されたアクティブマトリクス基板
と対向基板との間に液晶が封入されて、液晶表示装置が
構成される。
と対向基板との間に液晶が封入されて、液晶表示装置が
構成される。
ところで、透明導電膜11aをフォトエッチングして絵素
電極11を形成する際には、第４図に示すように、先ず透
明導電膜11aの上にフォトレジスト層12を形成する。次
に、所望の絵素電極パターンへの露光を禁止するフォト
マスク14を用いて矢印Ｃ方向から（即ち、基板１の表面
側から）の露光を行う。フォトレジスト層12の露光され
た部分（図中のハッチングを施した部分）12aを現像に
より除去する。その後、残存するフォトレジスト層12を
マスクとしてエッチングを行って、所望パターンの絵素
電極11が形成される。
電極11を形成する際には、第４図に示すように、先ず透
明導電膜11aの上にフォトレジスト層12を形成する。次
に、所望の絵素電極パターンへの露光を禁止するフォト
マスク14を用いて矢印Ｃ方向から（即ち、基板１の表面
側から）の露光を行う。フォトレジスト層12の露光され
た部分（図中のハッチングを施した部分）12aを現像に
より除去する。その後、残存するフォトレジスト層12を
マスクとしてエッチングを行って、所望パターンの絵素
電極11が形成される。
（発明が解決しようとする課題） 上述のようにアクティブマトリクス基板を製造する場
合、付加容量用電極を形成するためにTa等を堆積する際
に、ダスト等に起因してピンホール15が生じることがあ
る。また、陽極酸化時のストレスにより付加容量用電極
３が破壊されることがあり、この場合にも付加容量用電
極３にピンホールが形成されることがある。このような
ピンホール15を有する付加容量用電極３の上にゲート絶
縁膜５を形成しても、ピンホール15を完全に覆うことが
できない。このピンホール15の上に更に絵素電極11を形
成すると、ピンホール15内に絵素電極用の透明導電膜11
aの一部が入り込んでしまい、付加容量用電極３と絵素
電極11との間が短絡したり、それらの間の絶縁が不充分
となり耐圧が低下する。このようなピンホールを有する
アクティブマトリクス基板を用いて液晶表示装置が構成
されると、相当する絵素電極には充分な電圧が印加され
ず、絵素欠陥を生じる。
合、付加容量用電極を形成するためにTa等を堆積する際
に、ダスト等に起因してピンホール15が生じることがあ
る。また、陽極酸化時のストレスにより付加容量用電極
３が破壊されることがあり、この場合にも付加容量用電
極３にピンホールが形成されることがある。このような
ピンホール15を有する付加容量用電極３の上にゲート絶
縁膜５を形成しても、ピンホール15を完全に覆うことが
できない。このピンホール15の上に更に絵素電極11を形
成すると、ピンホール15内に絵素電極用の透明導電膜11
aの一部が入り込んでしまい、付加容量用電極３と絵素
電極11との間が短絡したり、それらの間の絶縁が不充分
となり耐圧が低下する。このようなピンホールを有する
アクティブマトリクス基板を用いて液晶表示装置が構成
されると、相当する絵素電極には充分な電圧が印加され
ず、絵素欠陥を生じる。
本発明の目的は、付加容量用電極にこのようなピンホー
ルが存在していても、絵素欠陥となることを防止できる
アクティブマトリクス基板の製造法を提供することにあ
る。
ルが存在していても、絵素欠陥となることを防止できる
アクティブマトリクス基板の製造法を提供することにあ
る。
（課題を解決するための手段） 本発明のアクティブマトリクス基板の製造方法は、透明
基板上に付加容量用電極、少なくとも１層の誘電体膜、
及び絵素電極用導電膜を積層した後に、該絵素電極用導
電膜上にフォトレジスト層を形成する工程と、絵素電極
が形成されるべき領域への露光を禁止する第１のフォト
マスク手段を用いて該フォトレジスト層の上方から該フ
ォトレジスト層を露光する第１の露光工程と、該絵素電
極が形成されるべき領域内の該付加容量用電極の部分の
みを露光させる第２のフォトマスク手段を用いて該透明
基板の裏面側から露光を行う第２の露光工程と、該フォ
トマスク層を現像し、エッチングを行って絵素電極を形
成する工程とを包含しており、そのことにより上記目的
が達成される。
基板上に付加容量用電極、少なくとも１層の誘電体膜、
及び絵素電極用導電膜を積層した後に、該絵素電極用導
電膜上にフォトレジスト層を形成する工程と、絵素電極
が形成されるべき領域への露光を禁止する第１のフォト
マスク手段を用いて該フォトレジスト層の上方から該フ
ォトレジスト層を露光する第１の露光工程と、該絵素電
極が形成されるべき領域内の該付加容量用電極の部分の
みを露光させる第２のフォトマスク手段を用いて該透明
基板の裏面側から露光を行う第２の露光工程と、該フォ
トマスク層を現像し、エッチングを行って絵素電極を形
成する工程とを包含しており、そのことにより上記目的
が達成される。
（作用） 本発明では、絵素電極の形成に際してのフォトレジスト
層の現像に先立って、第２のフォトマスクを用いて透明
基板の裏面側から付加容量電極が露光される。従って、
付加容量電極にピンホールが存在する場合には、フォト
レジスト層の該ピンホールの上の部分が露光され、その
後のフォトレジスト層の現像により、ピンホール上の該
フォトレジスト部分が除去される。この状態に於いて絵
素電極形成のためのエッチングを行うと、ピンホール内
に延びている絵素電極用導電膜が除去される。それ故、
付加容量電極にピンホールが存在していても、付加容量
電極と絵素電極との間の短絡又は耐圧低下が確実に防止
される。
層の現像に先立って、第２のフォトマスクを用いて透明
基板の裏面側から付加容量電極が露光される。従って、
付加容量電極にピンホールが存在する場合には、フォト
レジスト層の該ピンホールの上の部分が露光され、その
後のフォトレジスト層の現像により、ピンホール上の該
フォトレジスト部分が除去される。この状態に於いて絵
素電極形成のためのエッチングを行うと、ピンホール内
に延びている絵素電極用導電膜が除去される。それ故、
付加容量電極にピンホールが存在していても、付加容量
電極と絵素電極との間の短絡又は耐圧低下が確実に防止
される。
（実施例） 本発明を実施例について以下に説明する。
本発明の一実施例を第１図を用いて説明する。第１図
（ａ）に示すように、前述の従来例と同様にして透明基
板１上にTFT10及び付加容量用電極３を形成する。形成
された付加容量用電極３にはピンホール15が発生してい
るものとする。付加容量用電極３上の絶縁膜５とTFT10
の上に絵素電極用透明導電膜11a及びフォトレジスト層1
2を全面に形成する。その後、第１のフォトマスク14を
用いて矢印Ａの方向（基板１の表面側）から露光する
（第１の露光）。第１のフォトマスク14は、従来例で用
いられているものと同様に、絵素電極11を形成すべき領
域の露光が禁止されるような窓パターンを有している。
この第１の露光により、絵素電極を形成しない領域12a
が露光される。ここまでの工程は従来の製造方法と同様
である。
（ａ）に示すように、前述の従来例と同様にして透明基
板１上にTFT10及び付加容量用電極３を形成する。形成
された付加容量用電極３にはピンホール15が発生してい
るものとする。付加容量用電極３上の絶縁膜５とTFT10
の上に絵素電極用透明導電膜11a及びフォトレジスト層1
2を全面に形成する。その後、第１のフォトマスク14を
用いて矢印Ａの方向（基板１の表面側）から露光する
（第１の露光）。第１のフォトマスク14は、従来例で用
いられているものと同様に、絵素電極11を形成すべき領
域の露光が禁止されるような窓パターンを有している。
この第１の露光により、絵素電極を形成しない領域12a
が露光される。ここまでの工程は従来の製造方法と同様
である。
その後、第２のフォトマスク16を用いて矢印Ｂの方向
（基板１の裏面側）から露光する（第２の露光）。第２
のフォトマスク16の窓パターンは、付加容量用電極３が
形成されている領域のみが露光され、他の領域は露光さ
れないようなものとされている。もっとも、マスク16の
パターンは、絵素電極11が形成されるべき領域内の付加
容量用電極３部分のみが露光されるものであればよく、
図示のようにTFT10が構成されている部分への露光をも
禁止する構成とする必要はない。
（基板１の裏面側）から露光する（第２の露光）。第２
のフォトマスク16の窓パターンは、付加容量用電極３が
形成されている領域のみが露光され、他の領域は露光さ
れないようなものとされている。もっとも、マスク16の
パターンは、絵素電極11が形成されるべき領域内の付加
容量用電極３部分のみが露光されるものであればよく、
図示のようにTFT10が構成されている部分への露光をも
禁止する構成とする必要はない。
付加容量用電極３にピンホール15が発生している場合に
は、第２の露光によって該ピンホール15の直上のフォト
レジスト部12bが露光される。従って、露光されたフォ
トレジスト部12a及び12bは後の現像及びエッチングによ
って除去される。このようなパターンを有するフォトレ
ジスト12を用いてエッチングを行えば、フォトレジスト
部12aの下方に存在している導電膜11aの部分だけではな
く、フォトレジスト部12b下方の導電膜11aの部分も除去
され、第１図（ｂ）に示すような絵素電極11が形成され
る。このように、ピンホール15上の絵素電極11の部分が
除去されているので、絵素電極11と付加容量用電極３と
の間の短絡又は耐圧低下は確実に防止される。
は、第２の露光によって該ピンホール15の直上のフォト
レジスト部12bが露光される。従って、露光されたフォ
トレジスト部12a及び12bは後の現像及びエッチングによ
って除去される。このようなパターンを有するフォトレ
ジスト12を用いてエッチングを行えば、フォトレジスト
部12aの下方に存在している導電膜11aの部分だけではな
く、フォトレジスト部12b下方の導電膜11aの部分も除去
され、第１図（ｂ）に示すような絵素電極11が形成され
る。このように、ピンホール15上の絵素電極11の部分が
除去されているので、絵素電極11と付加容量用電極３と
の間の短絡又は耐圧低下は確実に防止される。
第１図（ｂ）に示すアクティブマトリクス基板は必要に
応じて保護膜が形成された後、対向基板と組み合わさ
れ、それらの基板間に液晶が封入されて液晶表示装置が
構成される。
応じて保護膜が形成された後、対向基板と組み合わさ
れ、それらの基板間に液晶が封入されて液晶表示装置が
構成される。
尚、上述の実施例では、第２のフォトマスク16として
は、付加容量用電極３が形成されている領域のみを露光
するような窓を有するフォトマスクを用いたが、付加容
量用電極３の大きさのばらつきや位置ずれを考慮するな
らば、第２のフォトマスク16の窓の大きさは付加容量用
電極３よりも若干大きくするのが好ましい。
は、付加容量用電極３が形成されている領域のみを露光
するような窓を有するフォトマスクを用いたが、付加容
量用電極３の大きさのばらつきや位置ずれを考慮するな
らば、第２のフォトマスク16の窓の大きさは付加容量用
電極３よりも若干大きくするのが好ましい。
また、ピンホール15の径は小さいので、第２の露光は第
１の露光よりも大きな強度の光で行うのが好適である。
１の露光よりも大きな強度の光で行うのが好適である。
ピンホールの径が極めて小さい場合には、第２の露光に
よるフォトレジスト層に対する露光が不充分なことがあ
る。このため、第２の露光の際に該ピンホールを通過し
た光を基板１の表面側で検出し、その検出位置を含む小
さい径の領域のみを表面側からスポット露光することも
できる。このようなスポット露光によって、発生してい
るピンホールが極めて小さいものであっても、ピンホー
ル上のフォトレジスト層の部分を確実に露光することが
でき、絵素電極と付加容量用電極との間の短絡及び耐圧
低下の防止がより確実になる。
よるフォトレジスト層に対する露光が不充分なことがあ
る。このため、第２の露光の際に該ピンホールを通過し
た光を基板１の表面側で検出し、その検出位置を含む小
さい径の領域のみを表面側からスポット露光することも
できる。このようなスポット露光によって、発生してい
るピンホールが極めて小さいものであっても、ピンホー
ル上のフォトレジスト層の部分を確実に露光することが
でき、絵素電極と付加容量用電極との間の短絡及び耐圧
低下の防止がより確実になる。
尚、第１の露光と第２の露光の先後は問わない。即ち、
上述の実施例とは反対に第２の露光の後に第１の露光を
行うこともできる。また、第２の露光は、基板１の裏面
に形成されパターン化されたフォトレジスト層をマスク
として行うこともできる。
上述の実施例とは反対に第２の露光の後に第１の露光を
行うこともできる。また、第２の露光は、基板１の裏面
に形成されパターン化されたフォトレジスト層をマスク
として行うこともできる。
（発明の効果） 本発明の製造方法は、このように、付加容量用電極にピ
ンホールが発生していても、ピンホール内に入っている
絵素電極用材料を除去することができ、絵素電極と付加
容量用電極との間の短絡又は耐圧低下が確実に防止され
る。従って、本発明により製造されるアクティブマトリ
クス基板に於いては、付加容量用電極の形成に際して避
け難いピンホール発生に起因する絵素欠陥は生じない。
ンホールが発生していても、ピンホール内に入っている
絵素電極用材料を除去することができ、絵素電極と付加
容量用電極との間の短絡又は耐圧低下が確実に防止され
る。従って、本発明により製造されるアクティブマトリ
クス基板に於いては、付加容量用電極の形成に際して避
け難いピンホール発生に起因する絵素欠陥は生じない。
第１図（ａ）及び（ｂ）は本発明の一実施例によるアク
ティブマトリクス基板の製造工程を説明するための断面
図、第２図はアクティブマトリクス基板の部分の平面
図、第３図は第２図のIII−III線に沿う断面図、第４図
は従来例によるアクティブマトリクス基板の製造を説明
するための断面図である。 １…透明基板、３…付加容量用電極、５…絶縁膜（誘電
体膜）、10…TFT、11…絵素電極、11a…透明導電膜、12
…フォトレジスト層、12a、12b…露光された部分、14…
第１のフォトマスク、15…ピンホール、16…第２のフォ
トマスク。
ティブマトリクス基板の製造工程を説明するための断面
図、第２図はアクティブマトリクス基板の部分の平面
図、第３図は第２図のIII−III線に沿う断面図、第４図
は従来例によるアクティブマトリクス基板の製造を説明
するための断面図である。 １…透明基板、３…付加容量用電極、５…絶縁膜（誘電
体膜）、10…TFT、11…絵素電極、11a…透明導電膜、12
…フォトレジスト層、12a、12b…露光された部分、14…
第１のフォトマスク、15…ピンホール、16…第２のフォ
トマスク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 深見 誠司 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 桶谷 大亥 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭63−61227（ＪＰ，Ａ)
Claims (1)
- 【請求項１】透明基板上に付加容量用電極、少なくとも
１層の誘電体膜、及び絵素電極用導電膜を積層した後
に、該絵素電極用導電膜上にフォトレジスト層を形成す
る工程と、 絵素電極が形成されるべき領域への露光を禁止する第１
のフォトマスク手段を用いて該フォトレジスト層の上方
から該フォトレジスト層を露光する第１の露光工程と、 該絵素電極が形成されるべき領域内の該付加容量用電極
の部分のみを露光させる第２のフォトマスク手段を用い
て該透明基板の裏面側から露光を行う第２の露光工程
と、 該フォトマスク層を現像し、エッチングを行って絵素電
極を形成する工程と を包含するアクティブマトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33412388A JPH0787242B2 (ja) | 1988-12-29 | 1988-12-29 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33412388A JPH0787242B2 (ja) | 1988-12-29 | 1988-12-29 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178968A JPH02178968A (ja) | 1990-07-11 |
| JPH0787242B2 true JPH0787242B2 (ja) | 1995-09-20 |
Family
ID=18273779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33412388A Expired - Fee Related JPH0787242B2 (ja) | 1988-12-29 | 1988-12-29 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787242B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3172840B2 (ja) * | 1992-01-28 | 2001-06-04 | 株式会社日立製作所 | アクティブマトリクス基板の製造方法および液晶表示装置 |
| JP4139421B2 (ja) | 2004-08-30 | 2008-08-27 | スパンション エルエルシー | 露光システム及び半導体装置の製造方法 |
-
1988
- 1988-12-29 JP JP33412388A patent/JPH0787242B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02178968A (ja) | 1990-07-11 |
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