JPH0787036B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0787036B2 JPH0787036B2 JP59028893A JP2889384A JPH0787036B2 JP H0787036 B2 JPH0787036 B2 JP H0787036B2 JP 59028893 A JP59028893 A JP 59028893A JP 2889384 A JP2889384 A JP 2889384A JP H0787036 B2 JPH0787036 B2 JP H0787036B2
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- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、絶縁ゲート電界効果トランジスタ（以下FET
と称す）からなる大規模集積化した半導体メモリ装置に
関し、特にダイナミック・ランダム・アクセス・メモリ
装置（以下ダイナミックRAMと称す）に関するものであ
る。
と称す）からなる大規模集積化した半導体メモリ装置に
関し、特にダイナミック・ランダム・アクセス・メモリ
装置（以下ダイナミックRAMと称す）に関するものであ
る。
従来のダイナミックRAMの配置について、全体の配置を
示す第１図を参照しながら説明する。この第１図では、
メモリ装置全体が２つのブロックB1およびB2に分割され
ている場合を示している。各ブロックB1,B2の中央にセ
ンスアンプSAが配置され、その両側には列デコーダCD1
およびCD2が各々分割されて配置され、更にその外側に
メモリセルMCが配置されている。また図中、全ブロック
の上端に行デコーダRDが配置されている。
示す第１図を参照しながら説明する。この第１図では、
メモリ装置全体が２つのブロックB1およびB2に分割され
ている場合を示している。各ブロックB1,B2の中央にセ
ンスアンプSAが配置され、その両側には列デコーダCD1
およびCD2が各々分割されて配置され、更にその外側に
メモリセルMCが配置されている。また図中、全ブロック
の上端に行デコーダRDが配置されている。
次にダイナミックRAMの構成について、第１図の要部の
回路例である第２図を参照しながら説明する。なお、図
中のFETはＮチャンネルエンハンスメント型とする。こ
の第２図では、第１図と同様、全体が２つのブロックB1
およびB2に分割されており、各ブロックB1,B2の中央に
センスアンプSA,その両側にメモリセルが配置され、列
デコーダCD1及びCD2は分割せずに示している。行デコー
ダRDには行アドレスRAが、また列デコーダCD1およびCD2
には列アドレスCAが接続されている。ブロックB1内のQs
1a,Qs1b〜Qsma,QsmbはセンスアンプSAを構成するFETで
あり、各々のFETのソースは共通にセンスアンプ駆動用F
ETQs1のドレインに接続され、FETQs1のゲートにはセン
スアンプ駆動信号φｓが接続されている。
回路例である第２図を参照しながら説明する。なお、図
中のFETはＮチャンネルエンハンスメント型とする。こ
の第２図では、第１図と同様、全体が２つのブロックB1
およびB2に分割されており、各ブロックB1,B2の中央に
センスアンプSA,その両側にメモリセルが配置され、列
デコーダCD1及びCD2は分割せずに示している。行デコー
ダRDには行アドレスRAが、また列デコーダCD1およびCD2
には列アドレスCAが接続されている。ブロックB1内のQs
1a,Qs1b〜Qsma,QsmbはセンスアンプSAを構成するFETで
あり、各々のFETのソースは共通にセンスアンプ駆動用F
ETQs1のドレインに接続され、FETQs1のゲートにはセン
スアンプ駆動信号φｓが接続されている。
またセンスアンプSAにはビット線BL11,▲▼〜B
L1m,▲▼が接続されている。Qc11〜Qc1mおよび
C11〜C1mはメモリセルを構成するFETおよびコンデン
サ、Qd21〜Qd2mおよびCd21〜Cd2mはダミーセルを構成す
るFETおよびコンデンサ、Qr21〜Qr2mはダミーセル放電
用FETである。上記FETQc11〜Qc1mのゲートにはワード線
WL11が接続され、FETQd21〜Qd2mのゲートにはダミーワ
ード線DWL12が接続されている。またFETQr21〜Qr2mのゲ
ートにはダミーセルリセット信号RSTが接続されてい
る。ビット線BL11,▲▼〜BL1m,▲▼に
は各々メモリ容量に応じた数のメモリセルと１個のダミ
ーセルとが接続されており、各々のメモリセルおよびダ
ミーセルにはワード線及びダミーワード線が接続されて
いるが、ここでは図示を省略している。Q11a,Q11b〜Q1m
a,Q1mbはバス線トランスファゲートFETであり、その各
々のゲートには列アドレス選択線CL11〜CL1mが接続され
ている。
L1m,▲▼が接続されている。Qc11〜Qc1mおよび
C11〜C1mはメモリセルを構成するFETおよびコンデン
サ、Qd21〜Qd2mおよびCd21〜Cd2mはダミーセルを構成す
るFETおよびコンデンサ、Qr21〜Qr2mはダミーセル放電
用FETである。上記FETQc11〜Qc1mのゲートにはワード線
WL11が接続され、FETQd21〜Qd2mのゲートにはダミーワ
ード線DWL12が接続されている。またFETQr21〜Qr2mのゲ
ートにはダミーセルリセット信号RSTが接続されてい
る。ビット線BL11,▲▼〜BL1m,▲▼に
は各々メモリ容量に応じた数のメモリセルと１個のダミ
ーセルとが接続されており、各々のメモリセルおよびダ
ミーセルにはワード線及びダミーワード線が接続されて
いるが、ここでは図示を省略している。Q11a,Q11b〜Q1m
a,Q1mbはバス線トランスファゲートFETであり、その各
々のゲートには列アドレス選択線CL11〜CL1mが接続され
ている。
ブロックB2も以上のブロックB1と同様に構成されてい
る。
る。
そしてバス線BUおよび▲▼はブロックB1およびB2に
共通に接続されるとともに、さらにプリアンプ（入出力
増幅器）PAに接続されている。QpaおよびQpbはプリアン
プPAを構成するFET、Qpdはプリアンプ駆動用FETであ
り、そのゲートにはプリアンプ駆動信号φｐが接続して
いる。このプリアンプPAの出力信号は図示しないメイン
アンプへ接続される。
共通に接続されるとともに、さらにプリアンプ（入出力
増幅器）PAに接続されている。QpaおよびQpbはプリアン
プPAを構成するFET、Qpdはプリアンプ駆動用FETであ
り、そのゲートにはプリアンプ駆動信号φｐが接続して
いる。このプリアンプPAの出力信号は図示しないメイン
アンプへ接続される。
次に第２図の回路の動作をメモリセルのコンデンサC11
の記憶内容を読み出す場合について説明する。ここで
は、コンデンサC11の記憶内容は電荷が零で“0"である
とする。
の記憶内容を読み出す場合について説明する。ここで
は、コンデンサC11の記憶内容は電荷が零で“0"である
とする。
まず、ダミーセルリセット信号RSTが“H"になり、FETQr
21〜Qr2mがオンされてコンデンサCd21〜Cd2mの電荷が放
電される。そしてダミーセルリセット信号RSTが“L"に
なった後、行デコーダRDによって選択されたワード線WL
11とダミーワード線DWL12とが“H"になる。またこのと
きまでに、ビット線BL11,▲▼〜BL1m,▲
▼は、図示しない回路によって“H"にプリチャージさ
れている。上記ワード線WL11が“H"になったことによ
り、FETQC11がオンしてコデンサC11とビット線BL11とが
接続される。また、ダミーワード線DWL12が“H"になっ
たことにより、FETQd21がオンしてコンデンサCd21とビ
ット線▲▼とが接続される。ビット線BL11およ
び▲▼に接続される前のコンデンサC11およびC
d21の電荷は共に零であるが、メモリセルのコンデンサC
11の内容はダミーセルのコンデンサCd21の容量よりも大
きく作られているので、ビット線BL11の電位はビット線
▲▼の電位よりも低くなる。次にセンスアンプ
駆動信号φｓが“H"になることにより、FETQs1がオンし
てセンスアンプが活性化される。このとき、上述のよう
にFETQs1bのゲート電位はFETQs1aのゲート電位よりも低
いので、FETQs1bはオフ,FETQs1aはオンになり、ビット
線BL11の電位はさらに低くなる。
21〜Qr2mがオンされてコンデンサCd21〜Cd2mの電荷が放
電される。そしてダミーセルリセット信号RSTが“L"に
なった後、行デコーダRDによって選択されたワード線WL
11とダミーワード線DWL12とが“H"になる。またこのと
きまでに、ビット線BL11,▲▼〜BL1m,▲
▼は、図示しない回路によって“H"にプリチャージさ
れている。上記ワード線WL11が“H"になったことによ
り、FETQC11がオンしてコデンサC11とビット線BL11とが
接続される。また、ダミーワード線DWL12が“H"になっ
たことにより、FETQd21がオンしてコンデンサCd21とビ
ット線▲▼とが接続される。ビット線BL11およ
び▲▼に接続される前のコンデンサC11およびC
d21の電荷は共に零であるが、メモリセルのコンデンサC
11の内容はダミーセルのコンデンサCd21の容量よりも大
きく作られているので、ビット線BL11の電位はビット線
▲▼の電位よりも低くなる。次にセンスアンプ
駆動信号φｓが“H"になることにより、FETQs1がオンし
てセンスアンプが活性化される。このとき、上述のよう
にFETQs1bのゲート電位はFETQs1aのゲート電位よりも低
いので、FETQs1bはオフ,FETQs1aはオンになり、ビット
線BL11の電位はさらに低くなる。
一方、センスアンプSAの動作完了までに、バス線BUおよ
び▲▼は図示しない回路によって“H"レベルの等電
位にプリチャージされている。
び▲▼は図示しない回路によって“H"レベルの等電
位にプリチャージされている。
次に列アドレス選択線CL11〜CL1mおよびCL21〜CL2mのう
ち列デコーダCD1およびCD2により選択された１本，ここ
ではCL11が“H"になり、FETQ11aおよびQ11bがオンされ
てビット線BL11とバス線BUとが、またビット線▲
▼とバス線▲▼とが接続される。そして次に、プ
リアンプ駆動信号φｐが“H"になってプリアンプPAが活
性化されると、バス線BUに接続されたFETQpbのゲート電
位はバス線▲▼に接続されたFETQpaのゲート電位よ
りも低いため、FETQpbはオフし、FETQpaがオンしてバス
線BUの電位はさらに低くなる。以上のようにしてバス線
BUおよび▲▼の電位差がプリアンプPAで検出され、
増幅されて図示しないメインアンプへ出力される。
ち列デコーダCD1およびCD2により選択された１本，ここ
ではCL11が“H"になり、FETQ11aおよびQ11bがオンされ
てビット線BL11とバス線BUとが、またビット線▲
▼とバス線▲▼とが接続される。そして次に、プ
リアンプ駆動信号φｐが“H"になってプリアンプPAが活
性化されると、バス線BUに接続されたFETQpbのゲート電
位はバス線▲▼に接続されたFETQpaのゲート電位よ
りも低いため、FETQpbはオフし、FETQpaがオンしてバス
線BUの電位はさらに低くなる。以上のようにしてバス線
BUおよび▲▼の電位差がプリアンプPAで検出され、
増幅されて図示しないメインアンプへ出力される。
第２図に示すように、従来のダイナミックRAMでは、バ
ス線BUおよび▲▼はセンスアンプ列と並んで配置さ
れるため、その１ブロック当たりの長さはメモリチップ
の長辺方向の長さにほぼ等しくなる。即ち、64Kビット
ダイナミックRAMでは約6mm,256KビットダイナミックRAM
では約8mmになる。そしてメモリ装置全体が２つのブロ
ックB1,B2に分割されている場合には、バス線BUおよび
▲▼の長さは各々２倍になる。さらに各ブロックB
1,B2およびプリアンプPAを接続する部分の長さがメモリ
チップの短辺方向の長さの約1/2,即ち約2mmであるた
め、バス線BUおよび▲▼の合計の長さは各々約14〜
18mmになり、その浮遊容量は大きくなっている。
ス線BUおよび▲▼はセンスアンプ列と並んで配置さ
れるため、その１ブロック当たりの長さはメモリチップ
の長辺方向の長さにほぼ等しくなる。即ち、64Kビット
ダイナミックRAMでは約6mm,256KビットダイナミックRAM
では約8mmになる。そしてメモリ装置全体が２つのブロ
ックB1,B2に分割されている場合には、バス線BUおよび
▲▼の長さは各々２倍になる。さらに各ブロックB
1,B2およびプリアンプPAを接続する部分の長さがメモリ
チップの短辺方向の長さの約1/2,即ち約2mmであるた
め、バス線BUおよび▲▼の合計の長さは各々約14〜
18mmになり、その浮遊容量は大きくなっている。
ここで、プリアンプPA動作時には、通常“H"にプリチャ
ージされた１対のバス線BUおよび▲▼のうちメモリ
セルの記憶内容に対応した一方（上記例ではバス線BU）
を、プリアンプPAのフリップフロップを構成するFETQpa
およびプリアンプ駆動用FETQpdを通して接地電位まで放
電する必要がある。しかるに、上述のようにバス線BUお
よび▲▼の浮遊容量が大きいと、放電に時間がかか
るためプリアンプPAでのフリップフロップの決定が遅
れ、ひいてはメインアンプの出力が遅れてしまい、メモ
リのアクセス時間を高速化する場合の妨げとなってい
た。
ージされた１対のバス線BUおよび▲▼のうちメモリ
セルの記憶内容に対応した一方（上記例ではバス線BU）
を、プリアンプPAのフリップフロップを構成するFETQpa
およびプリアンプ駆動用FETQpdを通して接地電位まで放
電する必要がある。しかるに、上述のようにバス線BUお
よび▲▼の浮遊容量が大きいと、放電に時間がかか
るためプリアンプPAでのフリップフロップの決定が遅
れ、ひいてはメインアンプの出力が遅れてしまい、メモ
リのアクセス時間を高速化する場合の妨げとなってい
た。
本発明に係る半導体メモリ装置は、複数行かつ複数列に
配設された複数のメモリセルを有する複数のメモリセル
群と、これら複数のメモリセル群にそれぞれに対応して
設けられ、それぞれが、対応したメモリセル群における
対応した列に配設された複数のメモリセルに接続された
ビット線対を複数有する複数のビット線対群と、上記複
数のメモリセル群それぞれに対応して設けられ、それぞ
れが、対応したメモリセル群における対応した行に配設
された複数のメモリセルに接続されたワード線を複数有
する複数のワード線群と、列アドレス信号に基づいて、
上記複数のビット線対群における複数のビット線対から
一対のビット線対を選択するための列デコーダと、行ア
ドレス信号に基づいて、上記複数のワード線群における
複数のワード線から特定のワード線を選択するための行
デコーダと、上記複数のメモリセル群それぞれに対応し
て設けられ、それぞれが、対応したメモリセル群におけ
る対応したビット線対に接続されたセンスアンプを複数
有する複数のセンスアンプ群と、上記複数のメモリセル
群それぞれに共通に設けられた共通バス線対と、上記複
数のビット線対群それぞれに対応して設けられ、それぞ
れが、対応したビット線対群における対応したビット線
対と上記共通バス線対との間に設けられ、上記列デコー
ダからの出力によって制御される転送ゲートを複数有す
る複数の転送ゲート群と、上記共通バス線対に現れたデ
ータを増幅するための増幅器とを備えたものにおいて、
上記共通バス線対は、上記複数の複数のメモリセル群そ
れぞれに対応して設けられ、それぞれが対応した転送ゲ
ート群の複数の転送ゲートに接続された複数のバス線対
と上記増幅器に接続された１対のデータ線とに分割さ
れ、上記共通バス線対における複数のバス線対とデータ
線対との間に設けられるとともに、列アドレス信号を受
け、この列アドレス信号に基づいて、複数のバス線対の
うちの１対のバス線対とデータ線対とを電気的に接続す
るためのバス線対選択手段を設けることにより、列アド
レスによって選択された１つのブロックのバス線のみを
増幅器に接続されたデータ線に接続することにより、増
幅器の負荷容量を減らし、該増幅器の高速動作を可能に
し、ひいてはアクセス時間が高速となる半導体メモリ装
置を提供することを目的としている。
配設された複数のメモリセルを有する複数のメモリセル
群と、これら複数のメモリセル群にそれぞれに対応して
設けられ、それぞれが、対応したメモリセル群における
対応した列に配設された複数のメモリセルに接続された
ビット線対を複数有する複数のビット線対群と、上記複
数のメモリセル群それぞれに対応して設けられ、それぞ
れが、対応したメモリセル群における対応した行に配設
された複数のメモリセルに接続されたワード線を複数有
する複数のワード線群と、列アドレス信号に基づいて、
上記複数のビット線対群における複数のビット線対から
一対のビット線対を選択するための列デコーダと、行ア
ドレス信号に基づいて、上記複数のワード線群における
複数のワード線から特定のワード線を選択するための行
デコーダと、上記複数のメモリセル群それぞれに対応し
て設けられ、それぞれが、対応したメモリセル群におけ
る対応したビット線対に接続されたセンスアンプを複数
有する複数のセンスアンプ群と、上記複数のメモリセル
群それぞれに共通に設けられた共通バス線対と、上記複
数のビット線対群それぞれに対応して設けられ、それぞ
れが、対応したビット線対群における対応したビット線
対と上記共通バス線対との間に設けられ、上記列デコー
ダからの出力によって制御される転送ゲートを複数有す
る複数の転送ゲート群と、上記共通バス線対に現れたデ
ータを増幅するための増幅器とを備えたものにおいて、
上記共通バス線対は、上記複数の複数のメモリセル群そ
れぞれに対応して設けられ、それぞれが対応した転送ゲ
ート群の複数の転送ゲートに接続された複数のバス線対
と上記増幅器に接続された１対のデータ線とに分割さ
れ、上記共通バス線対における複数のバス線対とデータ
線対との間に設けられるとともに、列アドレス信号を受
け、この列アドレス信号に基づいて、複数のバス線対の
うちの１対のバス線対とデータ線対とを電気的に接続す
るためのバス線対選択手段を設けることにより、列アド
レスによって選択された１つのブロックのバス線のみを
増幅器に接続されたデータ線に接続することにより、増
幅器の負荷容量を減らし、該増幅器の高速動作を可能に
し、ひいてはアクセス時間が高速となる半導体メモリ装
置を提供することを目的としている。
以下、本発明の実施例を図について説明する。第３図は
本発明の一実施例による半導体メモリ装置、特にダイナ
ミックRAMの要部の回路図であり、第４図はブロックバ
ス線デコーダの回路図である。図において、第２図と同
一部分には同一符号を付している。第３図に示すよう
に、メモリ装置全体の配置は第２図と同様であり、全体
を２分割している。即ち、各ブロックB1およびB2の中央
にはセンスアンプSAが、その両側にメモリセルが配置さ
れている。RDは行デコーダ、CD1およびCD2は列デコーダ
であり、行デコーダRDには行アドレスRAが、列デコーダ
CD1およびCD2には列アドレスCAが接続されている。ブロ
ックB1内のQs1a,Qs1b〜Qsma,QsmbはセンスアンプSAを構
成するFETであり、各々のFETのソースは共通にセンスア
ンプ駆動用FETQs1のドレインに接続され、FETQs1のゲー
トにはセンスアンプ駆動信号φｓが接続されている。ま
たセンスアンプSAにはビット線BL11,▲▼〜BL1
m,▲▼が接続されている。Qc11〜Qc1mおよびC1
1〜C1mはメモリセルを構成するFETおよびコンデンサ、Q
d21〜Qd2mおよびCd21〜Cd2mはダミーセルを構成するFET
およびコンデンサ、Qr21〜Qr2mはダミーセル放電用FET
である。上記FETQc11〜Qc1mのゲートにはワード線WL11
が接続さ、FETQd21〜Qd2mのゲートにはダミーワード線D
WL12が接続されている。またFETQr21〜Qr2mのゲートに
はダミーセルリセット信号RSTが接続されている。ビッ
ト線BL11,▲▼〜BL1m,▲▼には各々メ
モリ容量に応じた数のメモリセルと１個のダミーセルと
が接続されており、各々のメモリセルおよびダミーセル
にはワード線およびダミーワード線が接続されている
が、ここでは図示を省略している。Q11a,Q11b〜Q1ma,Q1
mbはバス線トランスファゲートFETであり、その各々の
ゲートには列アドレス選択線CL11〜CL1mが接続されてい
る。
本発明の一実施例による半導体メモリ装置、特にダイナ
ミックRAMの要部の回路図であり、第４図はブロックバ
ス線デコーダの回路図である。図において、第２図と同
一部分には同一符号を付している。第３図に示すよう
に、メモリ装置全体の配置は第２図と同様であり、全体
を２分割している。即ち、各ブロックB1およびB2の中央
にはセンスアンプSAが、その両側にメモリセルが配置さ
れている。RDは行デコーダ、CD1およびCD2は列デコーダ
であり、行デコーダRDには行アドレスRAが、列デコーダ
CD1およびCD2には列アドレスCAが接続されている。ブロ
ックB1内のQs1a,Qs1b〜Qsma,QsmbはセンスアンプSAを構
成するFETであり、各々のFETのソースは共通にセンスア
ンプ駆動用FETQs1のドレインに接続され、FETQs1のゲー
トにはセンスアンプ駆動信号φｓが接続されている。ま
たセンスアンプSAにはビット線BL11,▲▼〜BL1
m,▲▼が接続されている。Qc11〜Qc1mおよびC1
1〜C1mはメモリセルを構成するFETおよびコンデンサ、Q
d21〜Qd2mおよびCd21〜Cd2mはダミーセルを構成するFET
およびコンデンサ、Qr21〜Qr2mはダミーセル放電用FET
である。上記FETQc11〜Qc1mのゲートにはワード線WL11
が接続さ、FETQd21〜Qd2mのゲートにはダミーワード線D
WL12が接続されている。またFETQr21〜Qr2mのゲートに
はダミーセルリセット信号RSTが接続されている。ビッ
ト線BL11,▲▼〜BL1m,▲▼には各々メ
モリ容量に応じた数のメモリセルと１個のダミーセルと
が接続されており、各々のメモリセルおよびダミーセル
にはワード線およびダミーワード線が接続されている
が、ここでは図示を省略している。Q11a,Q11b〜Q1ma,Q1
mbはバス線トランスファゲートFETであり、その各々の
ゲートには列アドレス選択線CL11〜CL1mが接続されてい
る。
ブロックB2も以上のブロックB1と同様に構成されてい
る。
る。
BU1,▲▼およびBU2,▲▼は各々ブロックB1
およびB2のバス線であり、これはバス線トランスファゲ
ートFETQ11a,Q11b〜Q1ma,Q1mbおよびQ21a,Q21b〜Q2ma,Q
2mbによって、センスアンプSA,ビット線BL11,▲
▼〜BL1m,▲▼，及びBL21,▲▼〜BL
2m,▲▼に接続される。データ線DL及び▲
▼はプリアンプPAに接続されている。
およびB2のバス線であり、これはバス線トランスファゲ
ートFETQ11a,Q11b〜Q1ma,Q1mbおよびQ21a,Q21b〜Q2ma,Q
2mbによって、センスアンプSA,ビット線BL11,▲
▼〜BL1m,▲▼，及びBL21,▲▼〜BL
2m,▲▼に接続される。データ線DL及び▲
▼はプリアンプPAに接続されている。
FETQPa及びQPbはプリアンプPAのフリップフロップを構
成するFETであり、そのソースは共通にプリアンプ駆動
用FETQPdのドレインに接続され、FETQPdのゲートにはプ
リアンプ駆動信号φｐが接続されている。プリアンプPA
の出力信号は図示しないメインアンプへ接続される。
成するFETであり、そのソースは共通にプリアンプ駆動
用FETQPdのドレインに接続され、FETQPdのゲートにはプ
リアンプ駆動信号φｐが接続されている。プリアンプPA
の出力信号は図示しないメインアンプへ接続される。
また、ブロックB1内のバス線BU1,▲▼及びブロク
B2内のバス線BU2,▲▼のそれぞれと、データ線DL
及び▲▼との間には、各々ブロックバス線選択FETQ
b1a,Qb1b及びQb2a,Qb2bが設けられており、該FETQb1a,Q
b1b及びFETQb2a,Qb2bのゲートには、それぞれブロック
バス線デコーダBBDの出力であるブロックバス線選択信
号あるいは非選択信号としての信号BS及び▲▼が接
続されている。即ち、上記FETQb1a,Qb1b,Qb2a,Qb2b及び
ブロックバス線デコーダBBDによりブロックバス線選択
接続手段が構成されている。
B2内のバス線BU2,▲▼のそれぞれと、データ線DL
及び▲▼との間には、各々ブロックバス線選択FETQ
b1a,Qb1b及びQb2a,Qb2bが設けられており、該FETQb1a,Q
b1b及びFETQb2a,Qb2bのゲートには、それぞれブロック
バス線デコーダBBDの出力であるブロックバス線選択信
号あるいは非選択信号としての信号BS及び▲▼が接
続されている。即ち、上記FETQb1a,Qb1b,Qb2a,Qb2b及び
ブロックバス線デコーダBBDによりブロックバス線選択
接続手段が構成されている。
第４図は列アドレス信号CAによって、データ線DL及び▲
▼に接続すべきバス線を選択するブロックバス線デ
コーダBBDの構成を示している。図において、Qy11〜Qy1
6及びQy21〜Qy26はこのブロックバス線デコーダBBDを構
成するFETであり、FETQy12,Qy13,Qy15及びFETQy22,Qy2
3,Qy25のゲートにはプリチャージ信号▲▼が接続さ
れている。また本実施例では、メモリ装置内のブロック
は２つであるので、列アドレスの上位１ビットによって
どちらか一方のブロックのバス線を選択することがで
き、従って列アドレス信号CAの上位１ビットに対応した
信号CAi及び▲▼がFETQy16及びQy26のゲートに接
続されている。そしてこれにより信号BS及び▲▼の
いずれかが選択信号、他方が非選択信号として出力され
るようになっている。
▼に接続すべきバス線を選択するブロックバス線デ
コーダBBDの構成を示している。図において、Qy11〜Qy1
6及びQy21〜Qy26はこのブロックバス線デコーダBBDを構
成するFETであり、FETQy12,Qy13,Qy15及びFETQy22,Qy2
3,Qy25のゲートにはプリチャージ信号▲▼が接続さ
れている。また本実施例では、メモリ装置内のブロック
は２つであるので、列アドレスの上位１ビットによって
どちらか一方のブロックのバス線を選択することがで
き、従って列アドレス信号CAの上位１ビットに対応した
信号CAi及び▲▼がFETQy16及びQy26のゲートに接
続されている。そしてこれにより信号BS及び▲▼の
いずれかが選択信号、他方が非選択信号として出力され
るようになっている。
即ち、第３図の列アドレス選択線CL11〜CL1m及びCL21〜
CL2mは、１回の動作時にその中の１本が列アドレス信号
CAによって選択されるが、選択される列アドレス選択線
を含むブロックのバス線が選択されている必要があるた
め、列アドレス選択線を選択するための列アドレスの上
位１ビットはブロックバス線選択に用いる列アドレスの
上位１ビットと共用されている。また、第４図のFETQy1
1及びQy21のドレインには列駆動信号CYが接続されてお
り、FETQy11及びQy21のソース電位がブロックバス線選
択信号BS及び▲▼となり、該信号BS及び▲▼は
それぞれ第３図のFETQb1a,Qb1b及びQb2a,Qb2bのゲート
に接続されている。
CL2mは、１回の動作時にその中の１本が列アドレス信号
CAによって選択されるが、選択される列アドレス選択線
を含むブロックのバス線が選択されている必要があるた
め、列アドレス選択線を選択するための列アドレスの上
位１ビットはブロックバス線選択に用いる列アドレスの
上位１ビットと共用されている。また、第４図のFETQy1
1及びQy21のドレインには列駆動信号CYが接続されてお
り、FETQy11及びQy21のソース電位がブロックバス線選
択信号BS及び▲▼となり、該信号BS及び▲▼は
それぞれ第３図のFETQb1a,Qb1b及びQb2a,Qb2bのゲート
に接続されている。
次に第３図及び第４図の回路の動作をメモリセルのコン
デンサC11の記憶内容を読み出す場合について説明す
る。ここでは第２図の場合と同様にコンデンサC11の記
憶内容は電荷が零で“0"であるとする。
デンサC11の記憶内容を読み出す場合について説明す
る。ここでは第２図の場合と同様にコンデンサC11の記
憶内容は電荷が零で“0"であるとする。
まず、ダミーセルリセット信号RSTが“H"になり、FETQr
21〜Qr2mがオンされてコンデンサCd21〜Cd2mの電荷が放
電される。そしてダミーセルリセット信号RSTが“L"に
なった後、行デコーダRDによって選択されたワード線WL
11とダミーワード線DWL12とが“H"になる。またこのと
きまでに、ビット線BL11,▲▼〜BL1m,▲
▼は、図示しない回路によって“H"にプリチヤージさ
れている。上記ワード線WL11が“H"になったことによ
り、FETQC11がオンしてコデンサC11とビット線BL11とが
接続される。また、ダミーワード線DWL12が“H"になっ
たことにより、FETQd21がオンしてコンデンサCd21とビ
ット線▲▼とが接続される。ビット線BL11およ
び▲▼に接続される前のコンデンサC11およびC
d21の電荷は共に零であるが、メモリセルのコンデンサC
11の容量はダミーセルのコンデンサCd21の容量よりも大
きく作られているので、ビット線BL11の電位はビット線
▲▼の電位よりも低くなる。次にセンスアンプ
駆動信号φｓが“H"になることにより、FETQs1がオンし
てセンスアンプが活性化される。このとき、上述のよう
にFETQs1bのゲート電位はFETQs1aのゲート電位よりも低
いので、FETQs1bはオフ，センスアンプQs1aはオンにな
り、ビット線BL11の電位はさらに低くなる。
21〜Qr2mがオンされてコンデンサCd21〜Cd2mの電荷が放
電される。そしてダミーセルリセット信号RSTが“L"に
なった後、行デコーダRDによって選択されたワード線WL
11とダミーワード線DWL12とが“H"になる。またこのと
きまでに、ビット線BL11,▲▼〜BL1m,▲
▼は、図示しない回路によって“H"にプリチヤージさ
れている。上記ワード線WL11が“H"になったことによ
り、FETQC11がオンしてコデンサC11とビット線BL11とが
接続される。また、ダミーワード線DWL12が“H"になっ
たことにより、FETQd21がオンしてコンデンサCd21とビ
ット線▲▼とが接続される。ビット線BL11およ
び▲▼に接続される前のコンデンサC11およびC
d21の電荷は共に零であるが、メモリセルのコンデンサC
11の容量はダミーセルのコンデンサCd21の容量よりも大
きく作られているので、ビット線BL11の電位はビット線
▲▼の電位よりも低くなる。次にセンスアンプ
駆動信号φｓが“H"になることにより、FETQs1がオンし
てセンスアンプが活性化される。このとき、上述のよう
にFETQs1bのゲート電位はFETQs1aのゲート電位よりも低
いので、FETQs1bはオフ，センスアンプQs1aはオンにな
り、ビット線BL11の電位はさらに低くなる。
一方、センスアンプSAの動作完了までに、各ブロックB
1,B2のバス線BU1,▲▼及びBU2,▲▼、デー
タ線DL及び▲▼は図示しない回路によって“H"レベ
ルの等電位にプリチャージされている。
1,B2のバス線BU1,▲▼及びBU2,▲▼、デー
タ線DL及び▲▼は図示しない回路によって“H"レベ
ルの等電位にプリチャージされている。
また、第４図の回路では最初プリチャージ信号▲▼
が“H"であり、ブロックバス線選択信号BS及び▲▼
は共に“L"になっている。プリチャージ信号▲▼が
“L"になった後、列アドレスCAの上位１ビットに対応す
る信号CAi及び▲▼のうちの一方、ここでは▲
▼が“H"になり、FETQy26及びQy24がオンして、FET
Qy21はオフする。このときCAiは“L"のままであるためF
ETQy11はオンしている。次に列駆動信号CYが“H"になる
と、ブロックバス線選択信号BSのみが“H"になり、第３
図のブロックバス線選択FETQb1a及びQb1bがオンしてブ
ロックB1内のバス線BU1及び▲▼とデータ線DL及
び▲▼とが接続される。
が“H"であり、ブロックバス線選択信号BS及び▲▼
は共に“L"になっている。プリチャージ信号▲▼が
“L"になった後、列アドレスCAの上位１ビットに対応す
る信号CAi及び▲▼のうちの一方、ここでは▲
▼が“H"になり、FETQy26及びQy24がオンして、FET
Qy21はオフする。このときCAiは“L"のままであるためF
ETQy11はオンしている。次に列駆動信号CYが“H"になる
と、ブロックバス線選択信号BSのみが“H"になり、第３
図のブロックバス線選択FETQb1a及びQb1bがオンしてブ
ロックB1内のバス線BU1及び▲▼とデータ線DL及
び▲▼とが接続される。
次に、列アドレス選択線CL11〜CL1m及びCL21〜CL2mのう
ち列デコーダCD1及びCD2により選択された１本，ここで
はCL11が“H"になり、FETQ11a及びQ11bがオンしてビッ
ト線BL11とバス線BU1とが、ビット線▲▼とバ
ス線▲▼とがそれぞれ接続され、更にブロックバス
線選択FETQb1a及びQb1bを通してバス線BU1はデータ線DL
と、またバス線▲▼はデータ線▲▼と接続さ
れているので、ビット線BL11の電位がデータ線DLに、ビ
ット線▲▼の電位がデータ線DLに伝えられる。
そして次に、プリアンプ駆動信号φｐが“H"になってプ
リアンプPAが活性化されると、データ線DLに接続された
FETQpbのゲート電位は、データ線▲▼に接続された
FETQpaのゲート電位よりも低いため、FETQpbはオフし、
FETQpaがオンしてデータ線DLの電位は更に低くなる。以
上のようにしてバス線BU1及び▲▼の電位差がプ
リアンプPAで検出され、増幅されて図示しないメインア
ンプへ出力される。
ち列デコーダCD1及びCD2により選択された１本，ここで
はCL11が“H"になり、FETQ11a及びQ11bがオンしてビッ
ト線BL11とバス線BU1とが、ビット線▲▼とバ
ス線▲▼とがそれぞれ接続され、更にブロックバス
線選択FETQb1a及びQb1bを通してバス線BU1はデータ線DL
と、またバス線▲▼はデータ線▲▼と接続さ
れているので、ビット線BL11の電位がデータ線DLに、ビ
ット線▲▼の電位がデータ線DLに伝えられる。
そして次に、プリアンプ駆動信号φｐが“H"になってプ
リアンプPAが活性化されると、データ線DLに接続された
FETQpbのゲート電位は、データ線▲▼に接続された
FETQpaのゲート電位よりも低いため、FETQpbはオフし、
FETQpaがオンしてデータ線DLの電位は更に低くなる。以
上のようにしてバス線BU1及び▲▼の電位差がプ
リアンプPAで検出され、増幅されて図示しないメインア
ンプへ出力される。
このような本実施例では、プリアンプPAのフリップフロ
ップを構成するFETQpa及びプリアンプ駆動用FETQpdの負
荷は、データ線DL,ブロックB1内のバス線BU1及びビット
線BL11のみであり、ブロックB2内のバス線BU2はブロッ
クバス線選択FETQb2aによって遮断されるため負荷にな
らない。従ってバス線の放電に要する時間は短く、フリ
ップフロップの決定が速いためプリアンプPAを高速化す
ることができる。また、FETQpaのドレイン電位が短時間
で放電されるので、FETQpbが短時間のうちにオフするこ
とになり、“H"であるべき該FETQpbのドレイン電位の低
下が防止でき、メインアンプへ出力される“H"と“L"の
電位差が大きくなる。従って、メインアンプの動作時間
をも高速化することができ、ひいてはメモリ装置全体の
高速化を図ることが可能である。
ップを構成するFETQpa及びプリアンプ駆動用FETQpdの負
荷は、データ線DL,ブロックB1内のバス線BU1及びビット
線BL11のみであり、ブロックB2内のバス線BU2はブロッ
クバス線選択FETQb2aによって遮断されるため負荷にな
らない。従ってバス線の放電に要する時間は短く、フリ
ップフロップの決定が速いためプリアンプPAを高速化す
ることができる。また、FETQpaのドレイン電位が短時間
で放電されるので、FETQpbが短時間のうちにオフするこ
とになり、“H"であるべき該FETQpbのドレイン電位の低
下が防止でき、メインアンプへ出力される“H"と“L"の
電位差が大きくなる。従って、メインアンプの動作時間
をも高速化することができ、ひいてはメモリ装置全体の
高速化を図ることが可能である。
なお、上記実施例では、ブロックを２つ設けた場合につ
いて説明したが、更に多くのブロックを設けた場合でも
上記実施例と同様の効果が得られる。
いて説明したが、更に多くのブロックを設けた場合でも
上記実施例と同様の効果が得られる。
また、上記実施例では各ブロック内のバス線及び各ブロ
ックに共通のデータ線は１対であり、更にプリアンプは
１個である場合について説明したが、これらは各々複数
対，複数個設けた場合でも上記実施例と同様の効果が得
られる。また、上記実施例ではメモリセルのコンデンサ
の電荷が零のとき記憶内容が“0"である場合について説
明したが、電荷が零のとき記憶内容が“1"であってもよ
い。
ックに共通のデータ線は１対であり、更にプリアンプは
１個である場合について説明したが、これらは各々複数
対，複数個設けた場合でも上記実施例と同様の効果が得
られる。また、上記実施例ではメモリセルのコンデンサ
の電荷が零のとき記憶内容が“0"である場合について説
明したが、電荷が零のとき記憶内容が“1"であってもよ
い。
さらに、上記実施例ではFETはＮチャンネルエンハンス
メント型であるとしたが、いくつかのFETはデプレッシ
ョン型であってもよく、またFETはＰチャンネルやコン
プリメンタリMISであっても上記実施例と同様の効果が
得られる。
メント型であるとしたが、いくつかのFETはデプレッシ
ョン型であってもよく、またFETはＰチャンネルやコン
プリメンタリMISであっても上記実施例と同様の効果が
得られる。
以上のように、この発明に係る半導体メモリ装置によれ
ば、複数行かつ複数列に配設された複数のメモリセルを
有する複数のメモリセル群と、これら複数のメモリセル
群それぞれに対応して設けられ、それぞれが、対応した
メモリセル群における対応した列に配設された複数のメ
モリセルに接続されたビット線対を複数有する複数のビ
ット線対群と、上記複数のメモリセル群それぞれに対応
して設けられ、それぞれが、対応したメモリセル群にお
ける対応した行に配設された複数のメモリセルに接続さ
れたワード線を複数有する複数のワード線群と、列アド
レス信号に基づいて、上記複数のビット線対群における
複数のビット線対から一対のビット線対を選択するため
の列デコーダと、行アドレス信号に基づいて、上記複数
のワード線群における複数のワード線から特定のワード
線を選択するための行デコーダと、上記複数のメモリセ
ル群それぞれに対応して設けられ、それぞれが、対応し
たメモリセル群における対応したビット線対に接続され
たセンスアンプを複数有する複数のセンスアンプ群と、
上記複数のメモリセル群にそれぞれに共通に設けられた
共通バス線対と、上記複数のビット線対群それぞれに対
応して設けられ、それぞれが、対応したビット線対群に
おける対応したビット線対と上記共通バス線対との間に
設けられ、上記列デコーダからの出力によって制御され
る転送ゲートを複数有する複数の転送ゲート群と、上記
共通バス線対に現れたデータを増幅するための増幅器と
を備えたものにおいて、上記共通バス線対は、上記複数
のメモリセル群それぞれに対応して設けられ、それぞれ
が対応した転送ゲート群の複数の転送ゲートに接続され
た複数のバス線対と上記増幅器に接続された１対のゲー
ト線とに分割され、上記共通バス線対における複数のバ
ス線対とデータ線対との間に設けられるとともに、列ア
ドレス信号を受け、この列アドレス信号に基づいて、複
数のバス線対のうちの１対のバス線対とデータ線対とを
電気的に接続するためのバス線対選択手段を設けるよう
にしたので、これにより、プリアンプ駆動要のFETの負
荷容量が減少し、動作に要する時間が短くなり、プリア
ンプを高速化できる効果がある。さらに、プリアンプの
高速動作によってフリップフロップの“H"側のレベル低
下が防止できるためにメインアンプの高速化をも実現で
き、ひいてはメモリ装置全体のアクセス時間の高速化を
図ることができるという効果がある。
ば、複数行かつ複数列に配設された複数のメモリセルを
有する複数のメモリセル群と、これら複数のメモリセル
群それぞれに対応して設けられ、それぞれが、対応した
メモリセル群における対応した列に配設された複数のメ
モリセルに接続されたビット線対を複数有する複数のビ
ット線対群と、上記複数のメモリセル群それぞれに対応
して設けられ、それぞれが、対応したメモリセル群にお
ける対応した行に配設された複数のメモリセルに接続さ
れたワード線を複数有する複数のワード線群と、列アド
レス信号に基づいて、上記複数のビット線対群における
複数のビット線対から一対のビット線対を選択するため
の列デコーダと、行アドレス信号に基づいて、上記複数
のワード線群における複数のワード線から特定のワード
線を選択するための行デコーダと、上記複数のメモリセ
ル群それぞれに対応して設けられ、それぞれが、対応し
たメモリセル群における対応したビット線対に接続され
たセンスアンプを複数有する複数のセンスアンプ群と、
上記複数のメモリセル群にそれぞれに共通に設けられた
共通バス線対と、上記複数のビット線対群それぞれに対
応して設けられ、それぞれが、対応したビット線対群に
おける対応したビット線対と上記共通バス線対との間に
設けられ、上記列デコーダからの出力によって制御され
る転送ゲートを複数有する複数の転送ゲート群と、上記
共通バス線対に現れたデータを増幅するための増幅器と
を備えたものにおいて、上記共通バス線対は、上記複数
のメモリセル群それぞれに対応して設けられ、それぞれ
が対応した転送ゲート群の複数の転送ゲートに接続され
た複数のバス線対と上記増幅器に接続された１対のゲー
ト線とに分割され、上記共通バス線対における複数のバ
ス線対とデータ線対との間に設けられるとともに、列ア
ドレス信号を受け、この列アドレス信号に基づいて、複
数のバス線対のうちの１対のバス線対とデータ線対とを
電気的に接続するためのバス線対選択手段を設けるよう
にしたので、これにより、プリアンプ駆動要のFETの負
荷容量が減少し、動作に要する時間が短くなり、プリア
ンプを高速化できる効果がある。さらに、プリアンプの
高速動作によってフリップフロップの“H"側のレベル低
下が防止できるためにメインアンプの高速化をも実現で
き、ひいてはメモリ装置全体のアクセス時間の高速化を
図ることができるという効果がある。
第１図は一般的なダイナミックRAMの配置図、第２図は
従来のダイナミックRAMの要部の構成を示す回路図、第
３図は本発明の一実施例によるダイナミックRAMの要部
の構成を示す回路図、第４図は本発明の一実施例に適用
されるブロックバス線デコーダの一構成例を示す回路図
である。 B1,B2……ブロック、MC……メモリセル、Qc11〜Qc1m…
…メモリセルを構成するFET、C11〜C1m……メモリセル
を構成するコンデンサ、SA……センスアンプ、Qs1a,Qs1
b〜Qsma,Qsmb……センスアンプを構成するFET、CA……
列アドレス信号、CL11〜CL1m,CL21〜CL2m……列アドレ
ス選択線、BU1,▲▼及びBU2,▲▼……バス
線、DL,▲▼……データ線、PA……プリアンプ（入
出力増幅器）,BBD……ブロックバス線デコーダ、Qy11〜
Qy16,Qy21〜Qy26……ブロックバス線デコーダを構成す
るFET。 なお図中同一符号は同一又は相当部分を示す。
従来のダイナミックRAMの要部の構成を示す回路図、第
３図は本発明の一実施例によるダイナミックRAMの要部
の構成を示す回路図、第４図は本発明の一実施例に適用
されるブロックバス線デコーダの一構成例を示す回路図
である。 B1,B2……ブロック、MC……メモリセル、Qc11〜Qc1m…
…メモリセルを構成するFET、C11〜C1m……メモリセル
を構成するコンデンサ、SA……センスアンプ、Qs1a,Qs1
b〜Qsma,Qsmb……センスアンプを構成するFET、CA……
列アドレス信号、CL11〜CL1m,CL21〜CL2m……列アドレ
ス選択線、BU1,▲▼及びBU2,▲▼……バス
線、DL,▲▼……データ線、PA……プリアンプ（入
出力増幅器）,BBD……ブロックバス線デコーダ、Qy11〜
Qy16,Qy21〜Qy26……ブロックバス線デコーダを構成す
るFET。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (72)発明者 有本 和民 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 益子 耕一郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山田 通裕 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小林 稔史 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭56−137589（ＪＰ，Ａ) 特開 昭55−122290（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数行かつ複数列に配設された複数のメモ
リセルを有する複数のメモリセル群と、 これら複数のメモリセル群それぞれに対応して設けら
れ、それぞれが、対応したメモリセル群における対応し
た列に配設された複数のメモリセルに接続されたビット
線対を複数有する複数のビット線対群と、 上記複数のメモリセル群それぞれに対応して設けられ、
それぞれが、対応したメモリセル群における対応した行
に配設された複数のメモリセルに接続されたワード線を
複数有する複数のワード線群と、 列アドレス信号に基づいて、上記複数のビット線対群に
おける複数のビット線対から一対のビット線対を選択す
るための列デコーダと、 行アドレス信号に基づいて、上記複数のワード線群にお
ける複数のワード線から特定のワード線を選択するため
の行デコーダと、 上記複数のメモリセル群それぞれに対応して設けられ、
それぞれが、対応したメモリセル群における対応したビ
ット線対に接続されたセンスアンプを複数有する複数の
センスアンプ群と、 上記複数のメモリセル群それぞれに共通に設けられた共
通バス線対と、 上記複数のビット線対群それぞれに対応して設けられ、
それぞれが、対応したビット線対群における対応したビ
ット線対と上記共通バス線対との間に設けられ、上記列
デコーダからの出力によって制御される転送ゲートを複
数有する複数の転送ゲート群と、 上記共通バス線対に現れたデータを増幅するための増幅
器とを備えたものにおいて、 上記共通バス線対は、上記複数のメモリセル群にそれぞ
れに対応して設けられ、それぞれが対応した転送ゲート
群の複数の転送ゲートに接続された複数のバス線対と上
記増幅器に接続された１対のデータ線とに分割され、 上記共通バス線対における複数のバス線対とデータ線対
との間に設けられるとともに、列アドレス信号を受け、
この列アドレス信号に基づいて、複数のバス線対のうち
の１対のバス線対とデータ線対とを電気的に接続するた
めのバス線対選択手段を設けたことを特徴とする半導体
メモリ装置。 - 【請求項２】上記バス線対選択手段は、共通バス線対に
おける各メモリセル群に対応したバス線とデータ線との
間に設けられた絶縁ゲート電界効果トランジスタと、 この各トランジスタのゲートに列アドレス信号に対応し
て選択・非選択信号を印加するブロックバスデコーダと
からなるものであることを特徴とする特許請求の範囲第
１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028893A JPH0787036B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028893A JPH0787036B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171697A JPS60171697A (ja) | 1985-09-05 |
| JPH0787036B2 true JPH0787036B2 (ja) | 1995-09-20 |
Family
ID=12261071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028893A Expired - Lifetime JPH0787036B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787036B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2578400B2 (ja) * | 1985-09-24 | 1997-02-05 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| KR970051258A (ko) * | 1995-12-28 | 1997-07-29 | 문정환 | 반도체 메모리의 데이타 버스 구동 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
-
1984
- 1984-02-15 JP JP59028893A patent/JPH0787036B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60171697A (ja) | 1985-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |