JPH0786921A

JPH0786921A - 現場プログラム可能なディジタル信号処理アレイ集積回路

Info

Publication number: JPH0786921A
Application number: JP6129711A
Authority: JP
Inventors: John L Mccollum; ジヨン・エル・マツカラム
Original assignee: Actel Corp
Current assignee: Microsemi SoC Corp
Priority date: 1993-08-20
Filing date: 1994-05-19
Publication date: 1995-03-31
Also published as: USRE37048E1; EP0639816A3; US5457644A; EP0639816A2

Abstract

(57)【要約】【目的】従来技術の制限を克服するユーザ・プログラ
ム可能なディジタル信号処理集積回路を提供する。【構成】現場プログラム可能なディジタル信号処理集
積回路が、半導体ダイ内に形成され、この集積回路に、
算術論理（ＡＬＵ）回路のアレイが含まれる。ユーザ・
プログラム可能相互接続アーキテクチャが、ＡＬＵ回路
のアレイに重畳される。ディジタル・アナログ（Ｄ／
Ａ）変換器またはアナログ・ディジタル（Ａ／Ｄ）変換
器を含む１つまたは複数のインターフェース回路を集積
回路上に設けて、オフ・チップのアナログ入力信号とイ
ンターフェースし、オフ・チップのアナログ出力信号を
供給する。集積回路とＡＬＵ回路の間および個々のＡＬ
Ｕ回路の間の相互接続をプログラムし、個々のＡＬＵ回
路の特定の機能を定義するため、回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路に関し、具体
的には、ユーザ・プログラム可能な集積回路に関する。
さらに具体的に言うと、本発明は、ユーザ・プログラム
可能なアナログ・ディジタル混合集積回路に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】汎用リ
ニア集積回路は、演算増幅器、フェーズ・ロック・ルー
プ、コンパレータ、Ａ／Ｄ変換器、ビデオ増幅器、トラ
ンジスタ・アレイなどの特定の機能に制限されてきた。
これらの回路は、アナログ・システムの基本構成要素を
形成する。これらの回路を集積して高度な機能を得るこ
とは、回路の正確な機能を決定するために外部部品（す
なわち、抵抗、コンデンサ、インダクタなど）を使用す
る必要があるので、困難である。したがって、一旦集積
してしまうと、これらの回路は専用になる。設計、製造
および販売のために実用的であるためには、そのような
専用部品が大量に使用されるものでなければならない。
そのような回路の１例が、ステレオ・システムやテレビ
ジョン・セットに使用されるオーディオ増幅器である。
大量に使用される基盤がない場合、そのような回路の設
計製造は経済的に引き合わない。

【０００３】アナログ回路の製造中の大きなコスト要因
が、個々の回路のそれぞれの最終トリミングである。こ
れが必要なのは、部品配置に起因する浮遊容量ならびに
部品の数値の変動があるからである。

【０００４】エレクトロニクスでのもう１つの一般的な
問題が、異なる回路経路を利用する間に複雑な信号のさ
まざまな部分を同位相に保つ必要があることである。こ
れは、カラー・テレビジョン・セットで一般に行われて
いるが、この場合、色情報を処理している間に輝度情報
を遅延線に通す。

【０００５】さらに、テレビジョン・セット、ビデオ・
カセット・レコーダ、ステレオ・システムなどの一般的
なアナログ・システムの多くで、現在、多数のディジタ
ル機能が使用されている。したがって、これらの回路を
単一の集積回路ダイに集積するには、アナログ・ディジ
タル混合設計とそれを製造するための工程が必要であ
る。このような集積回路の製造工程は、複雑であり高価
である。というのは、アナログ回路設計に使用されるト
ランジスタが、通常は、ディジタル設計に使用されるト
ランジスタと根本的に異なるからである。

【０００６】この問題に対する従来のアプローチの１つ
が、ディジタル信号処理（ＤＳＰ）技法を用いて動作す
る回路を設計することであった。これらのデバイスは、
マイクロプロセッサ・コアを使用して、アナログ・シス
テムと数学的に等価なシステムをシミュレートする。こ
のようなチップの一般的な応用例の１つが、アナログの
世界に変換する前の信号のディジタル・フィルタリング
である。

【０００７】これらの集積ＤＳＰデバイスの基本的な限
界は、多くのプロセッサ機能がアナログ信号のタイム・
スライスごとに必要な場合に、マイクロプロセッサのフ
ォン・ノイマン・アーキテクチャによって、デバイス速
度が制限されることである。この限界のため、これまで
に、このようなデバイスの速度が、可聴周波数帯域に制
限されてきた。これはもちろん、機能のカスタマイズが
マイクロプロセッサ内の命令のコーディングによって達
成されるという事実に起因する。

【０００８】アナログ・ディジタル混合集積回路に対す
るもう１つのアプローチが、エル−アヤット（Ｅｌ−Ａ
ｙａｔ）に対する米国特許第５１０７１４６号明細書に
示されている。この特許では、アナログ回路モジュール
とディジタル回路モジュールの混合を含むユーザ・プロ
グラム可能なアーキテクチャが開示されている。このデ
ィジタル論理モジュールは、従来のＦＰＧＡデバイスに
使用されるタイプである。

【０００９】応用をスピードアップするためにプロセッ
サ・アレイを設計しようとする試みが過去に行われてき
た。この種類の計算機を、ＭＩＭＤ（多重命令多重デー
タ）またはＳＩＭＤ（単一命令多重データ）と称する。
これらの概念では、複数のプロセッサ・エンジンを利用
して、乗算や除算などの論理演算を実行する。各プロセ
ッサ・エンジンは、フォン・ノイマン計算機であり、集
積回路上でかなりのダイ面積を占める。

【００１０】本発明の目的は、従来技術の制限を克服す
るユーザ・プログラム可能なディジタル信号処理集積回
路を提供することである。

【００１１】本発明のもう１つの目的は、最大の性能を
得るために個別のトリミングを必要としないユーザ・プ
ログラム可能なディジタル信号処理集積回路を提供する
ことである。

【００１２】本発明のもう１つの目的は、ユーザがそこ
で処理される信号の位相シフトを制御できるユーザ・プ
ログラム可能なディジタル信号処理集積回路を提供する
ことである。

【００１３】本発明のもう１つの目的は、ユーザが簡単
にプログラムできるユーザ・プログラム可能なディジタ
ル信号処理集積回路を提供することである。

【００１４】

【課題を解決するための手段】本発明によれば、現場プ
ログラム可能なディジタル信号処理集積回路が、半導体
ダイ内に形成され、この集積回路に、算術論理（ＡＬ
Ｕ）回路のアレイが含まれる。ユーザ・プログラム可能
な相互接続アーキテクチャが、ＡＬＵ回路のアレイに重
畳される。ディジタル・アナログ（Ｄ／Ａ）変換器また
はアナログ・ディジタル（Ａ／Ｄ）変換器を含む１つま
たは複数のインターフェース回路を、集積回路上（また
はその外部）に設けて、オフ・チップのアナログ入力信
号とインターフェースし、オフ・チップのアナログ出力
信号を供給する。プログラム可能な読取り専用メモリ
（ＰＲＯＭ）または読取り専用メモリ（ＲＯＭ）などの
他の機能回路ブロックも、この集積回路ダイ上に配置で
きる。集積回路とＡＬＵ回路の間および個々のＡＬＵ回
路の間の相互接続をプログラムし、個々のＡＬＵ回路の
特定の機能を定義するため、回路を設ける。

【００１５】

【作用】本発明のアーキテクチャは、逐次命令の必要を
なくすことによって、従来技術システムの特性であるフ
ォン・ノイマン・ボトルネックを回避する。本発明の各
ＡＬＵ回路は、数学的にアナログ回路要素と等価である
ように作動するようユーザがカスタマイズできる。個々
のＡＬＵ回路は、ユーザ・プログラム可能相互接続要素
によって、互いにまたはＡ／Ｄインターフェース回路も
しくはＤ／Ａインターフェース回路と相互接続される。

【００１６】

【実施例】当業者であれば、本発明の下記の説明が、例
示にすぎず、いかなる形でも制限的ではないことを了解
するであろう。当業者にとって、本発明の他の実施態様
は自明であろう。

【００１７】まず図１を参照すると、本発明の好ましい
実施例による、現場プログラム可能なディジタル信号処
理集積回路の例のアーキテクチャが示されている。本発
明のアーキテクチャは、単一片の半導体材料上に集積さ
れ、現在では、その使用が好ましいＣＭＯＳ技術など既
知の半導体処理技術を使用して製造できる。

【００１８】本発明の現場プログラム可能なディジタル
信号処理集積回路１０は、符号１２−１から１２−９に
示される算術論理（ＡＬＵ）回路のアレイを中心に作ら
れる。説明のため、算術論理機構１２−１から１２−９
は、３行３列のＡＬＵ回路からなる規則的なアレイとし
て配置された状態で図示されている。当業者であれば、
多数の他のＡＬＵ回路または他のレイアウト配置を使用
できることを簡単に認識できるという点で、図１のアー
キテクチャおよび配置が例示にすぎず、制限的ではない
ことを簡単に見てとれるであろう。

【００１９】任意指定として、少なくとも１つのアナロ
グ・ディジタル（Ａ／Ｄ）変換器回路と少なくとも１つ
のディジタル・アナログ（Ｄ／Ａ）変換器回路を、ＡＬ
Ｕ回路と共にこの集積回路上に配置できる。図１の実施
例では、２つのＡ／Ｄ回路１４−１および１４−２と２
つのＤ／Ａ回路１６−１および１６−２が図示されてい
る。本発明の集積アーキテクチャの実際の実施態様で
は、Ａ／Ｄ変換器１４−１および１４−２とＤ／Ａ変換
器１６−１および１６−２は、おそらくは、本発明のア
ーキテクチャ１０が配置される集積回路ダイの周辺付近
に配置されるが、当業者であれば、これらのデバイスの
配置が主として設計選択の問題であることを理解するで
あろう。このような要素は、応用例によってはオフ・チ
ップに配置することも可能である。

【００２０】他の集積回路と同様に、複数の入出力（Ｉ
／Ｏ）ピンを設けて、この集積回路に電力を供給し、こ
の集積回路との間で電気信号をやり取りする。本発明の
アーキテクチャの実際の実施態様に設けられるＩ／Ｏピ
ンの本数は、純粋に設計選択の問題である。このような
Ｉ／Ｏピンのグループを、単一のＩ／Ｏブロック１８と
して図示するが、当業者であれば、Ｉ／Ｏブロック１８
が複数のＩ／Ｏピンを表すことを了解するであろう。

【００２１】他の機能回路ブロックは、前に説明した他
の要素と共に、この集積回路内に配置できる。たとえ
ば、図１では、ＰＲＯＭデバイス２０−１および２０−
２が、本発明の集積回路アーキテクチャ１０内に配置さ
れている。当業者であれば、ＲＡＭ回路やＲＯＭ回路な
どの他のタイプの回路要素を、本発明のアーキテクチャ
内で有用に使用できることを理解するであろう。

【００２２】最後に、ユーザ・プログラム可能相互接続
アーキテクチャが、前述の回路要素に重畳される。この
ユーザ・プログラム可能相互接続アーキテクチャは、前
述の回路要素を互いに接続し、また、Ｉ／Ｏピンに接続
するのに使用される。

【００２３】ユーザ・プログラム可能な相互接続アーキ
テクチャには、ユーザ・プログラム可能相互接続要素に
よって互いに接続でき、さまざまな回路要素の入力また
は出力に接続でき、Ｉ／Ｏパッドに接続できる複数の相
互接続導体が含まれる。これらのユーザ・プログラム可
能相互接続要素は、当技術分野で既知のとおり複数の形
態とすることができる。このような要素の例に含まれる
のが、米国特許第４８９９２０５号、米国特許第５０７
０３８４号および米国特許第５１８１０９６号に開示さ
れたものなど、多数の既知の例が存在するアンチヒュー
ズと、米国特許第４８７０３０２号に記載のアーキテク
チャで開示されたものなどのパス・トランジスタが含ま
れる。当業者であれば、これらの例が網羅的ではなく、
単にユーザ・プログラム可能な相互接続要素技術の状況
を示すものであることを認識できるであろう。本明細書
では、特に明記しない限り、ユーザ・プログラム可能な
相互接続要素という単語の意味を、このような相互接続
要素のすべての形態を包含するものとして解釈された
い。このようなユーザ・プログラム可能な相互接続要素
の構造、設計および使用は、当技術分野で周知であり、
本明細書には記載しない。

【００２４】図１では、ユーザ・プログラム可能な相互
接続アーキテクチャが、図１の回路要素の間とその全体
にわたって分配される水平相互接続導体２２および垂直
相互接続導体２４として概略的に図示されている。当業
者であれば、図１がこれに関して非常に一般的であるこ
とを理解するであろう。この図の符号２２および２４に
よって識別される線は、個々の相互接続導体を表すもの
ではなく、導体のグループを表す。本発明での使用に有
用な相互接続導体の実際の配置は、後続の図面と本明細
書の文章で開示される。

【００２５】本発明のアーキテクチャの実際の実施態様
では、導体のいくつかがセグメント化され、導体のいく
つかが、このアーキテクチャ内の回路要素のアレイの長
さまたは幅の全体を走る。個々のユーザ・プログラム可
能な相互接続要素は、相互接続導体の選択された隣接す
るセグメントの長さを選択的に延ばすためにこれらの間
に接続され、他の個々のユーザ・プログラム可能な相互
接続要素は、相互接続導体の交差する水平セグメントと
垂直セグメントの間に置かれる。個々の相互接続導体の
セグメント化の網羅的でない例が、米国特許第４８７０
３０２号、米国特許第４７５８７４５号および米国特許
第５０７３７２９号に示されている。

【００２６】当業者であれば、相互接続導体のセグメン
ト化を設計する際に注意を払う必要があることを理解す
るであろう。通常、ＡＬＵ回路からの出力信号は、真
上、真下または左右の、最も近い隣接ＡＬＵに渡され
る。しかし、一部の回路（リアクタンス性回路など）で
は、項を非常にすばやくフィード・バックする必要があ
り、短いバスが必要になる。さらに、ＡＧＣ信号の場合
などのように、場合によっては長い距離を経て供給しな
ければならない信号もある。これらの信号のために、長
いバスを使用する必要が生じる。好都合なことに、これ
らの信号は、しばしば応答の遅い信号であり、回路速度
を制限しない。当業者であれば、信号遅延を最小にする
ために、単一の信号経路に挿入されるユーザ・プログラ
ム可能相互接続要素の数をできる限り少なくすることが
好ましいことを理解するであろう。

【００２７】ユーザによって定義される通常の回路構成
では、相互接続アーキテクチャを構成する相互接続導体
の大半が、回路のディジタル側すなわち、Ａ／Ｄ変換器
１４−１および１４−２の出力とＤ／Ａ変換器１６−１
および１６−２の間に図示されているが、集積回路の外
部から内部の相互接続導体グループにアクセスできると
有利になる情況が存在する。本発明の一態様によれば、
相互接続導体グループは、図１に示されるようにＩ／Ｏ
ブロック１８に入る左端と右端の垂直導体グループ２４
によって直接に、または、従来技術で既知のように適当
な入力バッファと出力バッファを介して、Ｉ／Ｏピンと
通信することができる。本発明のこの特徴を用いると、
複数の本発明による集積回路を一緒に接続して、下でさ
らに説明するように一緒に刻時されるより大きな回路を
形成できるようになる。

【００２８】ここで図２Ａを参照すると、本発明のアー
キテクチャでの使用に適した現在好ましい単一のＡＬＵ
回路１２の構造と編成が、ブロック図形式で示されてい
る。ＡＬＵ１２は、この種の回路用の標準ＣＭＯＳ構成
ブロックを使用して構成できる。当業者であれば、他の
ＡＬＵ回路や図２Ａに示された回路の変形を本発明に使
用できることを認識するであろう。

【００２９】本発明の現在好ましい実施例によれば、Ａ
ＬＵ１２に、第１の２：１マルチプレクサ２６と第２の
２：１マルチプレクサ２８が含まれる。第１マルチプレ
クサ２６と第２マルチプレクサ２８の両方が、ｎビット
幅であり、このｎは、ＡＬＵが使用するデータ・バイト
の幅である。本発明の実際の実施態様に使用されるバイ
ト・サイズは、２ないし６４ビット幅とすることがで
き、分解能、サイズその他の設計検討事項によって指示
される。通常のバイト・サイズは、たとえば８ビットで
ある。実際には、１データ・バイトは、使用されるＡ／
Ｄ変換器およびＤ／Ａ変換器の幅になるはずである。こ
れは、ビデオＤ／Ａ変換器の場合には８ビットまたは１
０ビット、オーディオＤ／Ａ変換器の場合には１８ビッ
トになる。

【００３０】しかし、一部の応用分野では、この構造の
変更が必要になる場合がある。たとえば、同調リアクタ
ンス性回路の電圧は、入力電圧よりＱ（質要素）倍高
い。通常、Ｑは、１００程度の高さになり、このため、
その電圧に対処するためにＡＬＵ回路１２に余分の８ビ
ットを追加する必要が生じ、ビデオＤ／Ａ変換器の場合
で１６ビットないし１８ビットとなる。プログラム可能
回路をリアクタンス性回路用に最適化する場合、リアク
タンス性回路の内部接続点だけを、このサイズにする必
要がある。残りのＡＬＵデータ経路は、８ビット幅ない
し１０ビット幅とすることができる。この問題に対する
もう１つの解決策が、ＡＬＵ回路１２のすべてを８ビッ
ト幅ないし１０ビット幅に構成し、ピーク検出器、コン
パレータおよび利得調節回路からなるＡＧＣ回路をその
回路にプログラムして、リアクタンス性回路モジュール
への入力信号の振幅を減らし、これによってＡＬＵのオ
ーバーフローを防ぐことである。当業者であれば、本発
明の基本アーキテクチャの同様の修正を、多数思い描く
であろう。

【００３１】再度図２Ａを参照すると、第１の２：１マ
ルチプレクサ２６のデータ入力（ＡとＢ）は、ｎ幅の入
力バス３０および３２に接続され、第２の２：１マルチ
プレクサ２８のデータ入力（ＣとＤ）は、ｎ幅の入力バ
ス３４および３６に接続される。多数の他の構成が可能
であるが、入力バスは、相互接続の可能性を最大にする
ため、物理的に異なる方向でＡＬＵ１２から出ることが
好ましい。たとえば、入力バス３０、３２、３４および
３６の一端がＡＬＵブロックから水平に出、一端が垂直
に出て、この集積回路の相互接続マトリックス内の水平
と垂直の両方の相互接続導体と接続でき、したがって、
相互接続の可能性を高めることができる。これは、図１
のＡＬＵ１２−１の区域で、符号３０ａおよび３２ａに
概略的に示されている。図１では、図面が乱雑にならな
いように、１つのＡＬＵ回路１２−１だけがそのような
入力構造を有するものとして図示されているが、当業者
であれば、すべてのＡＬＵ回路が同様の構成であること
が好ましいことを認識するであろう。

【００３２】第１および第２の２：１マルチプレクサの
制御入力３８および４０は、この集積回路のＶＣＣ電位
を伝える導体４２と、グラウンド電位を伝える導体４４
と、一般相互接続導体４６、４８および５０とを含む相
互接続マトリックスに引き込まれる。この相互接続マト
リックスの、制御入力３８および４０と導体４２、４
４、４６、４８および５０などとの交点にある小さな円
は、アンチヒューズやパス・トランジスタなどのユーザ
・プログラム可能相互接続要素を表す。当業者であれ
ば、図示の配置を用いることで、マルチプレクサの制御
入力３８および４０を、ＶＣＣまたはグラウンドに配線
してデータ供給源を事前に選択することができ、また、
一般相互接続導体４６、４８および５０のいずれかを介
してデータ供給源に配線して回路の動作中に信号供給源
を動的に変更することができるという点で、最大の柔軟
性が得られることを理解するであろう。

【００３３】当業者であれば、ＡＬＵの入力を多重化す
ることによって、相互接続の柔軟性が増すことを理解す
るであろう。また、当業者であれば、一部の応用分野
で、これらの回路要素が不要であることも理解するであ
ろう。

【００３４】第１および第２の２：１マルチプレクサの
出力は、否定回路５２および５４に向けられる。否定回
路５２および５４の機能は、入力のデータ状態を選択的
に反転することであり、これらの回路は、当技術分野で
既知のとおり排他的論理和ゲートから構成できる。否定
回路５２および５４の制御入力５６および５８は、相互
接続マトリックスに引き込まれ、したがって、否定機能
の最大の柔軟性が得られる。

【００３５】否定回路５２および５４の出力は、ラッチ
Ａラッチ６０および６２を駆動する。ラッチＡラッチ６
０および６２の出力は、加算器６４の入力項を形成す
る。加算器６４は、通常の多ビット加算器回路とするこ
とができる。加算器６４の出力は、ラッチＢ６６の入力
を駆動する。ラッチＢ６６の出力は、出力バス６８に接
続される。

【００３６】Ａラッチ６０および６２とＢラッチ６６
は、制御回路７０によって制御される。制御回路７０の
目的は、ＡＬＵの動作を同期化して、この回路の動作
が、ＡＬＵによって処理される正しいデータの到着と調
整されることを保証することである。制御回路７０は、
クロック（ＣＬＫ）入力７２、イネーブル（ＥＮ）入力
７４および入力レディ入（ＩＮＲＩＮ）入力７６を有す
る。これらの入力は、２つのクロック線すなわちＣＬＫ
Ａ線７８およびＣＬＫＢ線８０と、３つの一般相互接続
導体８２、８４および８６を含む相互接続マトリックス
に組み込まれる。これらの入力線は、導体と入力線の交
点にある小さな円として図示されたユーザ・プログラム
可能相互接続要素によって、これらの線のいずれにも接
続可能である。当業者であれば、図２Ａに示された接続
性の選択が、例示にすぎず、本発明の教示に従って作ら
れるアーキテクチャでの実際の選択が、主として設計選
択の問題として指示されることを理解するであろう。

【００３７】制御回路７０は、４つの出力を有する。出
力Ａ（線８８）は、ラッチＡラッチ６０および６２のク
ロックを駆動し、出力Ｂ（線９０）は、ラッチＢ６６の
クロックを駆動する。ＩＮＲＯＵＴ線９２は、モジュー
ルの非同期接続に使用され、上流側モジュールが次クロ
ックにデータを解放するように上流側に接続されたモジ
ュールの入力読み（ＩＮＲＩＮ）入力に接続される入力
読み出力信号である。ＤＡＴＡＲＤＹ線９４は、次の下
流モジュールによる読取りに関してデータが有効である
ことを示すのに使用されるデータ・レディ出力である。

【００３８】当業者であれば、この否定回路とマルチプ
レクサを使用することによって、ＡＬＵ回路によって実
行されるカスタム論理機能を実行するように図２のＡＬ
Ｕ回路を構成できることを理解するであろう。

【００３９】ここで図２Ｂを参照すると、状態図が提示
されており、図２ＡのＡＬＵ回路の制御回路部分の動作
が詳細に示されている。当業者であれば、同期段ではＩ
ＮＲＩＮ線とＩＮＲＯＵＴ線を使用する必要がないこと
を理解するであろう。しかし、非同期段では、インター
フェースでＩＮＲＩＮ線とＩＮＲＯＵＴ線が使用され
る。偶発的なバイトは失われる可能性があるが、これ
は、本発明のアーキテクチャを使用して構成された回路
の全体動作には影響しない。失われるバイトは、１サイ
クルあたりのデータ・サンプル数が適切である限り、平
滑レベルが達成されるまで、後続データ・バイトの（Ａ
＋Ｂ）／２によって平均化できる。

【００４０】当業者であれば、本発明のＡＬＵモジュー
ルのアーキテクチャの変形が可能であり、これらが本発
明の範囲に含まれると想定されていることを理解するで
あろう。たとえば、ＡＬＵモジュール内に内部メモリを
設けて、ＡＬＵモジュールに複数の機能を実行するよう
命令し、したがって、その柔軟性を高めることができ
る。しかし、当業者であれば、このような実施態様が、
その限界において、従来技術のフォン・ノイマン・ボト
ルネックの問題を被るであろうことを理解するであろ
う。

【００４１】本発明の相互接続アーキテクチャの編成を
用いると、相互接続自体を利用して、乗算や除算などの
数学関数を実行できるようになる。本発明のこの特徴
は、そのような演算を、その出力が相互接続導体を駆動
しているＡＬＵによって実行される動作と同一のクロッ
ク・サイクルで実行できるという点で有利である。

【００４２】速度は、ＡＬＵ回路が加算（減算）と乗算
（除算）を実行できる速度によって制限される。乗算と
除算は、時間の大半を占める数学処理である。しかし、
その演算を行う回路が、２のべき乗すなわち２、４、
８、１６などの単位の抵抗、コンデンサ、インダクタな
どの回路要素を使用するように設計されている場合、乗
算と除算を、右シフト動作または左シフト動作によって
ディジタルに表現することができる。

【００４３】前に述べたように、これらのシフト動作
は、相互接続アーキテクチャに組み込むことができる。
そのような動作を行う方式の例を、図３に示す。図３に
は、複数の水平相互接続導体２２−１ないし２２−６と
交差する複数の垂直相互接続導体２４−１ないし２４−
６が示されている。交点のそれぞれで、水平と垂直の相
互接続導体の間に、トランジスタ５６−１ないし５６−
３６が接続されている。対角線方向に置かれたトランジ
スタのゲートは、一緒にゲート線５８−１ないし５８−
１１のうちの１つに接続される。

【００４４】当業者であれば、導体２２−１ないし２２
−６から対応する導体２４−１ないし２４−６へのデー
タの転送が、ゲート線５８−６がアクティブにされてい
る時に発生することを理解するであろう。この伝送の際
に、ゲート線５８−５がアクティブにされている場合に
は１ビットだけデータを第１の方向にシフトでき、ゲー
ト線５８−４がアクティブにされている場合には２ビッ
ト、ゲート線５８−３がアクティブにされている場合に
は３ビットだけシフトでき、以下同様である。ゲート線
５８−７ないし５８−１１が選択されている場合には、
もう一つの方向で選択されたビット数だけの同様のシフ
ト動作が発生する。

【００４５】当業者であれば、アンチヒューズなどの他
のユーザ・プログラム可能相互接続デバイスによって、
このビット・シフト技法を実施できることを理解するで
あろう。そのような実施態様では、交差する導電線をア
ンチヒューズによって接続でき、左右のビット・シフト
動作を、アンチヒューズの選択的プログラミングによっ
て達成できる。

【００４６】図３に示されたものに類似のバス交換は、
符号２２および２４などの水平と垂直の相互接続導体の
交点に置くことができ、また、ＡＬＵの入力バスまたは
出力バスを相互接続アーキテクチャの水平および垂直の
相互接続バスに接続するのに使用できる。本明細書に開
示されるシフト機能によって実施される乗算および除算
の演算は、長時間を必要とせず、駆動ＡＬＵの動作に使
用されるのと同一のクロック・サイクル内に確実に発生
する。したがって、当業者であれば、本発明のアーキテ
クチャが、高速アナログ演算増幅器とほぼ同一の速度で
諸機能を実行できることを了解するであろう。

【００４７】この技法の使用の１例として、ディジタル
抵抗として機能するＡＬＵ回路が、その端子間の電圧を
表す２つの多ビット・ディジタル値を受け取り、Ｒがそ
の抵抗を表すとして、それを通る電流を関数Ｉ＝（Ｖ_A
−Ｖ_B）／Ｒによって表す多ビット・ディジタル値を出
力する。２のべき乗としてのＲの値は、１つ以上のビッ
ト位置だけ出力バスをシフトすることによって、ＡＬＵ
回路に事前にプログラムすることができる。この関数
は、１クロック・サイクルで達成でき、このディジタル
抵抗は、各クロック・サイクルに同一の機能、すなわ
ち、２つの入力数値の減算と事前プログラムされた定数
による除算を実行する。したがって、本発明のアーキテ
クチャによって、プログラム記憶域の必要がなくなる。
同様に、コンデンサはＶ＝Ｖ₀＋（Ｉ／Ｃ）となり、こ
の場合、入力は電流であり、出力は電圧である。２のべ
き乗の値を有する容量を計算するための除算演算は、乗
算演算の場合と反対の方向に１つ以上のビット位置だけ
シフトすることの結果として自動的に実行される。アナ
ログ・エレクトロニクスの基本構成要素であるインダク
タ、トランス、演算増幅器、コンパレータ、理想的なダ
イオード、スイッチまたはマルチプレクサに関して、同
様の単純な関数が存在する。

【００４８】本発明の集積回路では、ディジタルＡＬＵ
回路のユーザ・プログラム可能相互接続が、等価アナロ
グ回路の１対１写像になるはずである。ディジタル信号
の追加集積は単純である。というのは、ディジタル・ゲ
ートが、ディジタル回路用と同一タイプのトランジスタ
から作られるからである。ディジタル・モジュールに
は、現在ゲート・アレイ、ＦＰＧＡおよびＰＡＬで使用
可能なものと同様の論理回路を使用できる。アナログ要
素の相互接続は、もちろん、ゲート・アレイ、ＦＰＧＡ
およびＰＡＬに使用されるのと同一の形で行うことがで
きる。

【００４９】本発明による集積回路は、簡単にカスタマ
イズでき、アナログ機能とディジタル機能の混合に適し
ており、超高速にすることができ、無線やビデオの周波
数範囲のアナログ信号を扱うことができる。限界周波数
は、システムの境界でのＡ／Ｄ変換またはＤ／Ａ変換の
速度になる可能性が高い。フラッシュ変換器は、現在、
数十メガヘルツで動作する。Ａ／Ｄ変換器とＤ／Ａ変換
器は、設計者または製造業者の望みに応じて、オン・チ
ップまたはオフ・チップのいずれかとすることができ
る。

【００５０】ここで図４Ａおよび図４Ｂを参照すると、
反転型単位利得増幅器の単純な設計が、本発明のアーキ
テクチャの動作の例として示されている。図４Ａは、２
つの１Ω抵抗、４０ｎＦコンデンサおよび０．２５Ｖ／
Ｖ_INのスルーレートを有する増幅器を含むアナログ等価
回路の概略図である。図４Ｂは、本発明のアーキテクチ
ャで実施されるディジタル等価回路のブロック図であ
る。アナログ入力電圧が、Ａ／Ｄ変換器１００に供給さ
れ、Ａ／Ｄ変換器１００は、その出力をＡＬＵ１０２に
提示し、ＡＬＵ１０２は、図４Ａの回路の抵抗Ｒ１とし
て振る舞うようプログラムされている。ＡＬＵ１０４
は、コンデンサＣとして振る舞うようプログラムされ、
ＡＬＵ１０６は、抵抗Ｒ２として振る舞うようプログラ
ムされ、ＡＬＵ１０８は、増幅器要素として振る舞うよ
うプログラムされる。この回路全体が、１００ＭＨｚの
クロック１１０によって駆動される。ＡＬＵ１０２（抵
抗１）は、値Ｉ₁＝（Ｖ_IN−Ｖ₁）／１Ωを計算する。
ＡＬＵ１０４（コンデンサＣ）は、値Ｖ₁＝Ｖ_1prev＋
（Ｉ₁＋Ｉ₂）（１０ｎｓｅｃ／４０ｎＦ）を計算す
る。ただし、Ｖ_1prevは、前のクロック・サイクルから
の電圧であり、１０ｎｓｅｃは、クロック信号の周期で
ある。ＡＬＵ１０６（抵抗２）は、値Ｉ₂＝（Ｖ_OUT−
Ｖ₁）／１Ωを計算する。最後に、ＡＬＵ１０８（増幅
器）が、値Ｖ_OUT＝Ｖ_OUTprev＋（−０．２５）Ｖ₁を
計算する。

【００５１】ＰＲＯＭ要素２０−１または２０−２のう
ちの一方または（必要な場合には）両方を、増幅器のフ
ィードバック・ループの代りに使用するならば、増幅器
の対数出力など、特殊な非線形変換を実施できる。各ア
ドレスに格納されるデータは、単にそのアドレス値の対
数である。このような増幅器回路の変形を、図４Ｃに示
す。当業者であれば、対数関数生成機構１１４を、ＲＯ
Ｍ参照テーブルを使用することによって実施できること
を認めるであろう。

【００５２】図５は、正弦入力波形に関する図４Ｂの信
号入力波形と信号出力波形を示すグラフである。図５か
ら、この増幅器の出力が、アナログ増幅器をエミュレー
トするＡＬＵシステムを通るデータのパイプライン化時
間のために多少「位相シフト」していることがわかる。

【００５３】図６は、方形入力波形に関する図４Ｂの回
路の信号入力の波形と信号出力波形を示すグラフであ
る。アナログ増幅器に典型的な減衰するオーバーシュー
ト特性を、この出力波形に見ることができる。

【００５４】本発明のもう１つの態様によれば、エミュ
レートされた増幅器回路のアーキテクチャを再構成する
ことによって、図４Ｂの回路が示す、図５および図６に
示されたひずみを除去できる。ここで図７Ａおよび図７
Ｂを参照すると、より低速のマスタ・クロックを使用
し、ＡＬＵ回路のデータ有効（ＩＮＲおよびＯＵＴＲ）
接続を使用することによって、代替構成を構成できる。
便宜上、図７Ｂの回路では図４Ｂの回路と同一の符号を
使用しているが、コンデンサＣは６０ｎＦの値を有し、
増幅器は２の利得を有する。

【００５５】図７Ｂの回路では、Ｒ１とＲ２のＡＬＵ回
路（符号１０２および１０６）での計算が、まず行われ
る。具体的に言うと、Ｒ１のＡＬＵが、Ｉ₁＝（Ｖ_IN−
Ｖ₁）／１Ωを計算し、Ｒ２のＡＬＵが、Ｉ₂＝（Ｖ
_OUT−Ｖ₁）／１Ωを計算する。ＣのＡＬＵ（符号１０
４）は、Ｖ₁＝Ｖ_1prev＋（Ｉ₁＋Ｉ₂）（３０ｎｓｅ
ｃ／６０ｎＦ）を計算する。このＡＬＵは、Ｒ１のＡＬ
Ｕ回路１０２およびＲ２のＡＬＵ回路１０６のＯＵＴＲ
出力が真になり、それらの出力が有効であることが示さ
れるまで刻時されない。増幅器ＡＬＵ１０８は、値Ｖ
_OUT＝Ｖ_OUTPrev−２Ｖ₁を計算するが、ＡＬＵ回路１
０４のＯＵＴＲ出力が真になるまで刻時されない。

【００５６】図８および図９は、それぞれ１ＭＨｚの正
弦波入力と方形波入力に関する図７Ｂの回路の入力電圧
と出力電圧を示すグラフである。当業者であれば、出力
電圧の位相が入力電圧から遅れているが、方形波出力に
オーバーシュートが全くないことを認めるであろう。ま
た、当業者であれば、クロック速度が低い（すなわち、
図４Ｂの回路の１００ＭＨｚに対して３３ＭＨｚ）の
で、出力関数を定義するのに使用されるデータ点の数が
少ないことを認めるであろう。

【００５７】アナログ・エレクトロニクスで遭遇するも
う１つの一般的な問題が、異なる回路経路を利用する間
に複雑な信号のさまざまな部分を同位相に保つ必要があ
ることである。このような情況の典型例が、色情報を処
理している間に輝度情報が遅延線に通されるカラー・テ
レビジョンの場合である。

【００５８】本発明のアーキテクチャを使用して、図１
０に示されるアナログ・シフト・レジスタを実施するこ
とができ、したがって位相変化のない任意の長さの遅延
を得ることができる。図１０の例では、３つのＡＬＵモ
ジュール１２０、１２２および１２４が、アナログ・シ
フト・レジスタとして接続されている。これらのＡＬＵ
モジュールは、それぞれのＢ入力バスをグラウンドに接
続し、各モジュールのＡ入力バスを、この連鎖内の前の
ＡＬＵモジュールの出力バスに接続することによって、
関数（Ｖ₁＋０）／１を計算するように構成されてい
る。図１０には３段だけが示されているが、この技法を
使用して、任意の長さのアナログ・シフト・レジスタ連
鎖を構成できる。

【００５９】本発明は、同調回路のシミュレートにも使
用できる。同調回路は、ＬとＣが２のべき乗に等しい値
に制限される場合にそうであるように、２の平方根の倍
数（ｆ＝１／２πｓｑｒｔＬＣ）であるだけではなく、
特定の周波数または周波数の連続体を有するように設計
されなければならない。本発明に従ってディジタルにエ
ミュレートされる同調回路では、回路要素の実際の値
も、その回路が刻時される周波数の関数である。出力さ
れる数が電流の値である場合、ＡＬＵクロック信号の時
限が、電流と時間の積を表す。したがって、この回路の
出力値は、電荷の量またはＱである。

【００６０】１例として、ディジタル値１を有し、１０
０ＭＨｚのクロック周波数で刻時されるコンデンサＡＬ
Ｕは、Ｃ／クロック周波数すなわち１０ｎＦの値を有す
る。したがって、この回路要素の実際の値は、ＡＬＵの
クロック周波数によって設定される。本発明のこの特徴
は、本発明に従って構成された同調回路の帯域通過周波
数がクロック周波数に伴って変化するという点で、追加
の長所をもたらす。本発明のこの特徴を使用すると、周
波数シンセサイザやスペクトル・アナライザなどの応用
例を簡単に実施できる。

【００６１】当業者であれば、互いにわずかに異なる共
振周波数を有する共振回路が、同一の集積回路内で異な
るクロック周波数を使用することを理解するであろう。
したがって、異なる周波数で走行するＡＬＵ回路が、隣
接するＡＬＵ回路からデータ遷移中に入力値を読み取ら
ず、したがって不定値を読み取らないことを保証するた
めに注意を払わなければならないことが明白である。

【００６２】本発明に従って構成された回路でこの問題
を回避するための技法の１つが、たとえば３つの信号バ
イトの、小さなＦＩＦＯを作ることである。これには、
ＡＬＵ回路がこの機能を実行するように最適化されるの
でない限り、３つのＡＬＵ回路を使用する必要がある。
ロード信号は、１つのＡＬＵ回路の出力によって決定さ
れ、ダンプ信号は、異なる周波数で走行する入力ＡＬＵ
によって決定される。ＦＩＦＯが満杯の場合、１バイト
を消去し、次のバイトをロードする。ＦＩＦＯが空の場
合、次の読取りサイクルのために最後のバイトを保存す
る。これはもちろん、この機能を実行するための多数の
方法のうちの１つにすぎない。もう１つの可能な方法
は、ハンドシェークを行うＡＬＵ回路を設計し、隣接モ
ジュールにデータの送受の用意ができていない場合に、
待機中のモジュールが次のクロック・サイクルに機能を
全く実行しないようにすることである。

【００６３】アプリケーションをスピードアップするた
めにプロセッサ・アレイを設計しようとする試みが過去
に行われてきた。この種類の計算機を、ＭＩＭＤ（多重
命令多重データ）またはＳＩＭＤ（単一命令多重デー
タ）と称する。ＭＩＭＤ計算機とＳＩＭＤ計算機は、乗
算や除算などの演算の実行に相互接続を使用するのでは
なく、プロセッサ・エンジンを使用して、従来の方法で
これらの機能を実行する。これらの計算機は、本発明で
使用されているような、プロセッサ・クロック周波数を
変更して計算結果を変更するという概念を使用しない。
この従来技術のいずれもが、相互接続をプログラムして
アナログ機能を表現し、実時間で走行させるという発想
を開示も提案もしていない。また、これらのアレイ内の
プロセッサは、非常に複雑であり、したがって、フォン
・ノイマン・ボトルネックの限界という望ましくない性
質を有する。本発明のアーキテクチャは、本質的に、加
算器またはシフタのそれぞれが単一の機能だけを実行す
ることを必要とし、したがってデータ・ボトルネックが
ない。これが、従来技術に対する大きな利点をもたら
す。

【００６４】プログラム可能な相互接続と共に加算器と
シフタのアレイを用いてアナログ回路をモデル化するこ
とのもう１つの利点は、一般の整数演算を、加算器また
はシフタの組合せによって簡単に実行できることであ
る。したがって、エンド・ユーザが、必要な時に、任意
の整数による値の乗算または除算を行うように自分のデ
バイスを設計できる。アナログ回路では通常、少数のフ
ィードバック項を有する回路経路に沿って信号が移動す
るので、整数演算に必要な追加時間は、回路の速度を低
下させない可能性がある。というのは、このアーキテク
チャでは、計算が、高速フィードバック項に関するもの
でない限り、基本的にパイプライン化されるからであ
る。

【００６５】本発明のアーキテクチャは、ＦＰＧＡ内に
実施できるが、これらのデバイス内のモジュールは、小
さく、論理機能用に設計されており、通常は１ビット幅
である。したがって、１０ビット加算器を作るためには
多数のモジュールを使用する必要があり、ＦＰＧＡデバ
イス内の相互接続アーキテクチャは、相互接続内でシフ
ト機能を効率的に実施するのに十分な数の線を提供しな
い。したがって、１アナログ機能あたりの回路コストが
高くなり、速度がはるかに遅くなる。さらに、ＦＰＧＡ
内のモジュールは、クロック信号と非同期に到着する信
号を受け入れるように設計されてはいない。

【００６６】部品が相互作用して同調回路を形成するＲ
ＬＣ回路など、信号周波数で走行しているフィードバッ
クを使用する回路では、本発明の実行の限界周波数が提
示される。これは、信号とその信号に対する反応の間
の、最善でも１クロックの遅延になる位相シフトが原因
である。これらの応用分野では、モジュールを並列では
なく直列に刻時する場合の方が回路が安定する。もちろ
ん、これによって、その回路の最大動作周波数が、使用
される直列クロック・パルスの数の倍数に制限される
（その数で除算される）ことになる。このような刻時方
式は、単に各モジュールに１つの回路要素を置くのでは
なく、特定の回路のＺ変換を解き、モジュール・アレイ
に適用する場合などの応用分野に有用である。

【００６７】本発明のアーキテクチャを使用して実施さ
れる単純な直列ＲＬＣ同調回路の２つの例を、図１１Ａ
および図１１Ｂに示す。まず図１１Ａの実施態様を参照
すると、この直裁な配置には、４つの順次クロックＣＬ
Ｋ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４によって駆動
される４つのＡＬＵモジュール１３０、１３２、１３４
および１３６が必要である。この回路は、直列のインダ
クタンスＬ、抵抗Ｒ、コンデンサＣを経てグラウンドに
接続される、電圧Ｖ_inを印加された入力接続点であると
想定されている。ＣＬＫ１によって駆動されるＡＬＵモ
ジュール１３０は、Ｖ_in−Ｖ_2prevを計算する。ただ
し、Ｖ_2prevは、インダクタンスＬと抵抗Ｒを接続する
接続点の最後のクロック・サイクルでの電圧である。Ｃ
ＬＫ２によって駆動されるＡＬＵモジュール１３２は、
ｉ_prev＋Δｉを計算する。ただし、ｉ_prevは、前のクロ
ック・サイクルにこのＲＬＣ回路を通った電流であり、
Δｉは、現クロック・サイクルへの電流の変化である。
この電流は、ＡＬＵモジュール１３０の出力をＬで除算
することによって得られる（図１１Ａに記載のとお
り）。本明細書の教示により、これは、図３の参照によ
って開示されたビット・シフト技法とそれに伴う開示に
よって行うことができる。

【００６８】ＣＬＫ３によって駆動されるＡＬＵモジュ
ール１３４は、Ｖ_1prev＋ｉ／Ｃを計算する。ただし、
Ｖ_1prevは、抵抗ＲをコンデンサＣに接続する接続点の
前のクロック・サイクルでの電圧であり、ｉ／Ｃは、単
に、ビット・シフト技法によって電流ｉ（ＡＬＵモジュ
ール１３２の出力）を容量Ｃで除算した値（図１１Ａに
記載のとおり）である。ＣＬＫ４によって駆動されるＡ
ＬＵモジュール１３６は、Ｖ１＋ｉＲを計算する。ただ
し、Ｖ１は、抵抗ＲをコンデンサＣに接続する接続点の
現クロック・サイクルでの電圧であり、ｉＲは、単に、
ビット・シフト技法によって電流ｉ（ＡＬＵモジュール
１３２の出力）に抵抗Ｒをかけた値（図１１Ａに記載の
とおり）である。

【００６９】図１１Ｂからわかるように、Ｚ変換を賢明
に配置することによって、クロックの数が２つに減り、
ＡＬＵモジュールの数が５つに増える。図１１Ｂの実施
態様では、最大周波数が２倍になる。この意味で、本発
明は、並列プログラム可能Ｚ変換と考えることができ
る。

【００７０】図１１Ｂの実施態様では、入力電圧Ｖ
_inが、ＣＬＫ１によって駆動されるＡＬＵモジュール１
４０に印加され、ＡＬＵモジュール１４０が、Ｘ＝Ｖ_in
−Ｖ_cを計算する。ただし、Ｖ_cは、現サイクルのコン
デンサＣの両端の電圧である。ＣＬＫ２によって駆動さ
れるＡＬＵモジュール１４２は、関数Ｙ＝（Ｘ−Ｉ_prev
Ｒ）／Ｌを計算する。ただし、ＸはＡＬＵモジュール１
４０の計算の結果、Ｉ_prevは前のサイクルの電流、Ｒは
抵抗、Ｌはインダクタンスである。ＣＬＫ１によって駆
動されるＡＬＵモジュール１４４は、Ｚ＝Ｉ_prev−Ｉ
_prev／ＬＣを計算する。ただし、Ｌはインダクタンス、
Ｃは容量である。ＣＬＫ２によって駆動されるＡＬＵモ
ジュール１４６は、関数Ｉ＝Ｙ＋Ｚを計算する。ただ
し、Ｉは現サイクルの電流、ＹはＡＬＵモジュール１４
２によって行われた最後の計算の結果、ＺはＡＬＵモジ
ュール１４２および１４４によって行われた最後の計算
の結果である。ＣＬＫ１によって駆動されるＡＬＵモジ
ュール１４８は、現サイクルのコンデンサの両端の電圧
Ｖ_cを、前のサイクルのコンデンサＣの両端の電圧Ｖ
_cprevからＩ_prev／Ｃを引いた値として計算する。

【００７１】当業者であれば、ＡＬＵモジュール１４２
への入力の１つにある項ＩＲを、本明細書に教示された
ビット・シフト技法によって得ることができることを認
めるであろう。同様に、ＡＬＵモジュール１４８の項Ｉ
_prev／ＣとＡＬＵモジュール１４４への入力のＩ_prev／
ＬＣを、同時に得ることができる。このビット・シフト
による乗除算技法を用いると、最少の個数のＡＬＵモジ
ュールを使用することができるようになるが、当業者で
あれば、乗数と除数の値が、２のべき乗である整数すな
わち２、４、８、１６などに制限されることを認めるで
あろう。当業者であれば、乗算回路と除算回路を複数の
ＡＬＵから構成して、回路の複雑さとＡＬＵ利用が増す
ことと引き換えに、構成要素値選択の柔軟性を高められ
ることを認めるであろう。

【００７２】本発明のもう１つの好ましい特徴は、バイ
アス、インピーダンス整合またはバッファリングが不要
なので、アナログ回路に普通に使用される多数の回路要
素を除去できることである。本発明のアーキテクチャを
使用して構成されたダブル・バランス・ミクサは、関数
｜Ｖ１＋Ｖ２｜／２を実行するのに１つのモジュールし
か必要としない。このモジュールは、２つの数を加算す
るようにプログラムされ、最上位ビットが負（符号付き
整数）の場合には、通常はそのモジュールが減算のため
に行うはずの２の補数演算を実行する。２による除算
は、相互接続への出力の際に行われる。したがって、３
つの結合トランス、２つのダイオードおよび１つの増幅
器が、１つのモジュールによってモデル化される。

【００７３】ＡＧＣ回路などの回路の利得の変更は、ア
ンチヒューズによる配線相互接続ではなく、回路内でス
イッチングできるトランジスタによるモジュール相互接
続を設計することによって、２のべき乗として実施でき
る。利得を変更するためのもう１つの方法は、抵抗値
が、動作中に変更できるモジュール内のＳＲＡＭメモリ
に設定される、モジュール内にプログラムされた抵抗除
算器を設けることである。

【００７４】正弦波発振器は、このアーキテクチャを用
いて、一方がＬを表し他方がＣを表す２つのクロックだ
けを用いて作られる。これらのデバイスは数学的である
から、直列抵抗は存在せず、したがって、発振の減衰も
存在しない。したがって、この発振器は、一旦発振を開
始すると永久に発振を続ける。初期条件を設定すること
によって、リセットされるまでのすべてのサイクルに関
して位相と振幅が決定される。したがって、フェーズ・
ロック・ループの実施が簡単である。優れた応用例の１
つが、カラー情報を復号するためＮＴＳＣ（ＴＶ）信号
のカラー・バースト信号に３．５８ＭＨｚ発振器を同期
させることであろう。クロック周波数によって発振器周
波数が変化し、いつでも振幅をロードして入力信号と同
期させることができる。

【００７５】前に述べたように、この技法では、アナロ
グ機能とディジタル機能を簡単に組み合わせることがで
きる。その１例が、異なる回路ブロックを走らせるのに
必要なさまざまなクロック周波数を生成するためのディ
ジタル・フェーズ・ロック・ループの組合せである。こ
れによって、これらの信号をオフ・チップから入力する
必要が減り、したがって、速度が高まり、ピン数と消費
電力が減る。

【００７６】このアーキテクチャのもう１つの特徴は、
一旦信号をディジタル化したならば、単にチップを追加
するだけでさらに複雑なシステムを作れることである。
この設計では、ある信号に関するディジタル出力のすべ
てが隣接し、別のチップの入力に一致して、チップから
チップへの通信ピンをそれぞれ横に並べられるようにな
るはずである。したがって、リード長と容量負荷が最小
になり、あるチップから次のチップへの通信を可能な最
大の周波数で行えるようになる。信号は、実世界（すな
わちスピーカやビデオ・モニタ）の信号に戻す必要が生
じるまで、アナログに変換し直す必要がない。もちろ
ん、その情報がコンピュータに入力される場合、信号を
アナログに変換し直す必要は全くない。

【００７７】このモジュールは、信号を同期させる場合
にそうであるように信号がロードされる時刻を制御する
ため、またはマルチプレクサの場合にそうであるように
入力をステアするために、ゲート入力付きで設計するこ
とができる。

【００７８】望むならば、このアーキテクチャでは、モ
ジュール内に整数乗除算を集積して計算を実行し、これ
によって２のべき乗の値の構成要素を使用する必要をな
くすこともできる。したがって、複数のクロック周波数
が、わずかに異なっている必要はなくなるはずである。
もちろん、これによって、チップの速度と密度が低下す
るが、それでも、フォン・ノイマン・ボトルネックが存
在しないので、従来のＤＳＰチップよりかなり高速にな
る。

【００７９】特殊な分野のために最適化された、より特
殊なモジュールを設計することによって、一部のチップ
を専門化することもできる。たとえば、このようなモジ
ュールを、本明細書に開示された直列ＲＬＣ回路の例の
ために最適化でき、約２倍だけ最大チップ動作周波数を
高速化することができるはずである。

【００８０】上の説明から、当業者であれば、本発明の
現場プログラム可能版を使用してプロトタイプ回路を制
作でき、本発明のマスク・プログラム可能版を製造環境
で使用できることを認めるであろう。このようなマスク
・プログラム可能版も、本発明の範囲に含まれる。

【００８１】本発明の実施例と応用分野を図示し、説明
してきたが、本明細書に記載の発明の概念から逸脱せず
に、上記以外の多数の変更が可能であることは、当業者
に明白である。したがって、本発明は、請求項の趣旨に
おいてのみ制限されるものである。

【図面の簡単な説明】

【図１】本発明の好ましい実施例による、現場プログラ
ム可能ディジタル信号処理集積回路の例のアーキテクチ
ャを示すブロック図である。

【図２Ａ】本発明による現場プログラム可能ディジタル
信号処理集積回路に含めるのに適したＡＬＵ回路の例を
示すブロック図である。

【図２Ｂ】図２ａのＡＬＵ回路の制御回路部分の動作を
詳細に開示する状態図である。

【図３】単一ビット・シフトまたは多重ビット・シフト
動作を実行できるバス交換のアーキテクチャを示す概略
図である。

【図４Ａ】単純な反転アナログ増幅器の概略図である。

【図４Ｂ】本発明に従って実施される図４Ａの増幅器の
等価ブロック図である。

【図４Ｃ】本発明に従って実施された、対数フィードバ
ック要素を含む図５の増幅器の等価ブロック図である。

【図５】正弦入力波形に関する図４Ｂの回路の信号入力
の波形と信号出力波形を示すグラフである。

【図６】方形入力波形に関する図４Ｂの回路の信号入力
の波形と信号出力波形を示すグラフである。

【図７Ａ】図４Ａの増幅器回路の変形の概略図である。

【図７Ｂ】出力のパイプライン化ひずみを回避する形で
本発明に従って実施された図７Ａの増幅器の等価ブロッ
ク図である。

【図８】１ＭＨｚ正弦波入力に関する図７Ｂの回路の入
力電圧と出力電圧を示すグラフである。

【図９】１ＭＨｚ方形波入力に関する図７Ｂの回路の入
力電圧と出力電圧を示すグラフである。

【図１０】本発明のアーキテクチャを使用して構成され
たアナログ・シフト・レジスタの例のブロック図であ
る。

【図１１Ａ】本発明に従って実施された直列ＲＬＣ同調
回路の例を示す図である。

【図１１Ｂ】本発明に従って実施された直列ＲＬＣ同調
回路の例を示す図である。

【符号の説明】

１０現場プログラム可能ディジタル信号処理集積回路１２ＡＬＵ回路１４−１、１４−２Ａ／Ｄ変換器１６−１、１６−２Ｄ／Ａ変換器１８Ｉ／Ｏブロック２０−１、２０−２ＰＲＯＭデバイス２２−１、…、２２−６水平相互接続導体２４−１、…、２４−６垂直相互接続導体２６、２８２：１マルチプレクサ３０、３２、３４、３６入力バス

Claims

【特許請求の範囲】

【請求項１】複数の入出力パッドと、集積回路内に配置され、アナログ入力と複数のディジタ
ル出力とを有する、少なくとも１つのアナログ・ディジ
タル変換器と、前記集積回路内に配置され、複数のディジタル入力とア
ナログ出力とを有する、少なくとも１つのディジタル・
アナログ変換器と、集積回路内に配置され、それぞれが入力と出力とを有す
る、複数のＡＬＵ回路と、前記ＡＬＵ回路のそれぞれによって実行される動作を個
別に定義するための手段と、集積回路内の複数の相互接続導体と、前記相互接続導体のうちの選択された相互接続導体を少
なくとも１つの他の相互接続導体に接続するための、前
記相互接続導体のうちの選択された相互接続導体を前記
ＡＬＵ回路の前記入力に接続するための、前記相互接続
導体のうちの選択された相互接続誘導を前記ＡＬＵ回路
の前記出力に接続するための、前記相互接続導体のうち
の選択された相互接続導体を前記少なくとも１つのアナ
ログ・ディジタル変換器の前記ディジタル出力に接続す
るための、前記相互接続導体のうちの選択された相互接
続導体を前記少なくとも１つのディジタル・アナログ変
換器の前記ディジタル入力に接続するための、前記ＡＬ
Ｕ回路の前記入力および出力のうちの選択された入力お
よび出力を互いに接続するための、前記入出力パッドを
前記少なくとも１つのアナログ・ディジタル変換器の前
記アナログ入力に接続するための、および、前記入出力
パッドを前記少なくとも１つのディジタル・アナログ変
換器の前記アナログ出力に接続するための、そのうちの
少なくともいくつかがユーザ・プログラム可能である、
相互接続手段とを具備する、現場プログラム可能なディ
ジタル信号処理集積回路。
【請求項２】前記集積回路内に配置され、複数のアド
レス入力線と複数のデータ出力線とを有する、少なくと
も１つのＰＲＯＭ回路と、前記相互接続導体のうちの選択された相互接続を前記少
なくとも１つのＰＲＯＭ回路の前記複数のアドレス入力
線および前記複数のデータ出力線に接続するための相互
接続手段とをさらに含む、請求項１の現場プログラム可
能なディジタル信号処理集積回路。