JPH0786921A - 現場プログラム可能なディジタル信号処理アレイ集積回路 - Google Patents
現場プログラム可能なディジタル信号処理アレイ集積回路Info
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- JPH0786921A JPH0786921A JP6129711A JP12971194A JPH0786921A JP H0786921 A JPH0786921 A JP H0786921A JP 6129711 A JP6129711 A JP 6129711A JP 12971194 A JP12971194 A JP 12971194A JP H0786921 A JPH0786921 A JP H0786921A
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- alu
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- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
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- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Logic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 従来技術の制限を克服するユーザ・プログラ
ム可能なディジタル信号処理集積回路を提供する。 【構成】 現場プログラム可能なディジタル信号処理集
積回路が、半導体ダイ内に形成され、この集積回路に、
算術論理(ALU)回路のアレイが含まれる。ユーザ・
プログラム可能相互接続アーキテクチャが、ALU回路
のアレイに重畳される。ディジタル・アナログ(D/
A)変換器またはアナログ・ディジタル(A/D)変換
器を含む1つまたは複数のインターフェース回路を集積
回路上に設けて、オフ・チップのアナログ入力信号とイ
ンターフェースし、オフ・チップのアナログ出力信号を
供給する。集積回路とALU回路の間および個々のAL
U回路の間の相互接続をプログラムし、個々のALU回
路の特定の機能を定義するため、回路を設ける。
ム可能なディジタル信号処理集積回路を提供する。 【構成】 現場プログラム可能なディジタル信号処理集
積回路が、半導体ダイ内に形成され、この集積回路に、
算術論理(ALU)回路のアレイが含まれる。ユーザ・
プログラム可能相互接続アーキテクチャが、ALU回路
のアレイに重畳される。ディジタル・アナログ(D/
A)変換器またはアナログ・ディジタル(A/D)変換
器を含む1つまたは複数のインターフェース回路を集積
回路上に設けて、オフ・チップのアナログ入力信号とイ
ンターフェースし、オフ・チップのアナログ出力信号を
供給する。集積回路とALU回路の間および個々のAL
U回路の間の相互接続をプログラムし、個々のALU回
路の特定の機能を定義するため、回路を設ける。
Description
【0001】
【産業上の利用分野】本発明は、集積回路に関し、具体
的には、ユーザ・プログラム可能な集積回路に関する。
さらに具体的に言うと、本発明は、ユーザ・プログラム
可能なアナログ・ディジタル混合集積回路に関する。
的には、ユーザ・プログラム可能な集積回路に関する。
さらに具体的に言うと、本発明は、ユーザ・プログラム
可能なアナログ・ディジタル混合集積回路に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】汎用リ
ニア集積回路は、演算増幅器、フェーズ・ロック・ルー
プ、コンパレータ、A/D変換器、ビデオ増幅器、トラ
ンジスタ・アレイなどの特定の機能に制限されてきた。
これらの回路は、アナログ・システムの基本構成要素を
形成する。これらの回路を集積して高度な機能を得るこ
とは、回路の正確な機能を決定するために外部部品(す
なわち、抵抗、コンデンサ、インダクタなど)を使用す
る必要があるので、困難である。したがって、一旦集積
してしまうと、これらの回路は専用になる。設計、製造
および販売のために実用的であるためには、そのような
専用部品が大量に使用されるものでなければならない。
そのような回路の1例が、ステレオ・システムやテレビ
ジョン・セットに使用されるオーディオ増幅器である。
大量に使用される基盤がない場合、そのような回路の設
計製造は経済的に引き合わない。
ニア集積回路は、演算増幅器、フェーズ・ロック・ルー
プ、コンパレータ、A/D変換器、ビデオ増幅器、トラ
ンジスタ・アレイなどの特定の機能に制限されてきた。
これらの回路は、アナログ・システムの基本構成要素を
形成する。これらの回路を集積して高度な機能を得るこ
とは、回路の正確な機能を決定するために外部部品(す
なわち、抵抗、コンデンサ、インダクタなど)を使用す
る必要があるので、困難である。したがって、一旦集積
してしまうと、これらの回路は専用になる。設計、製造
および販売のために実用的であるためには、そのような
専用部品が大量に使用されるものでなければならない。
そのような回路の1例が、ステレオ・システムやテレビ
ジョン・セットに使用されるオーディオ増幅器である。
大量に使用される基盤がない場合、そのような回路の設
計製造は経済的に引き合わない。
【0003】アナログ回路の製造中の大きなコスト要因
が、個々の回路のそれぞれの最終トリミングである。こ
れが必要なのは、部品配置に起因する浮遊容量ならびに
部品の数値の変動があるからである。
が、個々の回路のそれぞれの最終トリミングである。こ
れが必要なのは、部品配置に起因する浮遊容量ならびに
部品の数値の変動があるからである。
【0004】エレクトロニクスでのもう1つの一般的な
問題が、異なる回路経路を利用する間に複雑な信号のさ
まざまな部分を同位相に保つ必要があることである。こ
れは、カラー・テレビジョン・セットで一般に行われて
いるが、この場合、色情報を処理している間に輝度情報
を遅延線に通す。
問題が、異なる回路経路を利用する間に複雑な信号のさ
まざまな部分を同位相に保つ必要があることである。こ
れは、カラー・テレビジョン・セットで一般に行われて
いるが、この場合、色情報を処理している間に輝度情報
を遅延線に通す。
【0005】さらに、テレビジョン・セット、ビデオ・
カセット・レコーダ、ステレオ・システムなどの一般的
なアナログ・システムの多くで、現在、多数のディジタ
ル機能が使用されている。したがって、これらの回路を
単一の集積回路ダイに集積するには、アナログ・ディジ
タル混合設計とそれを製造するための工程が必要であ
る。このような集積回路の製造工程は、複雑であり高価
である。というのは、アナログ回路設計に使用されるト
ランジスタが、通常は、ディジタル設計に使用されるト
ランジスタと根本的に異なるからである。
カセット・レコーダ、ステレオ・システムなどの一般的
なアナログ・システムの多くで、現在、多数のディジタ
ル機能が使用されている。したがって、これらの回路を
単一の集積回路ダイに集積するには、アナログ・ディジ
タル混合設計とそれを製造するための工程が必要であ
る。このような集積回路の製造工程は、複雑であり高価
である。というのは、アナログ回路設計に使用されるト
ランジスタが、通常は、ディジタル設計に使用されるト
ランジスタと根本的に異なるからである。
【0006】この問題に対する従来のアプローチの1つ
が、ディジタル信号処理(DSP)技法を用いて動作す
る回路を設計することであった。これらのデバイスは、
マイクロプロセッサ・コアを使用して、アナログ・シス
テムと数学的に等価なシステムをシミュレートする。こ
のようなチップの一般的な応用例の1つが、アナログの
世界に変換する前の信号のディジタル・フィルタリング
である。
が、ディジタル信号処理(DSP)技法を用いて動作す
る回路を設計することであった。これらのデバイスは、
マイクロプロセッサ・コアを使用して、アナログ・シス
テムと数学的に等価なシステムをシミュレートする。こ
のようなチップの一般的な応用例の1つが、アナログの
世界に変換する前の信号のディジタル・フィルタリング
である。
【0007】これらの集積DSPデバイスの基本的な限
界は、多くのプロセッサ機能がアナログ信号のタイム・
スライスごとに必要な場合に、マイクロプロセッサのフ
ォン・ノイマン・アーキテクチャによって、デバイス速
度が制限されることである。この限界のため、これまで
に、このようなデバイスの速度が、可聴周波数帯域に制
限されてきた。これはもちろん、機能のカスタマイズが
マイクロプロセッサ内の命令のコーディングによって達
成されるという事実に起因する。
界は、多くのプロセッサ機能がアナログ信号のタイム・
スライスごとに必要な場合に、マイクロプロセッサのフ
ォン・ノイマン・アーキテクチャによって、デバイス速
度が制限されることである。この限界のため、これまで
に、このようなデバイスの速度が、可聴周波数帯域に制
限されてきた。これはもちろん、機能のカスタマイズが
マイクロプロセッサ内の命令のコーディングによって達
成されるという事実に起因する。
【0008】アナログ・ディジタル混合集積回路に対す
るもう1つのアプローチが、エル−アヤット(El−A
yat)に対する米国特許第5107146号明細書に
示されている。この特許では、アナログ回路モジュール
とディジタル回路モジュールの混合を含むユーザ・プロ
グラム可能なアーキテクチャが開示されている。このデ
ィジタル論理モジュールは、従来のFPGAデバイスに
使用されるタイプである。
るもう1つのアプローチが、エル−アヤット(El−A
yat)に対する米国特許第5107146号明細書に
示されている。この特許では、アナログ回路モジュール
とディジタル回路モジュールの混合を含むユーザ・プロ
グラム可能なアーキテクチャが開示されている。このデ
ィジタル論理モジュールは、従来のFPGAデバイスに
使用されるタイプである。
【0009】応用をスピードアップするためにプロセッ
サ・アレイを設計しようとする試みが過去に行われてき
た。この種類の計算機を、MIMD(多重命令多重デー
タ)またはSIMD(単一命令多重データ)と称する。
これらの概念では、複数のプロセッサ・エンジンを利用
して、乗算や除算などの論理演算を実行する。各プロセ
ッサ・エンジンは、フォン・ノイマン計算機であり、集
積回路上でかなりのダイ面積を占める。
サ・アレイを設計しようとする試みが過去に行われてき
た。この種類の計算機を、MIMD(多重命令多重デー
タ)またはSIMD(単一命令多重データ)と称する。
これらの概念では、複数のプロセッサ・エンジンを利用
して、乗算や除算などの論理演算を実行する。各プロセ
ッサ・エンジンは、フォン・ノイマン計算機であり、集
積回路上でかなりのダイ面積を占める。
【0010】本発明の目的は、従来技術の制限を克服す
るユーザ・プログラム可能なディジタル信号処理集積回
路を提供することである。
るユーザ・プログラム可能なディジタル信号処理集積回
路を提供することである。
【0011】本発明のもう1つの目的は、最大の性能を
得るために個別のトリミングを必要としないユーザ・プ
ログラム可能なディジタル信号処理集積回路を提供する
ことである。
得るために個別のトリミングを必要としないユーザ・プ
ログラム可能なディジタル信号処理集積回路を提供する
ことである。
【0012】本発明のもう1つの目的は、ユーザがそこ
で処理される信号の位相シフトを制御できるユーザ・プ
ログラム可能なディジタル信号処理集積回路を提供する
ことである。
で処理される信号の位相シフトを制御できるユーザ・プ
ログラム可能なディジタル信号処理集積回路を提供する
ことである。
【0013】本発明のもう1つの目的は、ユーザが簡単
にプログラムできるユーザ・プログラム可能なディジタ
ル信号処理集積回路を提供することである。
にプログラムできるユーザ・プログラム可能なディジタ
ル信号処理集積回路を提供することである。
【0014】
【課題を解決するための手段】本発明によれば、現場プ
ログラム可能なディジタル信号処理集積回路が、半導体
ダイ内に形成され、この集積回路に、算術論理(AL
U)回路のアレイが含まれる。ユーザ・プログラム可能
な相互接続アーキテクチャが、ALU回路のアレイに重
畳される。ディジタル・アナログ(D/A)変換器また
はアナログ・ディジタル(A/D)変換器を含む1つま
たは複数のインターフェース回路を、集積回路上(また
はその外部)に設けて、オフ・チップのアナログ入力信
号とインターフェースし、オフ・チップのアナログ出力
信号を供給する。プログラム可能な読取り専用メモリ
(PROM)または読取り専用メモリ(ROM)などの
他の機能回路ブロックも、この集積回路ダイ上に配置で
きる。集積回路とALU回路の間および個々のALU回
路の間の相互接続をプログラムし、個々のALU回路の
特定の機能を定義するため、回路を設ける。
ログラム可能なディジタル信号処理集積回路が、半導体
ダイ内に形成され、この集積回路に、算術論理(AL
U)回路のアレイが含まれる。ユーザ・プログラム可能
な相互接続アーキテクチャが、ALU回路のアレイに重
畳される。ディジタル・アナログ(D/A)変換器また
はアナログ・ディジタル(A/D)変換器を含む1つま
たは複数のインターフェース回路を、集積回路上(また
はその外部)に設けて、オフ・チップのアナログ入力信
号とインターフェースし、オフ・チップのアナログ出力
信号を供給する。プログラム可能な読取り専用メモリ
(PROM)または読取り専用メモリ(ROM)などの
他の機能回路ブロックも、この集積回路ダイ上に配置で
きる。集積回路とALU回路の間および個々のALU回
路の間の相互接続をプログラムし、個々のALU回路の
特定の機能を定義するため、回路を設ける。
【0015】
【作用】本発明のアーキテクチャは、逐次命令の必要を
なくすことによって、従来技術システムの特性であるフ
ォン・ノイマン・ボトルネックを回避する。本発明の各
ALU回路は、数学的にアナログ回路要素と等価である
ように作動するようユーザがカスタマイズできる。個々
のALU回路は、ユーザ・プログラム可能相互接続要素
によって、互いにまたはA/Dインターフェース回路も
しくはD/Aインターフェース回路と相互接続される。
なくすことによって、従来技術システムの特性であるフ
ォン・ノイマン・ボトルネックを回避する。本発明の各
ALU回路は、数学的にアナログ回路要素と等価である
ように作動するようユーザがカスタマイズできる。個々
のALU回路は、ユーザ・プログラム可能相互接続要素
によって、互いにまたはA/Dインターフェース回路も
しくはD/Aインターフェース回路と相互接続される。
【0016】
【実施例】当業者であれば、本発明の下記の説明が、例
示にすぎず、いかなる形でも制限的ではないことを了解
するであろう。当業者にとって、本発明の他の実施態様
は自明であろう。
示にすぎず、いかなる形でも制限的ではないことを了解
するであろう。当業者にとって、本発明の他の実施態様
は自明であろう。
【0017】まず図1を参照すると、本発明の好ましい
実施例による、現場プログラム可能なディジタル信号処
理集積回路の例のアーキテクチャが示されている。本発
明のアーキテクチャは、単一片の半導体材料上に集積さ
れ、現在では、その使用が好ましいCMOS技術など既
知の半導体処理技術を使用して製造できる。
実施例による、現場プログラム可能なディジタル信号処
理集積回路の例のアーキテクチャが示されている。本発
明のアーキテクチャは、単一片の半導体材料上に集積さ
れ、現在では、その使用が好ましいCMOS技術など既
知の半導体処理技術を使用して製造できる。
【0018】本発明の現場プログラム可能なディジタル
信号処理集積回路10は、符号12−1から12−9に
示される算術論理(ALU)回路のアレイを中心に作ら
れる。説明のため、算術論理機構12−1から12−9
は、3行3列のALU回路からなる規則的なアレイとし
て配置された状態で図示されている。当業者であれば、
多数の他のALU回路または他のレイアウト配置を使用
できることを簡単に認識できるという点で、図1のアー
キテクチャおよび配置が例示にすぎず、制限的ではない
ことを簡単に見てとれるであろう。
信号処理集積回路10は、符号12−1から12−9に
示される算術論理(ALU)回路のアレイを中心に作ら
れる。説明のため、算術論理機構12−1から12−9
は、3行3列のALU回路からなる規則的なアレイとし
て配置された状態で図示されている。当業者であれば、
多数の他のALU回路または他のレイアウト配置を使用
できることを簡単に認識できるという点で、図1のアー
キテクチャおよび配置が例示にすぎず、制限的ではない
ことを簡単に見てとれるであろう。
【0019】任意指定として、少なくとも1つのアナロ
グ・ディジタル(A/D)変換器回路と少なくとも1つ
のディジタル・アナログ(D/A)変換器回路を、AL
U回路と共にこの集積回路上に配置できる。図1の実施
例では、2つのA/D回路14−1および14−2と2
つのD/A回路16−1および16−2が図示されてい
る。本発明の集積アーキテクチャの実際の実施態様で
は、A/D変換器14−1および14−2とD/A変換
器16−1および16−2は、おそらくは、本発明のア
ーキテクチャ10が配置される集積回路ダイの周辺付近
に配置されるが、当業者であれば、これらのデバイスの
配置が主として設計選択の問題であることを理解するで
あろう。このような要素は、応用例によってはオフ・チ
ップに配置することも可能である。
グ・ディジタル(A/D)変換器回路と少なくとも1つ
のディジタル・アナログ(D/A)変換器回路を、AL
U回路と共にこの集積回路上に配置できる。図1の実施
例では、2つのA/D回路14−1および14−2と2
つのD/A回路16−1および16−2が図示されてい
る。本発明の集積アーキテクチャの実際の実施態様で
は、A/D変換器14−1および14−2とD/A変換
器16−1および16−2は、おそらくは、本発明のア
ーキテクチャ10が配置される集積回路ダイの周辺付近
に配置されるが、当業者であれば、これらのデバイスの
配置が主として設計選択の問題であることを理解するで
あろう。このような要素は、応用例によってはオフ・チ
ップに配置することも可能である。
【0020】他の集積回路と同様に、複数の入出力(I
/O)ピンを設けて、この集積回路に電力を供給し、こ
の集積回路との間で電気信号をやり取りする。本発明の
アーキテクチャの実際の実施態様に設けられるI/Oピ
ンの本数は、純粋に設計選択の問題である。このような
I/Oピンのグループを、単一のI/Oブロック18と
して図示するが、当業者であれば、I/Oブロック18
が複数のI/Oピンを表すことを了解するであろう。
/O)ピンを設けて、この集積回路に電力を供給し、こ
の集積回路との間で電気信号をやり取りする。本発明の
アーキテクチャの実際の実施態様に設けられるI/Oピ
ンの本数は、純粋に設計選択の問題である。このような
I/Oピンのグループを、単一のI/Oブロック18と
して図示するが、当業者であれば、I/Oブロック18
が複数のI/Oピンを表すことを了解するであろう。
【0021】他の機能回路ブロックは、前に説明した他
の要素と共に、この集積回路内に配置できる。たとえ
ば、図1では、PROMデバイス20−1および20−
2が、本発明の集積回路アーキテクチャ10内に配置さ
れている。当業者であれば、RAM回路やROM回路な
どの他のタイプの回路要素を、本発明のアーキテクチャ
内で有用に使用できることを理解するであろう。
の要素と共に、この集積回路内に配置できる。たとえ
ば、図1では、PROMデバイス20−1および20−
2が、本発明の集積回路アーキテクチャ10内に配置さ
れている。当業者であれば、RAM回路やROM回路な
どの他のタイプの回路要素を、本発明のアーキテクチャ
内で有用に使用できることを理解するであろう。
【0022】最後に、ユーザ・プログラム可能相互接続
アーキテクチャが、前述の回路要素に重畳される。この
ユーザ・プログラム可能相互接続アーキテクチャは、前
述の回路要素を互いに接続し、また、I/Oピンに接続
するのに使用される。
アーキテクチャが、前述の回路要素に重畳される。この
ユーザ・プログラム可能相互接続アーキテクチャは、前
述の回路要素を互いに接続し、また、I/Oピンに接続
するのに使用される。
【0023】ユーザ・プログラム可能な相互接続アーキ
テクチャには、ユーザ・プログラム可能相互接続要素に
よって互いに接続でき、さまざまな回路要素の入力また
は出力に接続でき、I/Oパッドに接続できる複数の相
互接続導体が含まれる。これらのユーザ・プログラム可
能相互接続要素は、当技術分野で既知のとおり複数の形
態とすることができる。このような要素の例に含まれる
のが、米国特許第4899205号、米国特許第507
0384号および米国特許第5181096号に開示さ
れたものなど、多数の既知の例が存在するアンチヒュー
ズと、米国特許第4870302号に記載のアーキテク
チャで開示されたものなどのパス・トランジスタが含ま
れる。当業者であれば、これらの例が網羅的ではなく、
単にユーザ・プログラム可能な相互接続要素技術の状況
を示すものであることを認識できるであろう。本明細書
では、特に明記しない限り、ユーザ・プログラム可能な
相互接続要素という単語の意味を、このような相互接続
要素のすべての形態を包含するものとして解釈された
い。このようなユーザ・プログラム可能な相互接続要素
の構造、設計および使用は、当技術分野で周知であり、
本明細書には記載しない。
テクチャには、ユーザ・プログラム可能相互接続要素に
よって互いに接続でき、さまざまな回路要素の入力また
は出力に接続でき、I/Oパッドに接続できる複数の相
互接続導体が含まれる。これらのユーザ・プログラム可
能相互接続要素は、当技術分野で既知のとおり複数の形
態とすることができる。このような要素の例に含まれる
のが、米国特許第4899205号、米国特許第507
0384号および米国特許第5181096号に開示さ
れたものなど、多数の既知の例が存在するアンチヒュー
ズと、米国特許第4870302号に記載のアーキテク
チャで開示されたものなどのパス・トランジスタが含ま
れる。当業者であれば、これらの例が網羅的ではなく、
単にユーザ・プログラム可能な相互接続要素技術の状況
を示すものであることを認識できるであろう。本明細書
では、特に明記しない限り、ユーザ・プログラム可能な
相互接続要素という単語の意味を、このような相互接続
要素のすべての形態を包含するものとして解釈された
い。このようなユーザ・プログラム可能な相互接続要素
の構造、設計および使用は、当技術分野で周知であり、
本明細書には記載しない。
【0024】図1では、ユーザ・プログラム可能な相互
接続アーキテクチャが、図1の回路要素の間とその全体
にわたって分配される水平相互接続導体22および垂直
相互接続導体24として概略的に図示されている。当業
者であれば、図1がこれに関して非常に一般的であるこ
とを理解するであろう。この図の符号22および24に
よって識別される線は、個々の相互接続導体を表すもの
ではなく、導体のグループを表す。本発明での使用に有
用な相互接続導体の実際の配置は、後続の図面と本明細
書の文章で開示される。
接続アーキテクチャが、図1の回路要素の間とその全体
にわたって分配される水平相互接続導体22および垂直
相互接続導体24として概略的に図示されている。当業
者であれば、図1がこれに関して非常に一般的であるこ
とを理解するであろう。この図の符号22および24に
よって識別される線は、個々の相互接続導体を表すもの
ではなく、導体のグループを表す。本発明での使用に有
用な相互接続導体の実際の配置は、後続の図面と本明細
書の文章で開示される。
【0025】本発明のアーキテクチャの実際の実施態様
では、導体のいくつかがセグメント化され、導体のいく
つかが、このアーキテクチャ内の回路要素のアレイの長
さまたは幅の全体を走る。個々のユーザ・プログラム可
能な相互接続要素は、相互接続導体の選択された隣接す
るセグメントの長さを選択的に延ばすためにこれらの間
に接続され、他の個々のユーザ・プログラム可能な相互
接続要素は、相互接続導体の交差する水平セグメントと
垂直セグメントの間に置かれる。個々の相互接続導体の
セグメント化の網羅的でない例が、米国特許第4870
302号、米国特許第4758745号および米国特許
第5073729号に示されている。
では、導体のいくつかがセグメント化され、導体のいく
つかが、このアーキテクチャ内の回路要素のアレイの長
さまたは幅の全体を走る。個々のユーザ・プログラム可
能な相互接続要素は、相互接続導体の選択された隣接す
るセグメントの長さを選択的に延ばすためにこれらの間
に接続され、他の個々のユーザ・プログラム可能な相互
接続要素は、相互接続導体の交差する水平セグメントと
垂直セグメントの間に置かれる。個々の相互接続導体の
セグメント化の網羅的でない例が、米国特許第4870
302号、米国特許第4758745号および米国特許
第5073729号に示されている。
【0026】当業者であれば、相互接続導体のセグメン
ト化を設計する際に注意を払う必要があることを理解す
るであろう。通常、ALU回路からの出力信号は、真
上、真下または左右の、最も近い隣接ALUに渡され
る。しかし、一部の回路(リアクタンス性回路など)で
は、項を非常にすばやくフィード・バックする必要があ
り、短いバスが必要になる。さらに、AGC信号の場合
などのように、場合によっては長い距離を経て供給しな
ければならない信号もある。これらの信号のために、長
いバスを使用する必要が生じる。好都合なことに、これ
らの信号は、しばしば応答の遅い信号であり、回路速度
を制限しない。当業者であれば、信号遅延を最小にする
ために、単一の信号経路に挿入されるユーザ・プログラ
ム可能相互接続要素の数をできる限り少なくすることが
好ましいことを理解するであろう。
ト化を設計する際に注意を払う必要があることを理解す
るであろう。通常、ALU回路からの出力信号は、真
上、真下または左右の、最も近い隣接ALUに渡され
る。しかし、一部の回路(リアクタンス性回路など)で
は、項を非常にすばやくフィード・バックする必要があ
り、短いバスが必要になる。さらに、AGC信号の場合
などのように、場合によっては長い距離を経て供給しな
ければならない信号もある。これらの信号のために、長
いバスを使用する必要が生じる。好都合なことに、これ
らの信号は、しばしば応答の遅い信号であり、回路速度
を制限しない。当業者であれば、信号遅延を最小にする
ために、単一の信号経路に挿入されるユーザ・プログラ
ム可能相互接続要素の数をできる限り少なくすることが
好ましいことを理解するであろう。
【0027】ユーザによって定義される通常の回路構成
では、相互接続アーキテクチャを構成する相互接続導体
の大半が、回路のディジタル側すなわち、A/D変換器
14−1および14−2の出力とD/A変換器16−1
および16−2の間に図示されているが、集積回路の外
部から内部の相互接続導体グループにアクセスできると
有利になる情況が存在する。本発明の一態様によれば、
相互接続導体グループは、図1に示されるようにI/O
ブロック18に入る左端と右端の垂直導体グループ24
によって直接に、または、従来技術で既知のように適当
な入力バッファと出力バッファを介して、I/Oピンと
通信することができる。本発明のこの特徴を用いると、
複数の本発明による集積回路を一緒に接続して、下でさ
らに説明するように一緒に刻時されるより大きな回路を
形成できるようになる。
では、相互接続アーキテクチャを構成する相互接続導体
の大半が、回路のディジタル側すなわち、A/D変換器
14−1および14−2の出力とD/A変換器16−1
および16−2の間に図示されているが、集積回路の外
部から内部の相互接続導体グループにアクセスできると
有利になる情況が存在する。本発明の一態様によれば、
相互接続導体グループは、図1に示されるようにI/O
ブロック18に入る左端と右端の垂直導体グループ24
によって直接に、または、従来技術で既知のように適当
な入力バッファと出力バッファを介して、I/Oピンと
通信することができる。本発明のこの特徴を用いると、
複数の本発明による集積回路を一緒に接続して、下でさ
らに説明するように一緒に刻時されるより大きな回路を
形成できるようになる。
【0028】ここで図2Aを参照すると、本発明のアー
キテクチャでの使用に適した現在好ましい単一のALU
回路12の構造と編成が、ブロック図形式で示されてい
る。ALU12は、この種の回路用の標準CMOS構成
ブロックを使用して構成できる。当業者であれば、他の
ALU回路や図2Aに示された回路の変形を本発明に使
用できることを認識するであろう。
キテクチャでの使用に適した現在好ましい単一のALU
回路12の構造と編成が、ブロック図形式で示されてい
る。ALU12は、この種の回路用の標準CMOS構成
ブロックを使用して構成できる。当業者であれば、他の
ALU回路や図2Aに示された回路の変形を本発明に使
用できることを認識するであろう。
【0029】本発明の現在好ましい実施例によれば、A
LU12に、第1の2:1マルチプレクサ26と第2の
2:1マルチプレクサ28が含まれる。第1マルチプレ
クサ26と第2マルチプレクサ28の両方が、nビット
幅であり、このnは、ALUが使用するデータ・バイト
の幅である。本発明の実際の実施態様に使用されるバイ
ト・サイズは、2ないし64ビット幅とすることがで
き、分解能、サイズその他の設計検討事項によって指示
される。通常のバイト・サイズは、たとえば8ビットで
ある。実際には、1データ・バイトは、使用されるA/
D変換器およびD/A変換器の幅になるはずである。こ
れは、ビデオD/A変換器の場合には8ビットまたは1
0ビット、オーディオD/A変換器の場合には18ビッ
トになる。
LU12に、第1の2:1マルチプレクサ26と第2の
2:1マルチプレクサ28が含まれる。第1マルチプレ
クサ26と第2マルチプレクサ28の両方が、nビット
幅であり、このnは、ALUが使用するデータ・バイト
の幅である。本発明の実際の実施態様に使用されるバイ
ト・サイズは、2ないし64ビット幅とすることがで
き、分解能、サイズその他の設計検討事項によって指示
される。通常のバイト・サイズは、たとえば8ビットで
ある。実際には、1データ・バイトは、使用されるA/
D変換器およびD/A変換器の幅になるはずである。こ
れは、ビデオD/A変換器の場合には8ビットまたは1
0ビット、オーディオD/A変換器の場合には18ビッ
トになる。
【0030】しかし、一部の応用分野では、この構造の
変更が必要になる場合がある。たとえば、同調リアクタ
ンス性回路の電圧は、入力電圧よりQ(質要素)倍高
い。通常、Qは、100程度の高さになり、このため、
その電圧に対処するためにALU回路12に余分の8ビ
ットを追加する必要が生じ、ビデオD/A変換器の場合
で16ビットないし18ビットとなる。プログラム可能
回路をリアクタンス性回路用に最適化する場合、リアク
タンス性回路の内部接続点だけを、このサイズにする必
要がある。残りのALUデータ経路は、8ビット幅ない
し10ビット幅とすることができる。この問題に対する
もう1つの解決策が、ALU回路12のすべてを8ビッ
ト幅ないし10ビット幅に構成し、ピーク検出器、コン
パレータおよび利得調節回路からなるAGC回路をその
回路にプログラムして、リアクタンス性回路モジュール
への入力信号の振幅を減らし、これによってALUのオ
ーバーフローを防ぐことである。当業者であれば、本発
明の基本アーキテクチャの同様の修正を、多数思い描く
であろう。
変更が必要になる場合がある。たとえば、同調リアクタ
ンス性回路の電圧は、入力電圧よりQ(質要素)倍高
い。通常、Qは、100程度の高さになり、このため、
その電圧に対処するためにALU回路12に余分の8ビ
ットを追加する必要が生じ、ビデオD/A変換器の場合
で16ビットないし18ビットとなる。プログラム可能
回路をリアクタンス性回路用に最適化する場合、リアク
タンス性回路の内部接続点だけを、このサイズにする必
要がある。残りのALUデータ経路は、8ビット幅ない
し10ビット幅とすることができる。この問題に対する
もう1つの解決策が、ALU回路12のすべてを8ビッ
ト幅ないし10ビット幅に構成し、ピーク検出器、コン
パレータおよび利得調節回路からなるAGC回路をその
回路にプログラムして、リアクタンス性回路モジュール
への入力信号の振幅を減らし、これによってALUのオ
ーバーフローを防ぐことである。当業者であれば、本発
明の基本アーキテクチャの同様の修正を、多数思い描く
であろう。
【0031】再度図2Aを参照すると、第1の2:1マ
ルチプレクサ26のデータ入力(AとB)は、n幅の入
力バス30および32に接続され、第2の2:1マルチ
プレクサ28のデータ入力(CとD)は、n幅の入力バ
ス34および36に接続される。多数の他の構成が可能
であるが、入力バスは、相互接続の可能性を最大にする
ため、物理的に異なる方向でALU12から出ることが
好ましい。たとえば、入力バス30、32、34および
36の一端がALUブロックから水平に出、一端が垂直
に出て、この集積回路の相互接続マトリックス内の水平
と垂直の両方の相互接続導体と接続でき、したがって、
相互接続の可能性を高めることができる。これは、図1
のALU12−1の区域で、符号30aおよび32aに
概略的に示されている。図1では、図面が乱雑にならな
いように、1つのALU回路12−1だけがそのような
入力構造を有するものとして図示されているが、当業者
であれば、すべてのALU回路が同様の構成であること
が好ましいことを認識するであろう。
ルチプレクサ26のデータ入力(AとB)は、n幅の入
力バス30および32に接続され、第2の2:1マルチ
プレクサ28のデータ入力(CとD)は、n幅の入力バ
ス34および36に接続される。多数の他の構成が可能
であるが、入力バスは、相互接続の可能性を最大にする
ため、物理的に異なる方向でALU12から出ることが
好ましい。たとえば、入力バス30、32、34および
36の一端がALUブロックから水平に出、一端が垂直
に出て、この集積回路の相互接続マトリックス内の水平
と垂直の両方の相互接続導体と接続でき、したがって、
相互接続の可能性を高めることができる。これは、図1
のALU12−1の区域で、符号30aおよび32aに
概略的に示されている。図1では、図面が乱雑にならな
いように、1つのALU回路12−1だけがそのような
入力構造を有するものとして図示されているが、当業者
であれば、すべてのALU回路が同様の構成であること
が好ましいことを認識するであろう。
【0032】第1および第2の2:1マルチプレクサの
制御入力38および40は、この集積回路のVCC電位
を伝える導体42と、グラウンド電位を伝える導体44
と、一般相互接続導体46、48および50とを含む相
互接続マトリックスに引き込まれる。この相互接続マト
リックスの、制御入力38および40と導体42、4
4、46、48および50などとの交点にある小さな円
は、アンチヒューズやパス・トランジスタなどのユーザ
・プログラム可能相互接続要素を表す。当業者であれ
ば、図示の配置を用いることで、マルチプレクサの制御
入力38および40を、VCCまたはグラウンドに配線
してデータ供給源を事前に選択することができ、また、
一般相互接続導体46、48および50のいずれかを介
してデータ供給源に配線して回路の動作中に信号供給源
を動的に変更することができるという点で、最大の柔軟
性が得られることを理解するであろう。
制御入力38および40は、この集積回路のVCC電位
を伝える導体42と、グラウンド電位を伝える導体44
と、一般相互接続導体46、48および50とを含む相
互接続マトリックスに引き込まれる。この相互接続マト
リックスの、制御入力38および40と導体42、4
4、46、48および50などとの交点にある小さな円
は、アンチヒューズやパス・トランジスタなどのユーザ
・プログラム可能相互接続要素を表す。当業者であれ
ば、図示の配置を用いることで、マルチプレクサの制御
入力38および40を、VCCまたはグラウンドに配線
してデータ供給源を事前に選択することができ、また、
一般相互接続導体46、48および50のいずれかを介
してデータ供給源に配線して回路の動作中に信号供給源
を動的に変更することができるという点で、最大の柔軟
性が得られることを理解するであろう。
【0033】当業者であれば、ALUの入力を多重化す
ることによって、相互接続の柔軟性が増すことを理解す
るであろう。また、当業者であれば、一部の応用分野
で、これらの回路要素が不要であることも理解するであ
ろう。
ることによって、相互接続の柔軟性が増すことを理解す
るであろう。また、当業者であれば、一部の応用分野
で、これらの回路要素が不要であることも理解するであ
ろう。
【0034】第1および第2の2:1マルチプレクサの
出力は、否定回路52および54に向けられる。否定回
路52および54の機能は、入力のデータ状態を選択的
に反転することであり、これらの回路は、当技術分野で
既知のとおり排他的論理和ゲートから構成できる。否定
回路52および54の制御入力56および58は、相互
接続マトリックスに引き込まれ、したがって、否定機能
の最大の柔軟性が得られる。
出力は、否定回路52および54に向けられる。否定回
路52および54の機能は、入力のデータ状態を選択的
に反転することであり、これらの回路は、当技術分野で
既知のとおり排他的論理和ゲートから構成できる。否定
回路52および54の制御入力56および58は、相互
接続マトリックスに引き込まれ、したがって、否定機能
の最大の柔軟性が得られる。
【0035】否定回路52および54の出力は、ラッチ
Aラッチ60および62を駆動する。ラッチAラッチ6
0および62の出力は、加算器64の入力項を形成す
る。加算器64は、通常の多ビット加算器回路とするこ
とができる。加算器64の出力は、ラッチB66の入力
を駆動する。ラッチB66の出力は、出力バス68に接
続される。
Aラッチ60および62を駆動する。ラッチAラッチ6
0および62の出力は、加算器64の入力項を形成す
る。加算器64は、通常の多ビット加算器回路とするこ
とができる。加算器64の出力は、ラッチB66の入力
を駆動する。ラッチB66の出力は、出力バス68に接
続される。
【0036】Aラッチ60および62とBラッチ66
は、制御回路70によって制御される。制御回路70の
目的は、ALUの動作を同期化して、この回路の動作
が、ALUによって処理される正しいデータの到着と調
整されることを保証することである。制御回路70は、
クロック(CLK)入力72、イネーブル(EN)入力
74および入力レディ入(INRIN)入力76を有す
る。これらの入力は、2つのクロック線すなわちCLK
A線78およびCLKB線80と、3つの一般相互接続
導体82、84および86を含む相互接続マトリックス
に組み込まれる。これらの入力線は、導体と入力線の交
点にある小さな円として図示されたユーザ・プログラム
可能相互接続要素によって、これらの線のいずれにも接
続可能である。当業者であれば、図2Aに示された接続
性の選択が、例示にすぎず、本発明の教示に従って作ら
れるアーキテクチャでの実際の選択が、主として設計選
択の問題として指示されることを理解するであろう。
は、制御回路70によって制御される。制御回路70の
目的は、ALUの動作を同期化して、この回路の動作
が、ALUによって処理される正しいデータの到着と調
整されることを保証することである。制御回路70は、
クロック(CLK)入力72、イネーブル(EN)入力
74および入力レディ入(INRIN)入力76を有す
る。これらの入力は、2つのクロック線すなわちCLK
A線78およびCLKB線80と、3つの一般相互接続
導体82、84および86を含む相互接続マトリックス
に組み込まれる。これらの入力線は、導体と入力線の交
点にある小さな円として図示されたユーザ・プログラム
可能相互接続要素によって、これらの線のいずれにも接
続可能である。当業者であれば、図2Aに示された接続
性の選択が、例示にすぎず、本発明の教示に従って作ら
れるアーキテクチャでの実際の選択が、主として設計選
択の問題として指示されることを理解するであろう。
【0037】制御回路70は、4つの出力を有する。出
力A(線88)は、ラッチAラッチ60および62のク
ロックを駆動し、出力B(線90)は、ラッチB66の
クロックを駆動する。INROUT線92は、モジュー
ルの非同期接続に使用され、上流側モジュールが次クロ
ックにデータを解放するように上流側に接続されたモジ
ュールの入力読み(INRIN)入力に接続される入力
読み出力信号である。DATARDY線94は、次の下
流モジュールによる読取りに関してデータが有効である
ことを示すのに使用されるデータ・レディ出力である。
力A(線88)は、ラッチAラッチ60および62のク
ロックを駆動し、出力B(線90)は、ラッチB66の
クロックを駆動する。INROUT線92は、モジュー
ルの非同期接続に使用され、上流側モジュールが次クロ
ックにデータを解放するように上流側に接続されたモジ
ュールの入力読み(INRIN)入力に接続される入力
読み出力信号である。DATARDY線94は、次の下
流モジュールによる読取りに関してデータが有効である
ことを示すのに使用されるデータ・レディ出力である。
【0038】当業者であれば、この否定回路とマルチプ
レクサを使用することによって、ALU回路によって実
行されるカスタム論理機能を実行するように図2のAL
U回路を構成できることを理解するであろう。
レクサを使用することによって、ALU回路によって実
行されるカスタム論理機能を実行するように図2のAL
U回路を構成できることを理解するであろう。
【0039】ここで図2Bを参照すると、状態図が提示
されており、図2AのALU回路の制御回路部分の動作
が詳細に示されている。当業者であれば、同期段ではI
NRIN線とINROUT線を使用する必要がないこと
を理解するであろう。しかし、非同期段では、インター
フェースでINRIN線とINROUT線が使用され
る。偶発的なバイトは失われる可能性があるが、これ
は、本発明のアーキテクチャを使用して構成された回路
の全体動作には影響しない。失われるバイトは、1サイ
クルあたりのデータ・サンプル数が適切である限り、平
滑レベルが達成されるまで、後続データ・バイトの(A
+B)/2によって平均化できる。
されており、図2AのALU回路の制御回路部分の動作
が詳細に示されている。当業者であれば、同期段ではI
NRIN線とINROUT線を使用する必要がないこと
を理解するであろう。しかし、非同期段では、インター
フェースでINRIN線とINROUT線が使用され
る。偶発的なバイトは失われる可能性があるが、これ
は、本発明のアーキテクチャを使用して構成された回路
の全体動作には影響しない。失われるバイトは、1サイ
クルあたりのデータ・サンプル数が適切である限り、平
滑レベルが達成されるまで、後続データ・バイトの(A
+B)/2によって平均化できる。
【0040】当業者であれば、本発明のALUモジュー
ルのアーキテクチャの変形が可能であり、これらが本発
明の範囲に含まれると想定されていることを理解するで
あろう。たとえば、ALUモジュール内に内部メモリを
設けて、ALUモジュールに複数の機能を実行するよう
命令し、したがって、その柔軟性を高めることができ
る。しかし、当業者であれば、このような実施態様が、
その限界において、従来技術のフォン・ノイマン・ボト
ルネックの問題を被るであろうことを理解するであろ
う。
ルのアーキテクチャの変形が可能であり、これらが本発
明の範囲に含まれると想定されていることを理解するで
あろう。たとえば、ALUモジュール内に内部メモリを
設けて、ALUモジュールに複数の機能を実行するよう
命令し、したがって、その柔軟性を高めることができ
る。しかし、当業者であれば、このような実施態様が、
その限界において、従来技術のフォン・ノイマン・ボト
ルネックの問題を被るであろうことを理解するであろ
う。
【0041】本発明の相互接続アーキテクチャの編成を
用いると、相互接続自体を利用して、乗算や除算などの
数学関数を実行できるようになる。本発明のこの特徴
は、そのような演算を、その出力が相互接続導体を駆動
しているALUによって実行される動作と同一のクロッ
ク・サイクルで実行できるという点で有利である。
用いると、相互接続自体を利用して、乗算や除算などの
数学関数を実行できるようになる。本発明のこの特徴
は、そのような演算を、その出力が相互接続導体を駆動
しているALUによって実行される動作と同一のクロッ
ク・サイクルで実行できるという点で有利である。
【0042】速度は、ALU回路が加算(減算)と乗算
(除算)を実行できる速度によって制限される。乗算と
除算は、時間の大半を占める数学処理である。しかし、
その演算を行う回路が、2のべき乗すなわち2、4、
8、16などの単位の抵抗、コンデンサ、インダクタな
どの回路要素を使用するように設計されている場合、乗
算と除算を、右シフト動作または左シフト動作によって
ディジタルに表現することができる。
(除算)を実行できる速度によって制限される。乗算と
除算は、時間の大半を占める数学処理である。しかし、
その演算を行う回路が、2のべき乗すなわち2、4、
8、16などの単位の抵抗、コンデンサ、インダクタな
どの回路要素を使用するように設計されている場合、乗
算と除算を、右シフト動作または左シフト動作によって
ディジタルに表現することができる。
【0043】前に述べたように、これらのシフト動作
は、相互接続アーキテクチャに組み込むことができる。
そのような動作を行う方式の例を、図3に示す。図3に
は、複数の水平相互接続導体22−1ないし22−6と
交差する複数の垂直相互接続導体24−1ないし24−
6が示されている。交点のそれぞれで、水平と垂直の相
互接続導体の間に、トランジスタ56−1ないし56−
36が接続されている。対角線方向に置かれたトランジ
スタのゲートは、一緒にゲート線58−1ないし58−
11のうちの1つに接続される。
は、相互接続アーキテクチャに組み込むことができる。
そのような動作を行う方式の例を、図3に示す。図3に
は、複数の水平相互接続導体22−1ないし22−6と
交差する複数の垂直相互接続導体24−1ないし24−
6が示されている。交点のそれぞれで、水平と垂直の相
互接続導体の間に、トランジスタ56−1ないし56−
36が接続されている。対角線方向に置かれたトランジ
スタのゲートは、一緒にゲート線58−1ないし58−
11のうちの1つに接続される。
【0044】当業者であれば、導体22−1ないし22
−6から対応する導体24−1ないし24−6へのデー
タの転送が、ゲート線58−6がアクティブにされてい
る時に発生することを理解するであろう。この伝送の際
に、ゲート線58−5がアクティブにされている場合に
は1ビットだけデータを第1の方向にシフトでき、ゲー
ト線58−4がアクティブにされている場合には2ビッ
ト、ゲート線58−3がアクティブにされている場合に
は3ビットだけシフトでき、以下同様である。ゲート線
58−7ないし58−11が選択されている場合には、
もう一つの方向で選択されたビット数だけの同様のシフ
ト動作が発生する。
−6から対応する導体24−1ないし24−6へのデー
タの転送が、ゲート線58−6がアクティブにされてい
る時に発生することを理解するであろう。この伝送の際
に、ゲート線58−5がアクティブにされている場合に
は1ビットだけデータを第1の方向にシフトでき、ゲー
ト線58−4がアクティブにされている場合には2ビッ
ト、ゲート線58−3がアクティブにされている場合に
は3ビットだけシフトでき、以下同様である。ゲート線
58−7ないし58−11が選択されている場合には、
もう一つの方向で選択されたビット数だけの同様のシフ
ト動作が発生する。
【0045】当業者であれば、アンチヒューズなどの他
のユーザ・プログラム可能相互接続デバイスによって、
このビット・シフト技法を実施できることを理解するで
あろう。そのような実施態様では、交差する導電線をア
ンチヒューズによって接続でき、左右のビット・シフト
動作を、アンチヒューズの選択的プログラミングによっ
て達成できる。
のユーザ・プログラム可能相互接続デバイスによって、
このビット・シフト技法を実施できることを理解するで
あろう。そのような実施態様では、交差する導電線をア
ンチヒューズによって接続でき、左右のビット・シフト
動作を、アンチヒューズの選択的プログラミングによっ
て達成できる。
【0046】図3に示されたものに類似のバス交換は、
符号22および24などの水平と垂直の相互接続導体の
交点に置くことができ、また、ALUの入力バスまたは
出力バスを相互接続アーキテクチャの水平および垂直の
相互接続バスに接続するのに使用できる。本明細書に開
示されるシフト機能によって実施される乗算および除算
の演算は、長時間を必要とせず、駆動ALUの動作に使
用されるのと同一のクロック・サイクル内に確実に発生
する。したがって、当業者であれば、本発明のアーキテ
クチャが、高速アナログ演算増幅器とほぼ同一の速度で
諸機能を実行できることを了解するであろう。
符号22および24などの水平と垂直の相互接続導体の
交点に置くことができ、また、ALUの入力バスまたは
出力バスを相互接続アーキテクチャの水平および垂直の
相互接続バスに接続するのに使用できる。本明細書に開
示されるシフト機能によって実施される乗算および除算
の演算は、長時間を必要とせず、駆動ALUの動作に使
用されるのと同一のクロック・サイクル内に確実に発生
する。したがって、当業者であれば、本発明のアーキテ
クチャが、高速アナログ演算増幅器とほぼ同一の速度で
諸機能を実行できることを了解するであろう。
【0047】この技法の使用の1例として、ディジタル
抵抗として機能するALU回路が、その端子間の電圧を
表す2つの多ビット・ディジタル値を受け取り、Rがそ
の抵抗を表すとして、それを通る電流を関数I=(VA
−VB )/Rによって表す多ビット・ディジタル値を出
力する。2のべき乗としてのRの値は、1つ以上のビッ
ト位置だけ出力バスをシフトすることによって、ALU
回路に事前にプログラムすることができる。この関数
は、1クロック・サイクルで達成でき、このディジタル
抵抗は、各クロック・サイクルに同一の機能、すなわ
ち、2つの入力数値の減算と事前プログラムされた定数
による除算を実行する。したがって、本発明のアーキテ
クチャによって、プログラム記憶域の必要がなくなる。
同様に、コンデンサはV=V0 +(I/C)となり、こ
の場合、入力は電流であり、出力は電圧である。2のべ
き乗の値を有する容量を計算するための除算演算は、乗
算演算の場合と反対の方向に1つ以上のビット位置だけ
シフトすることの結果として自動的に実行される。アナ
ログ・エレクトロニクスの基本構成要素であるインダク
タ、トランス、演算増幅器、コンパレータ、理想的なダ
イオード、スイッチまたはマルチプレクサに関して、同
様の単純な関数が存在する。
抵抗として機能するALU回路が、その端子間の電圧を
表す2つの多ビット・ディジタル値を受け取り、Rがそ
の抵抗を表すとして、それを通る電流を関数I=(VA
−VB )/Rによって表す多ビット・ディジタル値を出
力する。2のべき乗としてのRの値は、1つ以上のビッ
ト位置だけ出力バスをシフトすることによって、ALU
回路に事前にプログラムすることができる。この関数
は、1クロック・サイクルで達成でき、このディジタル
抵抗は、各クロック・サイクルに同一の機能、すなわ
ち、2つの入力数値の減算と事前プログラムされた定数
による除算を実行する。したがって、本発明のアーキテ
クチャによって、プログラム記憶域の必要がなくなる。
同様に、コンデンサはV=V0 +(I/C)となり、こ
の場合、入力は電流であり、出力は電圧である。2のべ
き乗の値を有する容量を計算するための除算演算は、乗
算演算の場合と反対の方向に1つ以上のビット位置だけ
シフトすることの結果として自動的に実行される。アナ
ログ・エレクトロニクスの基本構成要素であるインダク
タ、トランス、演算増幅器、コンパレータ、理想的なダ
イオード、スイッチまたはマルチプレクサに関して、同
様の単純な関数が存在する。
【0048】本発明の集積回路では、ディジタルALU
回路のユーザ・プログラム可能相互接続が、等価アナロ
グ回路の1対1写像になるはずである。ディジタル信号
の追加集積は単純である。というのは、ディジタル・ゲ
ートが、ディジタル回路用と同一タイプのトランジスタ
から作られるからである。ディジタル・モジュールに
は、現在ゲート・アレイ、FPGAおよびPALで使用
可能なものと同様の論理回路を使用できる。アナログ要
素の相互接続は、もちろん、ゲート・アレイ、FPGA
およびPALに使用されるのと同一の形で行うことがで
きる。
回路のユーザ・プログラム可能相互接続が、等価アナロ
グ回路の1対1写像になるはずである。ディジタル信号
の追加集積は単純である。というのは、ディジタル・ゲ
ートが、ディジタル回路用と同一タイプのトランジスタ
から作られるからである。ディジタル・モジュールに
は、現在ゲート・アレイ、FPGAおよびPALで使用
可能なものと同様の論理回路を使用できる。アナログ要
素の相互接続は、もちろん、ゲート・アレイ、FPGA
およびPALに使用されるのと同一の形で行うことがで
きる。
【0049】本発明による集積回路は、簡単にカスタマ
イズでき、アナログ機能とディジタル機能の混合に適し
ており、超高速にすることができ、無線やビデオの周波
数範囲のアナログ信号を扱うことができる。限界周波数
は、システムの境界でのA/D変換またはD/A変換の
速度になる可能性が高い。フラッシュ変換器は、現在、
数十メガヘルツで動作する。A/D変換器とD/A変換
器は、設計者または製造業者の望みに応じて、オン・チ
ップまたはオフ・チップのいずれかとすることができ
る。
イズでき、アナログ機能とディジタル機能の混合に適し
ており、超高速にすることができ、無線やビデオの周波
数範囲のアナログ信号を扱うことができる。限界周波数
は、システムの境界でのA/D変換またはD/A変換の
速度になる可能性が高い。フラッシュ変換器は、現在、
数十メガヘルツで動作する。A/D変換器とD/A変換
器は、設計者または製造業者の望みに応じて、オン・チ
ップまたはオフ・チップのいずれかとすることができ
る。
【0050】ここで図4Aおよび図4Bを参照すると、
反転型単位利得増幅器の単純な設計が、本発明のアーキ
テクチャの動作の例として示されている。図4Aは、2
つの1Ω抵抗、40nFコンデンサおよび0.25V/
VINのスルーレートを有する増幅器を含むアナログ等価
回路の概略図である。図4Bは、本発明のアーキテクチ
ャで実施されるディジタル等価回路のブロック図であ
る。アナログ入力電圧が、A/D変換器100に供給さ
れ、A/D変換器100は、その出力をALU102に
提示し、ALU102は、図4Aの回路の抵抗R1とし
て振る舞うようプログラムされている。ALU104
は、コンデンサCとして振る舞うようプログラムされ、
ALU106は、抵抗R2として振る舞うようプログラ
ムされ、ALU108は、増幅器要素として振る舞うよ
うプログラムされる。この回路全体が、100MHzの
クロック110によって駆動される。ALU102(抵
抗1)は、値I1 =(VIN−V1 )/1Ωを計算する。
ALU104(コンデンサC)は、値V1 =V1prev +
(I1 +I2 )(10nsec/40nF)を計算す
る。ただし、V1prev は、前のクロック・サイクルから
の電圧であり、10nsecは、クロック信号の周期で
ある。ALU106(抵抗2)は、値I2 =(VOUT −
V1 )/1Ωを計算する。最後に、ALU108(増幅
器)が、値VOUT =VOUTprev +(−0.25)V1 を
計算する。
反転型単位利得増幅器の単純な設計が、本発明のアーキ
テクチャの動作の例として示されている。図4Aは、2
つの1Ω抵抗、40nFコンデンサおよび0.25V/
VINのスルーレートを有する増幅器を含むアナログ等価
回路の概略図である。図4Bは、本発明のアーキテクチ
ャで実施されるディジタル等価回路のブロック図であ
る。アナログ入力電圧が、A/D変換器100に供給さ
れ、A/D変換器100は、その出力をALU102に
提示し、ALU102は、図4Aの回路の抵抗R1とし
て振る舞うようプログラムされている。ALU104
は、コンデンサCとして振る舞うようプログラムされ、
ALU106は、抵抗R2として振る舞うようプログラ
ムされ、ALU108は、増幅器要素として振る舞うよ
うプログラムされる。この回路全体が、100MHzの
クロック110によって駆動される。ALU102(抵
抗1)は、値I1 =(VIN−V1 )/1Ωを計算する。
ALU104(コンデンサC)は、値V1 =V1prev +
(I1 +I2 )(10nsec/40nF)を計算す
る。ただし、V1prev は、前のクロック・サイクルから
の電圧であり、10nsecは、クロック信号の周期で
ある。ALU106(抵抗2)は、値I2 =(VOUT −
V1 )/1Ωを計算する。最後に、ALU108(増幅
器)が、値VOUT =VOUTprev +(−0.25)V1 を
計算する。
【0051】PROM要素20−1または20−2のう
ちの一方または(必要な場合には)両方を、増幅器のフ
ィードバック・ループの代りに使用するならば、増幅器
の対数出力など、特殊な非線形変換を実施できる。各ア
ドレスに格納されるデータは、単にそのアドレス値の対
数である。このような増幅器回路の変形を、図4Cに示
す。当業者であれば、対数関数生成機構114を、RO
M参照テーブルを使用することによって実施できること
を認めるであろう。
ちの一方または(必要な場合には)両方を、増幅器のフ
ィードバック・ループの代りに使用するならば、増幅器
の対数出力など、特殊な非線形変換を実施できる。各ア
ドレスに格納されるデータは、単にそのアドレス値の対
数である。このような増幅器回路の変形を、図4Cに示
す。当業者であれば、対数関数生成機構114を、RO
M参照テーブルを使用することによって実施できること
を認めるであろう。
【0052】図5は、正弦入力波形に関する図4Bの信
号入力波形と信号出力波形を示すグラフである。図5か
ら、この増幅器の出力が、アナログ増幅器をエミュレー
トするALUシステムを通るデータのパイプライン化時
間のために多少「位相シフト」していることがわかる。
号入力波形と信号出力波形を示すグラフである。図5か
ら、この増幅器の出力が、アナログ増幅器をエミュレー
トするALUシステムを通るデータのパイプライン化時
間のために多少「位相シフト」していることがわかる。
【0053】図6は、方形入力波形に関する図4Bの回
路の信号入力の波形と信号出力波形を示すグラフであ
る。アナログ増幅器に典型的な減衰するオーバーシュー
ト特性を、この出力波形に見ることができる。
路の信号入力の波形と信号出力波形を示すグラフであ
る。アナログ増幅器に典型的な減衰するオーバーシュー
ト特性を、この出力波形に見ることができる。
【0054】本発明のもう1つの態様によれば、エミュ
レートされた増幅器回路のアーキテクチャを再構成する
ことによって、図4Bの回路が示す、図5および図6に
示されたひずみを除去できる。ここで図7Aおよび図7
Bを参照すると、より低速のマスタ・クロックを使用
し、ALU回路のデータ有効(INRおよびOUTR)
接続を使用することによって、代替構成を構成できる。
便宜上、図7Bの回路では図4Bの回路と同一の符号を
使用しているが、コンデンサCは60nFの値を有し、
増幅器は2の利得を有する。
レートされた増幅器回路のアーキテクチャを再構成する
ことによって、図4Bの回路が示す、図5および図6に
示されたひずみを除去できる。ここで図7Aおよび図7
Bを参照すると、より低速のマスタ・クロックを使用
し、ALU回路のデータ有効(INRおよびOUTR)
接続を使用することによって、代替構成を構成できる。
便宜上、図7Bの回路では図4Bの回路と同一の符号を
使用しているが、コンデンサCは60nFの値を有し、
増幅器は2の利得を有する。
【0055】図7Bの回路では、R1とR2のALU回
路(符号102および106)での計算が、まず行われ
る。具体的に言うと、R1のALUが、I1 =(VIN−
V1)/1Ωを計算し、R2のALUが、I2 =(V
OUT −V1 )/1Ωを計算する。CのALU(符号10
4)は、V1 =V1prev +(I1 +I2 )(30nse
c/60nF)を計算する。このALUは、R1のAL
U回路102およびR2のALU回路106のOUTR
出力が真になり、それらの出力が有効であることが示さ
れるまで刻時されない。増幅器ALU108は、値V
OUT =VOUTPrev −2V1 を計算するが、ALU回路1
04のOUTR出力が真になるまで刻時されない。
路(符号102および106)での計算が、まず行われ
る。具体的に言うと、R1のALUが、I1 =(VIN−
V1)/1Ωを計算し、R2のALUが、I2 =(V
OUT −V1 )/1Ωを計算する。CのALU(符号10
4)は、V1 =V1prev +(I1 +I2 )(30nse
c/60nF)を計算する。このALUは、R1のAL
U回路102およびR2のALU回路106のOUTR
出力が真になり、それらの出力が有効であることが示さ
れるまで刻時されない。増幅器ALU108は、値V
OUT =VOUTPrev −2V1 を計算するが、ALU回路1
04のOUTR出力が真になるまで刻時されない。
【0056】図8および図9は、それぞれ1MHzの正
弦波入力と方形波入力に関する図7Bの回路の入力電圧
と出力電圧を示すグラフである。当業者であれば、出力
電圧の位相が入力電圧から遅れているが、方形波出力に
オーバーシュートが全くないことを認めるであろう。ま
た、当業者であれば、クロック速度が低い(すなわち、
図4Bの回路の100MHzに対して33MHz)の
で、出力関数を定義するのに使用されるデータ点の数が
少ないことを認めるであろう。
弦波入力と方形波入力に関する図7Bの回路の入力電圧
と出力電圧を示すグラフである。当業者であれば、出力
電圧の位相が入力電圧から遅れているが、方形波出力に
オーバーシュートが全くないことを認めるであろう。ま
た、当業者であれば、クロック速度が低い(すなわち、
図4Bの回路の100MHzに対して33MHz)の
で、出力関数を定義するのに使用されるデータ点の数が
少ないことを認めるであろう。
【0057】アナログ・エレクトロニクスで遭遇するも
う1つの一般的な問題が、異なる回路経路を利用する間
に複雑な信号のさまざまな部分を同位相に保つ必要があ
ることである。このような情況の典型例が、色情報を処
理している間に輝度情報が遅延線に通されるカラー・テ
レビジョンの場合である。
う1つの一般的な問題が、異なる回路経路を利用する間
に複雑な信号のさまざまな部分を同位相に保つ必要があ
ることである。このような情況の典型例が、色情報を処
理している間に輝度情報が遅延線に通されるカラー・テ
レビジョンの場合である。
【0058】本発明のアーキテクチャを使用して、図1
0に示されるアナログ・シフト・レジスタを実施するこ
とができ、したがって位相変化のない任意の長さの遅延
を得ることができる。図10の例では、3つのALUモ
ジュール120、122および124が、アナログ・シ
フト・レジスタとして接続されている。これらのALU
モジュールは、それぞれのB入力バスをグラウンドに接
続し、各モジュールのA入力バスを、この連鎖内の前の
ALUモジュールの出力バスに接続することによって、
関数(V1 +0)/1を計算するように構成されてい
る。図10には3段だけが示されているが、この技法を
使用して、任意の長さのアナログ・シフト・レジスタ連
鎖を構成できる。
0に示されるアナログ・シフト・レジスタを実施するこ
とができ、したがって位相変化のない任意の長さの遅延
を得ることができる。図10の例では、3つのALUモ
ジュール120、122および124が、アナログ・シ
フト・レジスタとして接続されている。これらのALU
モジュールは、それぞれのB入力バスをグラウンドに接
続し、各モジュールのA入力バスを、この連鎖内の前の
ALUモジュールの出力バスに接続することによって、
関数(V1 +0)/1を計算するように構成されてい
る。図10には3段だけが示されているが、この技法を
使用して、任意の長さのアナログ・シフト・レジスタ連
鎖を構成できる。
【0059】本発明は、同調回路のシミュレートにも使
用できる。同調回路は、LとCが2のべき乗に等しい値
に制限される場合にそうであるように、2の平方根の倍
数(f=1/2πsqrtLC)であるだけではなく、
特定の周波数または周波数の連続体を有するように設計
されなければならない。本発明に従ってディジタルにエ
ミュレートされる同調回路では、回路要素の実際の値
も、その回路が刻時される周波数の関数である。出力さ
れる数が電流の値である場合、ALUクロック信号の時
限が、電流と時間の積を表す。したがって、この回路の
出力値は、電荷の量またはQである。
用できる。同調回路は、LとCが2のべき乗に等しい値
に制限される場合にそうであるように、2の平方根の倍
数(f=1/2πsqrtLC)であるだけではなく、
特定の周波数または周波数の連続体を有するように設計
されなければならない。本発明に従ってディジタルにエ
ミュレートされる同調回路では、回路要素の実際の値
も、その回路が刻時される周波数の関数である。出力さ
れる数が電流の値である場合、ALUクロック信号の時
限が、電流と時間の積を表す。したがって、この回路の
出力値は、電荷の量またはQである。
【0060】1例として、ディジタル値1を有し、10
0MHzのクロック周波数で刻時されるコンデンサAL
Uは、C/クロック周波数すなわち10nFの値を有す
る。したがって、この回路要素の実際の値は、ALUの
クロック周波数によって設定される。本発明のこの特徴
は、本発明に従って構成された同調回路の帯域通過周波
数がクロック周波数に伴って変化するという点で、追加
の長所をもたらす。本発明のこの特徴を使用すると、周
波数シンセサイザやスペクトル・アナライザなどの応用
例を簡単に実施できる。
0MHzのクロック周波数で刻時されるコンデンサAL
Uは、C/クロック周波数すなわち10nFの値を有す
る。したがって、この回路要素の実際の値は、ALUの
クロック周波数によって設定される。本発明のこの特徴
は、本発明に従って構成された同調回路の帯域通過周波
数がクロック周波数に伴って変化するという点で、追加
の長所をもたらす。本発明のこの特徴を使用すると、周
波数シンセサイザやスペクトル・アナライザなどの応用
例を簡単に実施できる。
【0061】当業者であれば、互いにわずかに異なる共
振周波数を有する共振回路が、同一の集積回路内で異な
るクロック周波数を使用することを理解するであろう。
したがって、異なる周波数で走行するALU回路が、隣
接するALU回路からデータ遷移中に入力値を読み取ら
ず、したがって不定値を読み取らないことを保証するた
めに注意を払わなければならないことが明白である。
振周波数を有する共振回路が、同一の集積回路内で異な
るクロック周波数を使用することを理解するであろう。
したがって、異なる周波数で走行するALU回路が、隣
接するALU回路からデータ遷移中に入力値を読み取ら
ず、したがって不定値を読み取らないことを保証するた
めに注意を払わなければならないことが明白である。
【0062】本発明に従って構成された回路でこの問題
を回避するための技法の1つが、たとえば3つの信号バ
イトの、小さなFIFOを作ることである。これには、
ALU回路がこの機能を実行するように最適化されるの
でない限り、3つのALU回路を使用する必要がある。
ロード信号は、1つのALU回路の出力によって決定さ
れ、ダンプ信号は、異なる周波数で走行する入力ALU
によって決定される。FIFOが満杯の場合、1バイト
を消去し、次のバイトをロードする。FIFOが空の場
合、次の読取りサイクルのために最後のバイトを保存す
る。これはもちろん、この機能を実行するための多数の
方法のうちの1つにすぎない。もう1つの可能な方法
は、ハンドシェークを行うALU回路を設計し、隣接モ
ジュールにデータの送受の用意ができていない場合に、
待機中のモジュールが次のクロック・サイクルに機能を
全く実行しないようにすることである。
を回避するための技法の1つが、たとえば3つの信号バ
イトの、小さなFIFOを作ることである。これには、
ALU回路がこの機能を実行するように最適化されるの
でない限り、3つのALU回路を使用する必要がある。
ロード信号は、1つのALU回路の出力によって決定さ
れ、ダンプ信号は、異なる周波数で走行する入力ALU
によって決定される。FIFOが満杯の場合、1バイト
を消去し、次のバイトをロードする。FIFOが空の場
合、次の読取りサイクルのために最後のバイトを保存す
る。これはもちろん、この機能を実行するための多数の
方法のうちの1つにすぎない。もう1つの可能な方法
は、ハンドシェークを行うALU回路を設計し、隣接モ
ジュールにデータの送受の用意ができていない場合に、
待機中のモジュールが次のクロック・サイクルに機能を
全く実行しないようにすることである。
【0063】アプリケーションをスピードアップするた
めにプロセッサ・アレイを設計しようとする試みが過去
に行われてきた。この種類の計算機を、MIMD(多重
命令多重データ)またはSIMD(単一命令多重デー
タ)と称する。MIMD計算機とSIMD計算機は、乗
算や除算などの演算の実行に相互接続を使用するのでは
なく、プロセッサ・エンジンを使用して、従来の方法で
これらの機能を実行する。これらの計算機は、本発明で
使用されているような、プロセッサ・クロック周波数を
変更して計算結果を変更するという概念を使用しない。
この従来技術のいずれもが、相互接続をプログラムして
アナログ機能を表現し、実時間で走行させるという発想
を開示も提案もしていない。また、これらのアレイ内の
プロセッサは、非常に複雑であり、したがって、フォン
・ノイマン・ボトルネックの限界という望ましくない性
質を有する。本発明のアーキテクチャは、本質的に、加
算器またはシフタのそれぞれが単一の機能だけを実行す
ることを必要とし、したがってデータ・ボトルネックが
ない。これが、従来技術に対する大きな利点をもたら
す。
めにプロセッサ・アレイを設計しようとする試みが過去
に行われてきた。この種類の計算機を、MIMD(多重
命令多重データ)またはSIMD(単一命令多重デー
タ)と称する。MIMD計算機とSIMD計算機は、乗
算や除算などの演算の実行に相互接続を使用するのでは
なく、プロセッサ・エンジンを使用して、従来の方法で
これらの機能を実行する。これらの計算機は、本発明で
使用されているような、プロセッサ・クロック周波数を
変更して計算結果を変更するという概念を使用しない。
この従来技術のいずれもが、相互接続をプログラムして
アナログ機能を表現し、実時間で走行させるという発想
を開示も提案もしていない。また、これらのアレイ内の
プロセッサは、非常に複雑であり、したがって、フォン
・ノイマン・ボトルネックの限界という望ましくない性
質を有する。本発明のアーキテクチャは、本質的に、加
算器またはシフタのそれぞれが単一の機能だけを実行す
ることを必要とし、したがってデータ・ボトルネックが
ない。これが、従来技術に対する大きな利点をもたら
す。
【0064】プログラム可能な相互接続と共に加算器と
シフタのアレイを用いてアナログ回路をモデル化するこ
とのもう1つの利点は、一般の整数演算を、加算器また
はシフタの組合せによって簡単に実行できることであ
る。したがって、エンド・ユーザが、必要な時に、任意
の整数による値の乗算または除算を行うように自分のデ
バイスを設計できる。アナログ回路では通常、少数のフ
ィードバック項を有する回路経路に沿って信号が移動す
るので、整数演算に必要な追加時間は、回路の速度を低
下させない可能性がある。というのは、このアーキテク
チャでは、計算が、高速フィードバック項に関するもの
でない限り、基本的にパイプライン化されるからであ
る。
シフタのアレイを用いてアナログ回路をモデル化するこ
とのもう1つの利点は、一般の整数演算を、加算器また
はシフタの組合せによって簡単に実行できることであ
る。したがって、エンド・ユーザが、必要な時に、任意
の整数による値の乗算または除算を行うように自分のデ
バイスを設計できる。アナログ回路では通常、少数のフ
ィードバック項を有する回路経路に沿って信号が移動す
るので、整数演算に必要な追加時間は、回路の速度を低
下させない可能性がある。というのは、このアーキテク
チャでは、計算が、高速フィードバック項に関するもの
でない限り、基本的にパイプライン化されるからであ
る。
【0065】本発明のアーキテクチャは、FPGA内に
実施できるが、これらのデバイス内のモジュールは、小
さく、論理機能用に設計されており、通常は1ビット幅
である。したがって、10ビット加算器を作るためには
多数のモジュールを使用する必要があり、FPGAデバ
イス内の相互接続アーキテクチャは、相互接続内でシフ
ト機能を効率的に実施するのに十分な数の線を提供しな
い。したがって、1アナログ機能あたりの回路コストが
高くなり、速度がはるかに遅くなる。さらに、FPGA
内のモジュールは、クロック信号と非同期に到着する信
号を受け入れるように設計されてはいない。
実施できるが、これらのデバイス内のモジュールは、小
さく、論理機能用に設計されており、通常は1ビット幅
である。したがって、10ビット加算器を作るためには
多数のモジュールを使用する必要があり、FPGAデバ
イス内の相互接続アーキテクチャは、相互接続内でシフ
ト機能を効率的に実施するのに十分な数の線を提供しな
い。したがって、1アナログ機能あたりの回路コストが
高くなり、速度がはるかに遅くなる。さらに、FPGA
内のモジュールは、クロック信号と非同期に到着する信
号を受け入れるように設計されてはいない。
【0066】部品が相互作用して同調回路を形成するR
LC回路など、信号周波数で走行しているフィードバッ
クを使用する回路では、本発明の実行の限界周波数が提
示される。これは、信号とその信号に対する反応の間
の、最善でも1クロックの遅延になる位相シフトが原因
である。これらの応用分野では、モジュールを並列では
なく直列に刻時する場合の方が回路が安定する。もちろ
ん、これによって、その回路の最大動作周波数が、使用
される直列クロック・パルスの数の倍数に制限される
(その数で除算される)ことになる。このような刻時方
式は、単に各モジュールに1つの回路要素を置くのでは
なく、特定の回路のZ変換を解き、モジュール・アレイ
に適用する場合などの応用分野に有用である。
LC回路など、信号周波数で走行しているフィードバッ
クを使用する回路では、本発明の実行の限界周波数が提
示される。これは、信号とその信号に対する反応の間
の、最善でも1クロックの遅延になる位相シフトが原因
である。これらの応用分野では、モジュールを並列では
なく直列に刻時する場合の方が回路が安定する。もちろ
ん、これによって、その回路の最大動作周波数が、使用
される直列クロック・パルスの数の倍数に制限される
(その数で除算される)ことになる。このような刻時方
式は、単に各モジュールに1つの回路要素を置くのでは
なく、特定の回路のZ変換を解き、モジュール・アレイ
に適用する場合などの応用分野に有用である。
【0067】本発明のアーキテクチャを使用して実施さ
れる単純な直列RLC同調回路の2つの例を、図11A
および図11Bに示す。まず図11Aの実施態様を参照
すると、この直裁な配置には、4つの順次クロックCL
K1、CLK2、CLK3およびCLK4によって駆動
される4つのALUモジュール130、132、134
および136が必要である。この回路は、直列のインダ
クタンスL、抵抗R、コンデンサCを経てグラウンドに
接続される、電圧Vinを印加された入力接続点であると
想定されている。CLK1によって駆動されるALUモ
ジュール130は、Vin−V2prev を計算する。ただ
し、V2prev は、インダクタンスLと抵抗Rを接続する
接続点の最後のクロック・サイクルでの電圧である。C
LK2によって駆動されるALUモジュール132は、
iprev+Δiを計算する。ただし、iprevは、前のクロ
ック・サイクルにこのRLC回路を通った電流であり、
Δiは、現クロック・サイクルへの電流の変化である。
この電流は、ALUモジュール130の出力をLで除算
することによって得られる(図11Aに記載のとお
り)。本明細書の教示により、これは、図3の参照によ
って開示されたビット・シフト技法とそれに伴う開示に
よって行うことができる。
れる単純な直列RLC同調回路の2つの例を、図11A
および図11Bに示す。まず図11Aの実施態様を参照
すると、この直裁な配置には、4つの順次クロックCL
K1、CLK2、CLK3およびCLK4によって駆動
される4つのALUモジュール130、132、134
および136が必要である。この回路は、直列のインダ
クタンスL、抵抗R、コンデンサCを経てグラウンドに
接続される、電圧Vinを印加された入力接続点であると
想定されている。CLK1によって駆動されるALUモ
ジュール130は、Vin−V2prev を計算する。ただ
し、V2prev は、インダクタンスLと抵抗Rを接続する
接続点の最後のクロック・サイクルでの電圧である。C
LK2によって駆動されるALUモジュール132は、
iprev+Δiを計算する。ただし、iprevは、前のクロ
ック・サイクルにこのRLC回路を通った電流であり、
Δiは、現クロック・サイクルへの電流の変化である。
この電流は、ALUモジュール130の出力をLで除算
することによって得られる(図11Aに記載のとお
り)。本明細書の教示により、これは、図3の参照によ
って開示されたビット・シフト技法とそれに伴う開示に
よって行うことができる。
【0068】CLK3によって駆動されるALUモジュ
ール134は、V1prev +i/Cを計算する。ただし、
V1prev は、抵抗RをコンデンサCに接続する接続点の
前のクロック・サイクルでの電圧であり、i/Cは、単
に、ビット・シフト技法によって電流i(ALUモジュ
ール132の出力)を容量Cで除算した値(図11Aに
記載のとおり)である。CLK4によって駆動されるA
LUモジュール136は、V1+iRを計算する。ただ
し、V1は、抵抗RをコンデンサCに接続する接続点の
現クロック・サイクルでの電圧であり、iRは、単に、
ビット・シフト技法によって電流i(ALUモジュール
132の出力)に抵抗Rをかけた値(図11Aに記載の
とおり)である。
ール134は、V1prev +i/Cを計算する。ただし、
V1prev は、抵抗RをコンデンサCに接続する接続点の
前のクロック・サイクルでの電圧であり、i/Cは、単
に、ビット・シフト技法によって電流i(ALUモジュ
ール132の出力)を容量Cで除算した値(図11Aに
記載のとおり)である。CLK4によって駆動されるA
LUモジュール136は、V1+iRを計算する。ただ
し、V1は、抵抗RをコンデンサCに接続する接続点の
現クロック・サイクルでの電圧であり、iRは、単に、
ビット・シフト技法によって電流i(ALUモジュール
132の出力)に抵抗Rをかけた値(図11Aに記載の
とおり)である。
【0069】図11Bからわかるように、Z変換を賢明
に配置することによって、クロックの数が2つに減り、
ALUモジュールの数が5つに増える。図11Bの実施
態様では、最大周波数が2倍になる。この意味で、本発
明は、並列プログラム可能Z変換と考えることができ
る。
に配置することによって、クロックの数が2つに減り、
ALUモジュールの数が5つに増える。図11Bの実施
態様では、最大周波数が2倍になる。この意味で、本発
明は、並列プログラム可能Z変換と考えることができ
る。
【0070】図11Bの実施態様では、入力電圧V
inが、CLK1によって駆動されるALUモジュール1
40に印加され、ALUモジュール140が、X=Vin
−Vc を計算する。ただし、Vc は、現サイクルのコン
デンサCの両端の電圧である。CLK2によって駆動さ
れるALUモジュール142は、関数Y=(X−Iprev
R)/Lを計算する。ただし、XはALUモジュール1
40の計算の結果、Iprevは前のサイクルの電流、Rは
抵抗、Lはインダクタンスである。CLK1によって駆
動されるALUモジュール144は、Z=Iprev−I
prev/LCを計算する。ただし、Lはインダクタンス、
Cは容量である。CLK2によって駆動されるALUモ
ジュール146は、関数I=Y+Zを計算する。ただ
し、Iは現サイクルの電流、YはALUモジュール14
2によって行われた最後の計算の結果、ZはALUモジ
ュール142および144によって行われた最後の計算
の結果である。CLK1によって駆動されるALUモジ
ュール148は、現サイクルのコンデンサの両端の電圧
Vc を、前のサイクルのコンデンサCの両端の電圧V
cprevからIprev/Cを引いた値として計算する。
inが、CLK1によって駆動されるALUモジュール1
40に印加され、ALUモジュール140が、X=Vin
−Vc を計算する。ただし、Vc は、現サイクルのコン
デンサCの両端の電圧である。CLK2によって駆動さ
れるALUモジュール142は、関数Y=(X−Iprev
R)/Lを計算する。ただし、XはALUモジュール1
40の計算の結果、Iprevは前のサイクルの電流、Rは
抵抗、Lはインダクタンスである。CLK1によって駆
動されるALUモジュール144は、Z=Iprev−I
prev/LCを計算する。ただし、Lはインダクタンス、
Cは容量である。CLK2によって駆動されるALUモ
ジュール146は、関数I=Y+Zを計算する。ただ
し、Iは現サイクルの電流、YはALUモジュール14
2によって行われた最後の計算の結果、ZはALUモジ
ュール142および144によって行われた最後の計算
の結果である。CLK1によって駆動されるALUモジ
ュール148は、現サイクルのコンデンサの両端の電圧
Vc を、前のサイクルのコンデンサCの両端の電圧V
cprevからIprev/Cを引いた値として計算する。
【0071】当業者であれば、ALUモジュール142
への入力の1つにある項IRを、本明細書に教示された
ビット・シフト技法によって得ることができることを認
めるであろう。同様に、ALUモジュール148の項I
prev/CとALUモジュール144への入力のIprev/
LCを、同時に得ることができる。このビット・シフト
による乗除算技法を用いると、最少の個数のALUモジ
ュールを使用することができるようになるが、当業者で
あれば、乗数と除数の値が、2のべき乗である整数すな
わち2、4、8、16などに制限されることを認めるで
あろう。当業者であれば、乗算回路と除算回路を複数の
ALUから構成して、回路の複雑さとALU利用が増す
ことと引き換えに、構成要素値選択の柔軟性を高められ
ることを認めるであろう。
への入力の1つにある項IRを、本明細書に教示された
ビット・シフト技法によって得ることができることを認
めるであろう。同様に、ALUモジュール148の項I
prev/CとALUモジュール144への入力のIprev/
LCを、同時に得ることができる。このビット・シフト
による乗除算技法を用いると、最少の個数のALUモジ
ュールを使用することができるようになるが、当業者で
あれば、乗数と除数の値が、2のべき乗である整数すな
わち2、4、8、16などに制限されることを認めるで
あろう。当業者であれば、乗算回路と除算回路を複数の
ALUから構成して、回路の複雑さとALU利用が増す
ことと引き換えに、構成要素値選択の柔軟性を高められ
ることを認めるであろう。
【0072】本発明のもう1つの好ましい特徴は、バイ
アス、インピーダンス整合またはバッファリングが不要
なので、アナログ回路に普通に使用される多数の回路要
素を除去できることである。本発明のアーキテクチャを
使用して構成されたダブル・バランス・ミクサは、関数
|V1+V2|/2を実行するのに1つのモジュールし
か必要としない。このモジュールは、2つの数を加算す
るようにプログラムされ、最上位ビットが負(符号付き
整数)の場合には、通常はそのモジュールが減算のため
に行うはずの2の補数演算を実行する。2による除算
は、相互接続への出力の際に行われる。したがって、3
つの結合トランス、2つのダイオードおよび1つの増幅
器が、1つのモジュールによってモデル化される。
アス、インピーダンス整合またはバッファリングが不要
なので、アナログ回路に普通に使用される多数の回路要
素を除去できることである。本発明のアーキテクチャを
使用して構成されたダブル・バランス・ミクサは、関数
|V1+V2|/2を実行するのに1つのモジュールし
か必要としない。このモジュールは、2つの数を加算す
るようにプログラムされ、最上位ビットが負(符号付き
整数)の場合には、通常はそのモジュールが減算のため
に行うはずの2の補数演算を実行する。2による除算
は、相互接続への出力の際に行われる。したがって、3
つの結合トランス、2つのダイオードおよび1つの増幅
器が、1つのモジュールによってモデル化される。
【0073】AGC回路などの回路の利得の変更は、ア
ンチヒューズによる配線相互接続ではなく、回路内でス
イッチングできるトランジスタによるモジュール相互接
続を設計することによって、2のべき乗として実施でき
る。利得を変更するためのもう1つの方法は、抵抗値
が、動作中に変更できるモジュール内のSRAMメモリ
に設定される、モジュール内にプログラムされた抵抗除
算器を設けることである。
ンチヒューズによる配線相互接続ではなく、回路内でス
イッチングできるトランジスタによるモジュール相互接
続を設計することによって、2のべき乗として実施でき
る。利得を変更するためのもう1つの方法は、抵抗値
が、動作中に変更できるモジュール内のSRAMメモリ
に設定される、モジュール内にプログラムされた抵抗除
算器を設けることである。
【0074】正弦波発振器は、このアーキテクチャを用
いて、一方がLを表し他方がCを表す2つのクロックだ
けを用いて作られる。これらのデバイスは数学的である
から、直列抵抗は存在せず、したがって、発振の減衰も
存在しない。したがって、この発振器は、一旦発振を開
始すると永久に発振を続ける。初期条件を設定すること
によって、リセットされるまでのすべてのサイクルに関
して位相と振幅が決定される。したがって、フェーズ・
ロック・ループの実施が簡単である。優れた応用例の1
つが、カラー情報を復号するためNTSC(TV)信号
のカラー・バースト信号に3.58MHz発振器を同期
させることであろう。クロック周波数によって発振器周
波数が変化し、いつでも振幅をロードして入力信号と同
期させることができる。
いて、一方がLを表し他方がCを表す2つのクロックだ
けを用いて作られる。これらのデバイスは数学的である
から、直列抵抗は存在せず、したがって、発振の減衰も
存在しない。したがって、この発振器は、一旦発振を開
始すると永久に発振を続ける。初期条件を設定すること
によって、リセットされるまでのすべてのサイクルに関
して位相と振幅が決定される。したがって、フェーズ・
ロック・ループの実施が簡単である。優れた応用例の1
つが、カラー情報を復号するためNTSC(TV)信号
のカラー・バースト信号に3.58MHz発振器を同期
させることであろう。クロック周波数によって発振器周
波数が変化し、いつでも振幅をロードして入力信号と同
期させることができる。
【0075】前に述べたように、この技法では、アナロ
グ機能とディジタル機能を簡単に組み合わせることがで
きる。その1例が、異なる回路ブロックを走らせるのに
必要なさまざまなクロック周波数を生成するためのディ
ジタル・フェーズ・ロック・ループの組合せである。こ
れによって、これらの信号をオフ・チップから入力する
必要が減り、したがって、速度が高まり、ピン数と消費
電力が減る。
グ機能とディジタル機能を簡単に組み合わせることがで
きる。その1例が、異なる回路ブロックを走らせるのに
必要なさまざまなクロック周波数を生成するためのディ
ジタル・フェーズ・ロック・ループの組合せである。こ
れによって、これらの信号をオフ・チップから入力する
必要が減り、したがって、速度が高まり、ピン数と消費
電力が減る。
【0076】このアーキテクチャのもう1つの特徴は、
一旦信号をディジタル化したならば、単にチップを追加
するだけでさらに複雑なシステムを作れることである。
この設計では、ある信号に関するディジタル出力のすべ
てが隣接し、別のチップの入力に一致して、チップから
チップへの通信ピンをそれぞれ横に並べられるようにな
るはずである。したがって、リード長と容量負荷が最小
になり、あるチップから次のチップへの通信を可能な最
大の周波数で行えるようになる。信号は、実世界(すな
わちスピーカやビデオ・モニタ)の信号に戻す必要が生
じるまで、アナログに変換し直す必要がない。もちろ
ん、その情報がコンピュータに入力される場合、信号を
アナログに変換し直す必要は全くない。
一旦信号をディジタル化したならば、単にチップを追加
するだけでさらに複雑なシステムを作れることである。
この設計では、ある信号に関するディジタル出力のすべ
てが隣接し、別のチップの入力に一致して、チップから
チップへの通信ピンをそれぞれ横に並べられるようにな
るはずである。したがって、リード長と容量負荷が最小
になり、あるチップから次のチップへの通信を可能な最
大の周波数で行えるようになる。信号は、実世界(すな
わちスピーカやビデオ・モニタ)の信号に戻す必要が生
じるまで、アナログに変換し直す必要がない。もちろ
ん、その情報がコンピュータに入力される場合、信号を
アナログに変換し直す必要は全くない。
【0077】このモジュールは、信号を同期させる場合
にそうであるように信号がロードされる時刻を制御する
ため、またはマルチプレクサの場合にそうであるように
入力をステアするために、ゲート入力付きで設計するこ
とができる。
にそうであるように信号がロードされる時刻を制御する
ため、またはマルチプレクサの場合にそうであるように
入力をステアするために、ゲート入力付きで設計するこ
とができる。
【0078】望むならば、このアーキテクチャでは、モ
ジュール内に整数乗除算を集積して計算を実行し、これ
によって2のべき乗の値の構成要素を使用する必要をな
くすこともできる。したがって、複数のクロック周波数
が、わずかに異なっている必要はなくなるはずである。
もちろん、これによって、チップの速度と密度が低下す
るが、それでも、フォン・ノイマン・ボトルネックが存
在しないので、従来のDSPチップよりかなり高速にな
る。
ジュール内に整数乗除算を集積して計算を実行し、これ
によって2のべき乗の値の構成要素を使用する必要をな
くすこともできる。したがって、複数のクロック周波数
が、わずかに異なっている必要はなくなるはずである。
もちろん、これによって、チップの速度と密度が低下す
るが、それでも、フォン・ノイマン・ボトルネックが存
在しないので、従来のDSPチップよりかなり高速にな
る。
【0079】特殊な分野のために最適化された、より特
殊なモジュールを設計することによって、一部のチップ
を専門化することもできる。たとえば、このようなモジ
ュールを、本明細書に開示された直列RLC回路の例の
ために最適化でき、約2倍だけ最大チップ動作周波数を
高速化することができるはずである。
殊なモジュールを設計することによって、一部のチップ
を専門化することもできる。たとえば、このようなモジ
ュールを、本明細書に開示された直列RLC回路の例の
ために最適化でき、約2倍だけ最大チップ動作周波数を
高速化することができるはずである。
【0080】上の説明から、当業者であれば、本発明の
現場プログラム可能版を使用してプロトタイプ回路を制
作でき、本発明のマスク・プログラム可能版を製造環境
で使用できることを認めるであろう。このようなマスク
・プログラム可能版も、本発明の範囲に含まれる。
現場プログラム可能版を使用してプロトタイプ回路を制
作でき、本発明のマスク・プログラム可能版を製造環境
で使用できることを認めるであろう。このようなマスク
・プログラム可能版も、本発明の範囲に含まれる。
【0081】本発明の実施例と応用分野を図示し、説明
してきたが、本明細書に記載の発明の概念から逸脱せず
に、上記以外の多数の変更が可能であることは、当業者
に明白である。したがって、本発明は、請求項の趣旨に
おいてのみ制限されるものである。
してきたが、本明細書に記載の発明の概念から逸脱せず
に、上記以外の多数の変更が可能であることは、当業者
に明白である。したがって、本発明は、請求項の趣旨に
おいてのみ制限されるものである。
【図1】本発明の好ましい実施例による、現場プログラ
ム可能ディジタル信号処理集積回路の例のアーキテクチ
ャを示すブロック図である。
ム可能ディジタル信号処理集積回路の例のアーキテクチ
ャを示すブロック図である。
【図2A】本発明による現場プログラム可能ディジタル
信号処理集積回路に含めるのに適したALU回路の例を
示すブロック図である。
信号処理集積回路に含めるのに適したALU回路の例を
示すブロック図である。
【図2B】図2aのALU回路の制御回路部分の動作を
詳細に開示する状態図である。
詳細に開示する状態図である。
【図3】単一ビット・シフトまたは多重ビット・シフト
動作を実行できるバス交換のアーキテクチャを示す概略
図である。
動作を実行できるバス交換のアーキテクチャを示す概略
図である。
【図4A】単純な反転アナログ増幅器の概略図である。
【図4B】本発明に従って実施される図4Aの増幅器の
等価ブロック図である。
等価ブロック図である。
【図4C】本発明に従って実施された、対数フィードバ
ック要素を含む図5の増幅器の等価ブロック図である。
ック要素を含む図5の増幅器の等価ブロック図である。
【図5】正弦入力波形に関する図4Bの回路の信号入力
の波形と信号出力波形を示すグラフである。
の波形と信号出力波形を示すグラフである。
【図6】方形入力波形に関する図4Bの回路の信号入力
の波形と信号出力波形を示すグラフである。
の波形と信号出力波形を示すグラフである。
【図7A】図4Aの増幅器回路の変形の概略図である。
【図7B】出力のパイプライン化ひずみを回避する形で
本発明に従って実施された図7Aの増幅器の等価ブロッ
ク図である。
本発明に従って実施された図7Aの増幅器の等価ブロッ
ク図である。
【図8】1MHz正弦波入力に関する図7Bの回路の入
力電圧と出力電圧を示すグラフである。
力電圧と出力電圧を示すグラフである。
【図9】1MHz方形波入力に関する図7Bの回路の入
力電圧と出力電圧を示すグラフである。
力電圧と出力電圧を示すグラフである。
【図10】本発明のアーキテクチャを使用して構成され
たアナログ・シフト・レジスタの例のブロック図であ
る。
たアナログ・シフト・レジスタの例のブロック図であ
る。
【図11A】本発明に従って実施された直列RLC同調
回路の例を示す図である。
回路の例を示す図である。
【図11B】本発明に従って実施された直列RLC同調
回路の例を示す図である。
回路の例を示す図である。
10 現場プログラム可能ディジタル信号処理集積回路 12 ALU回路 14−1、14−2 A/D変換器 16−1、16−2 D/A変換器 18 I/Oブロック 20−1、20−2 PROMデバイス 22−1、…、22−6 水平相互接続導体 24−1、…、24−6 垂直相互接続導体 26、28 2:1マルチプレクサ 30、32、34、36 入力バス
Claims (2)
- 【請求項1】 複数の入出力パッドと、 集積回路内に配置され、アナログ入力と複数のディジタ
ル出力とを有する、少なくとも1つのアナログ・ディジ
タル変換器と、 前記集積回路内に配置され、複数のディジタル入力とア
ナログ出力とを有する、少なくとも1つのディジタル・
アナログ変換器と、 集積回路内に配置され、それぞれが入力と出力とを有す
る、複数のALU回路と、 前記ALU回路のそれぞれによって実行される動作を個
別に定義するための手段と、 集積回路内の複数の相互接続導体と、 前記相互接続導体のうちの選択された相互接続導体を少
なくとも1つの他の相互接続導体に接続するための、前
記相互接続導体のうちの選択された相互接続導体を前記
ALU回路の前記入力に接続するための、前記相互接続
導体のうちの選択された相互接続誘導を前記ALU回路
の前記出力に接続するための、前記相互接続導体のうち
の選択された相互接続導体を前記少なくとも1つのアナ
ログ・ディジタル変換器の前記ディジタル出力に接続す
るための、前記相互接続導体のうちの選択された相互接
続導体を前記少なくとも1つのディジタル・アナログ変
換器の前記ディジタル入力に接続するための、前記AL
U回路の前記入力および出力のうちの選択された入力お
よび出力を互いに接続するための、前記入出力パッドを
前記少なくとも1つのアナログ・ディジタル変換器の前
記アナログ入力に接続するための、および、前記入出力
パッドを前記少なくとも1つのディジタル・アナログ変
換器の前記アナログ出力に接続するための、そのうちの
少なくともいくつかがユーザ・プログラム可能である、
相互接続手段とを具備する、現場プログラム可能なディ
ジタル信号処理集積回路。 - 【請求項2】 前記集積回路内に配置され、複数のアド
レス入力線と複数のデータ出力線とを有する、少なくと
も1つのPROM回路と、 前記相互接続導体のうちの選択された相互接続を前記少
なくとも1つのPROM回路の前記複数のアドレス入力
線および前記複数のデータ出力線に接続するための相互
接続手段とをさらに含む、請求項1の現場プログラム可
能なディジタル信号処理集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US109727 | 1993-08-20 | ||
US08/109,727 US5457644A (en) | 1993-08-20 | 1993-08-20 | Field programmable digital signal processing array integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0786921A true JPH0786921A (ja) | 1995-03-31 |
Family
ID=22329232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6129711A Pending JPH0786921A (ja) | 1993-08-20 | 1994-05-19 | 現場プログラム可能なディジタル信号処理アレイ集積回路 |
Country Status (3)
Country | Link |
---|---|
US (2) | US5457644A (ja) |
EP (1) | EP0639816A3 (ja) |
JP (1) | JPH0786921A (ja) |
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