KR20050091715A - 프로세서, 수신기 및 그 방법 - Google Patents

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KR20050091715A
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지오프리 에프 번즈
크리쉬나머시 바이디아나단
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

내장형 필드 프로그램가능 프로세서는 타이밍이 피연산자의 유입에 의존하는 수학적 연산을 수행하는 프로세싱 셀의 2차원 어레이를 포함한다. 어레이 인터페이스는 유입을 위한 경로를 어레이 주변 상의 각각의 셀에 재구성가능하게 접속한다. 어레이는 바람직하게 박동형이며, 최근접 이웃 셀 간 접속으로 바람직하게 구현된다.

Description

프로세서, 수신기 및 그 방법{DATAFLOW-SYNCHRONIZED EMBEDDED FIELD PROGRAMMABLE PROCESSOR ARRAY}
본 발명은 실리콘과 같은 반도체 물질로 구현되는 회로와 같은 집적 회로에 내장된 어레이 프로세서에 관한 것이며, 보다 상세하게는 재구성가능 내장형 어레이 프로세서에 관한 것이다.
내장형 시스템은 전체 시스템 내에서 특정 용도 또는 응용을 위해서 특별히 설계된 하드웨어 또는 소프트웨어의 몇몇 조합이며, 특성이 고정되거나 프로그램가능하다. 예를 들어, 이동 전화는 각각의 유형의 전화와 일치할 때만 동작가능하며 디스플레이 및 다른 구성 요소를 제어하여 전력을 보존하는데에 절대적으로 전념한 전력 절약형 집적 회로(IC) 즉 "칩"을 구비할 수 있다.
전형적으로, 동일 이동 전화는 라디오의 디지털부의 기능을 실행하는 디지털 신호 처리 집적 회로를 포함한다. 입력 신호의 상이 및/또는 변하는 라디오 방송 포맷에 적응하기 위해서, 프로그램가능 라디오가 바람직할 수 있다. 그러나, 디지털 라디오 처리 기능은 높은 연산 부하와 함께 높은 데이터 샘플 속도를 수반하며, 이는 프로그램가능 하드웨어 상에서 구현하기에는 불가능하다.
내장형 필드 프로그램가능 게이트 어레이(EFPGA)는 실리콘 칩에 집적되고 또한 필드에서 프로그램가능한 "칩 매크로(chip macros)"이며, 제한된 수의 벤더(vendor)에서 입수가능하다. 이들 특수 용도의 프로세서는 고속으로 동작하고, 필요한 하드웨어의 양을 최소화하고, 소프트웨어 개발 프로그래밍 시간을 최소화한다. EFPGA가 "포스트 실리콘" 재구성가능성을 제공하지만, 그들의 설계 밀도는 빈약하고, 그들의 클록 속도는 특히 디지털 라디오의 고속 변조 기능에 있어서 예측 불가능하다.
본 발명은 신호 프로세싱 회로와 어레이 주변의 각각의 셀 사이의 경로를 재구성가능하게 접속하는 메카니즘과, 프로세싱 셀의 2차원 어레이로 구성된 내장형 프로세서에 관한 것이다. 프로세서는 데이터흐름 제어 하에서 수학적 연산을 수행하고, 이로써, 동일한 제어 모드 하에서 동작하는 신호 프로세싱 회로 내에 용이하게 집적된다. 본 발명에 따르면, 집적 회로의 신호 프로세싱 동작은 필드에서 재구성될 수 있다.
본 발명의 상세한 설명은 이하의 도면을 참조하여 이하에 설명되며, 동일 또는 유사한 구성 요소는 동일 참조 부호로서 표현된다.
도 1은 본 발명에 따른 내장형 어레이 프로세서를 구비한 디바이스의 예를 도시하는 도면,
도 2는 도 1의 어레이 프로세서를 제어할 때의 프로세싱의 예시적인 흐름을 도시하는 도면,
도 3은 본 발명에 따른 내장형 어레이 프로세서를 이용하는 칩 상의 혼합형 신호 시스템의 예를 도시하는 도면.
도 1은 본 발명에 따른 장치의 실시예를 도시한다. 방송 또는 케이블 텔레비전 수신기, LAN 무선 수신기 또는 이동 전화 수신기 중 하나와 같은 수신기(100)는 IC(102)를 포함한다. IC(102)는 시스템 제어기(104)와 내장형 어레이 프로세서(106)를 포함한다. 어레이 프로세서는 어레이로 구성될 수 있는 입력 상에서 동작하는 명령어를 실행할 수 있는 프로세서이다. 내장형 어레이 프로세서(106)는 2차원의 직사각형 어레이(108)와 모두 4개의 에지 상에서 어레이(108)를 둘러싸고 있는 도 1에 도시된 메카니즘 또는 인터페이스(110)를 구비하고 있다. 2차원 어레이(108)는 프로세싱 셀(112)로 구성되어 있다.
바람직하게, 어레이(108) 내에서의 셀 간 접속(inter-cell connection)은, 열이 동일하고 행이 바로 인접한 셀(112)에만 그리고, 행이 동일하고 열이 바로 인접한 셀(112)에만 각각의 셀(112)이 접속되는 방식으로 이루어져 있으며, 본 명세서에서 참조로서 포함되는 2001년 10월 1일 출원의 공동 소유의 미국 특허 공보 제 2003/0065904(이하, '904 출원이라 함)의 도 2에 도시된 "최근접 이웃" 접속 구조를 실현하는 것이다. 셀 간 접속이 순수하게 최근접 이웃이기 때문에, 어레이는 크기 조정할 수 있는 융통성을 가지고 있다.
인터페이스(110)는 어레이(108)의 주변 상의 각각의 프로세싱 셀(112)에 접속된 경계 셀(114)을 구비하며, 각각의 경계 셀(114)은 버퍼(116)를 구비하고 있다. 주변은 바람직하게 어레이 에지 상에, 즉 첫 행, 최종 행, 첫 열 및 최종 열 중 적어도 하나 내에 위치한 프로세싱 셀(112)로 구성되어 있다. 최근접 이웃 방식 하에서 내부 어레이 셀 간 접속은 어레이 에지 상에서 각각의 코너 셀(112)에 대해서 2개의 이웃이 누락되고 어레이 에지 상의 각각의 다른 셀(112)에 대해서 하나의 이웃이 누락되기 때문에, 누락된 접속은 대응 경계 셀(114)에서 각각 이루어진다.
입력/출력(I/O) 패드(118)와, 각각의 경계 셀(114)에 대해 하나와, 각각의 I/O 패드(118)를 대응 경계 셀(114)에 1 대 1로 재구성가능하게 접속하는 크로스바 네트워크(120)를 인터페이스(110) 내에 추가로 포함하고 있다. 이러한 각각의 접속에서, 정보 경로가 형성된다. 도 1은, I/O 패드(118)와, 크로스바 네트워크(120)와, 경계 셀(114)을 포함하는 정보 경로(122)를 도시한다. 경로를 재구성함으로써, 경로는 상이한 경계 셀(114) 및 상이한 I/O 패드(118) 중 하나 또는 둘 다를 횡단할 수 있다. 경로(124)는 상이한 경계 셀(114)을 횡단하는 경로(112)의 재구성예이다.
바람직한 실시예에서, 어레이 프로세서(106)는 박동형(systolic) 처리 어레이, 즉, 연산이 엄격히 선형인 방향으로 진행하는 것이 아니라 변하는 방향으로 진행하고 있을지라도, 입력 피연산자에 대한 어셈블리 라인에 견주될 수 있는 특수 목적의 시스템이다. 2차원 프로세싱 셀 어레이에서, 상이한 수학적 연산은 상이한 셀 별로 데이터에 대해 수행되며, 데이터는 하나의 셀에서 다른 셀로 순서적인 일열 진행으로 진행한다. 박동형 어레이의 예는, 행렬을 승산하는 어레이일 수 있다. 행의 엔트리는 열의 대응 엔트리에 의해 승산되고, 그 곱은 합산되어 열 순서의 합을 생성한다. 효율성은 병렬로 수행되는 연산을 배열함으로써 달성되며, 그 결과는 최소 클록 사이클로 생성된다. '904 출원은 32 탭 실제 유한 임펄스 응답(finite impulse response)(FIR) 필터를 구현하는 박동형 프로세싱 어레이의 다른 예를 제시하고 있다. 필터는 다른 레벨, 즉 2차원 및 그 외의 레벨을 원래의 2차원 어레이에 연결함으로써 개선되며, 경계 셀은 각각의 레벨의 주변 상의 프로세싱 셀에 접속되어 있다. 경계 셀(114)에 의해 접속된 이러한 개선된 어레이는 본 발명의 범위 내에 또한 있다.
일실시예에서, 경계 셀(114)은 어레이(108)에 입력만을 제공하는 것이 아니다. 경계 셀은 I/O 패드(118)에 어레이 처리 결과를 또한 제공한다. 경계 셀(114)은 결과를 생성하는 프로세싱 셀(112)로부터 이웃간 전달(neighbor to neighbor conveyance)에 의해 이들 결과를 수신한다. 옵션으로, 경계 셀(114)은 결과를 유효화하여, 그 데이터 유효 신호를 외부 프로세스로 출력한다.
바람직한 실시예에서, IC(102)는 어레이 프로그램이 버스(113)에 의해 대응 프로세싱 셀(112)에 다운로딩되는 메모리를 포함한다. 메모리는 바람직하게, 갱신 어레이 프로그램이 수신기(100) 외부의 어레이 생성기에 의해 제공될 수 있도록, 랜덤 액세스 메모리(RAM) 또는 다른 기록가능 저장 장치이다.
시스템 제어기(104)는 어레이 프로그램을 '904 출원의 도 16에 도시된 랜덤 액세스 구성 버스와 같은 구성 버스를 통해 내장형 어레이 프로세서(106)의 마스터 셀(126)에 전달한다. 도 2를 참조하면, 마스터 셀(126)은 시스템 초기화에 또는 재구성 즉시, 예를 들어, 프로세싱 어레이(106)의 새로운 알고리즘의 구현시에, 적절한 프로세싱 셀(112)(단계 202)에 어레이 프로그램을 전송한다(단계 204). 박동형 프로세싱에서는 고유한 평행 현상(parallelism)으로 인해, 프로세싱 셀(112)의 일부는 동일한 프로그램을 수신할 수 있다. 대안으로 구현하면, 시스템 제어기(104) 및 RAM이 내장형 어레이 프로세서(106) 내에 대신에 상주할 수 있다.
어레이(108)로의 예시적인 데이터흐름이 도 2에 또한 도시되어 있다. 새로운 피연산자가 I/O 패드(118) 상에 수신될 때, 유효성을 위해 피연산자를 체크(단계 208)하는 크로스바 네트워크(120)가 대응 경계 셀(114)로 향하는(단계 206) 경로를 통해 계속해서 진행한다. 유효하지 않으면, 수신기(100)의 사용자에게 통지하는 것을 포함할 수 있는 오류 프로세싱이 계속해서 일어날 수 있으며(단계 212), 새로운 피연산자가 내장형 어레이 프로세서(106)를 이용하는 IC 애플리케이션으로부터 요청된다(단계 216). 대안으로, 순방향 오류 정정(FEC) 기술이 적용되어 결함 피연산자를 교정할 수 있다. 다른 대안으로, 유효성은 경계 셀(114)에 의한 버퍼링 이전에, 추가적인 상향 흐름으로 수행될 수 있다. 도 2에 도시된 실시예에서, 유효 피연산자가 버퍼(116)에 부가되며(단계 214), 카운터(도시 생략)가 증분된다(단계 216). 바람직하게, 버퍼 셀(116)은, 대응 I/O 패드(128)를 통해 그 프로세서에 라우팅되는 지연(stall) 명령어를 출력함으로써, 버퍼(116)가 채워질 때 새로운 피연산자를 제공하는 프로세서를 지연시키도록 실행된다. 피연산자가 디버퍼링될 때, 재개 명령어가 후속해서 프로세서에 출력된다. 대안으로, 새로운 피연산자의 유입이 수용되도록, 충분한 버퍼 공간이 초기에 제공될 수 있다. 단계 218에서, 소정수의 입력 피연산자에 대응하는 파라미터가 버퍼 카운트와 비교된다. 파라미터는 경계 셀(114) 간에 다르며, 바람직하게 프로그램가능하다. 버퍼, 예를 들어, 링 형상 또는 원형의 버퍼가 바람직하게 소프트웨어로 구현된다. 대안으로, 단순한 선입 선출(FIFO) 버퍼가 사용될 수 있다.
버퍼 카운트가 파라미터보다 크거나 같으면, 트리거가 동작, 예를 들어, 경계 셀(114)은 마스터 셀(126)에 신호를 보낸다(단계 220). 대신에, 버퍼 카운트가 파라미터보다 적으면, 제어는 루프의 상부로 복귀하고(단계 206), 새로운 피연산자가 대기한다.
어레이(108)에서 사용하기 위해 버퍼로부터 피연산자가 판독될 때(단계 222), 카운터는 감분된다(단계 224).
다운로드된 어레이 프로그램을 분배하는 역할에 관해 상술한 마스터 셀(126)은 피연산자의 유입에 기초하여 어레이 연산을 지시하는 추가적인 역할을 가지고 있다. 어레이(108) 상에서 수행되는 새로운 연산 또는 현재 연산의 새로운 단계는 버퍼링된 입력 피연산자를 필요로 할 수 있다. 필요한 프로세싱 셀(112)이 휴지 상태일 때(단계 226), 마스터 셀(126)은, 모든 액티브 경계 셀(114)로부터, 즉, 어레이 주변 상의 필요한 프로세싱 셀에 바로 인접한 경계 셀로부터 트리거를 수신하였는지를 체크한다(단계 228). 모든 트리거가 수신되었거나, 이러한 일이 발생하였을 때, 버퍼로부터 피연산자가 판독되고, 새로운 연산 또는 단계가 개시되고 트리거는 재설정된다(단계 230).
상술한 경계 및 마스터 셀 프로토콜에 따르면, 어레이 프로세서(106)는, 타이밍이 어레이(108)에 피연산자를 제공하는 경로를 따르는 입력 피연산자의 흐름을 기초로 하는 수학적 연산을 수행한다.
바람직한 실시예에서, 단계(218)의 파라미터는 0으로 설정된다. 실제로, 칸 프로세스 네트워크가 실행된다. 이러한 네트워크에서, 프로세서는 선입선출(FIFO) 버퍼를 구비한 채널에 의해 상호 접속된다. 프로세서는 데이터를 FIFO 채널에 전송하거나 FIFO 채널로부터 데이터를 수신할 수 있다. 프로세서가 판독값을 요구하거나 입수가능한 데이터가 없는 경우에, 프로세서는 데이터가 입수가능할 때까지 지연된다. 순수 칸 프로세스 네트워크에서, 무제한 수의 기록 연산을 수용하기 위해 충분한 버퍼 공간이 제공된다. 현재의 구현예에서, 프로세서가 FIFO 채널에 기록하고 완전히 기록되면, 프로세서가 기록될 여지가 있을 때까지 지연하도록 기록은 바람직하게 제한된다.
본 발명의 일예로서, 내장형 어레이 프로세서(106)와 함께, IC(102) 상의 다른 프로세서는 제한된 기록, 즉, 버퍼가 채워질 때 지연되는 기록으로 칸 프로세스 네트워크를 형성한다. 버퍼(114)는 한 쌍의 FIFO로서 각각 구현된다.
이러한 바람직한 실시예에서, 단계(216)는 상술한 지연 명령어가 입력 피연산자를 생성하는 프로세서로 바람직하게 출력되는 시점에, 버퍼(114)가 채워지는 시기를 검출하는 것이 보류될 수 있다. 단계 216가 보류되면, 경계 셀의 카운터 감분 프로세스(단계 222, 224)가 또한 보류될 수 있으며, 피연산자가 디버퍼링될 때, 재개 명령어가 출력된다.
어레이 프로그램은 IC(102) 상의 RAM에, 그 다음 각각의 프로그래밍 셀(112)에 다운로드되는 코드를 편집하여 보여주는 그래픽 유저 인터페이스(GUI)를 이용하여 마련될 수 있다.
내장형 어레이 프로세서(106)는 FPGA를 시스템 온 칩(SoC) 내에 내장하는 방식과 유사한 방식의 집적화에 특히 유용하다. 경계 셀 기반의 인터페이스(110)는 EFPGA의 독점의 하드웨어 설계 흐름 특성 대신에 단순한 집적화 및 단순한 소프트웨어 프로그래밍 흐름을 제공한다.
도 3에 예시된 바와 같이, 내장형 어레이 프로세서(106)는, 시스템 내의 재구성 가능성을 채용하기 위해서, 디지털 회로(302)와 혹은 아날로그 회로(304)를 포함하는 칩(102) 상의 일반적인 시스템과 함께 집적될 수 있다. 디지털 회로는 고정된 설계의 디지털 회로 모듈(306)로 구성될 수 있다. 하나의 모듈(306)은 시스템 제어기(104)로서 동작할 수 있다. 모듈(306)은 하나의 디지털 회로 모듈(306)의 출력을 다른 디지털 회로 모듈의 입력에 정상적으로 접속하는 라우팅 스위치(308)에 의해 상호 접속된 핀을 구비하고 있다. 또한, 라우팅 스위치(308)는 2개의 모듈(306) 간의 접속을 다른 입력 및 출력 커넥터 쌍(310)으로 대체하여, 2개의 모듈(306) 중 하나 또는 둘 다에서 내장형 어레이 프로세서(106)의 각각의 핀(128)까지의 접속을 스위칭할 수 있다. 또한, 디지털 회로는, 아날로그 회로 출력(304)으로부터의 아날로그 신호를 디지털 신호로 변환하여 디지털 회로 모듈(306)로 라우팅하도록 접속된 하나 이상의 아날로그-디지털 변환기(314)를 이용하여 아날로그 회로(304)와 함께 집적될 수 있다. 유사한 방식으로, 아날로그 회로(304)로의 디지털 회로 출력은 디지털-아날로그 변환기(316)에 의해 디지털 샘플에서 아날로그 신호로 변환될 수 있다. 또한, 프로세서(106)와의 스위칭가능 접속을 제공하기 위해서, 라우팅 스위치(318)는 변환기(314)와 디지털 회로(302) 사이에 배치될 수 있다. 특히, 입력/출력 커넥터 쌍(320)은 아날로그 회로에서 디지털 회로까지의 신호 경로와, 상술한 하나 이상의 입력/출력 패드까지의 신호 경로 간의 스위칭을 제공한다. 유사하게, 라우팅 스위치(322)는 디지털-아날로그 변환기(316)와 디지털 회로(302) 사이에 배치될 수 있다. 프로세서(106)의 재구성가능 인터페이스(110)와 결합된 라우팅 스위치(308, 318, 322)는 하나 이상의 데이터흐름 구동의 신호 프로세싱 기능을 가진 아날로그 및 디지털 회로를 어레이 프로세서(307)에 제공하고, 이러한 기능을 디지털 회로의 체인에 삽입한다. 유사한 방식으로, 데이터흐름 구동의 신호 프로세싱 기능을 어레이 프로세서(307)에 프로그래밍하고, 이러한 기능을 아날로그 회로(301)에 삽입하는 것이 가능하다. 도 3에서 알 수 있는 바와 같이, 프로세서 어레이(106)는 칩 상의 복수의 이질의 평행 처리 구성 요소와 인터페이싱할 수 있다. 본 발명의 범위는 도시된 구성으로 제한되지 않으며, 예를 들어, 집적 회로 구성 요소 간의 다른 및/또는 추가적인 접속을 포함할 수 있다.
무엇이 본 발명의 바람직한 실시예인지를 나타내고 설명하였지만, 본 발명의 사상에서 벗어나지 않는 범위에서 형태 또는 상세한 설명에 대한 여러 수정 및 변경이 용이하게 이루어질 수 있음을 물론 알아야 한다. 예를 들어, 재구성가능 라우팅은 크로스바 네트워크에 의해서보다는, 각각의 경계 셀의 로컬 선택 메카니즘을 통해 달성될 수 있다. 따라서, 본 발명은 상술한 예시적인 정확한 형태로 한정되지 않지만, 첨부한 청구 범위내에 포함되는 모든 변경예를 커버하는 것으로 간주되어야 한다.

Claims (20)

  1. 집적 회로(102) 상의 프로세서(106)에 있어서,
    상기 프로세서는 프로세싱 셀(108)의 2차원 어레이와, 상기 어레이로의 복수의 경로를 상기 어레이의 주변 상의 각각의 셀(112)에 재구성가능하게 접속하는 메카니즘(110)을 구비하며, 상기 프로세서는 타이밍이 상기 경로(218, 220)를 따르는 입력 피연산자 흐름을 기초로 하는 수학적 연산을 수행하는 프로세서.
  2. 제 1 항에 있어서,
    상기 어레이는 박동형 프로세싱 어레이(108)를 포함하는 프로세서.
  3. 제 1 항에 있어서,
    상기 집적 회로는 상기 프로세서와의 통신 접속시에 아날로그 회로(304)를 더 포함하는 프로세서.
  4. 청구항 3의 집적 회로를 포함하는 수신기(100).
  5. 제 1 항에 있어서,
    상기 어레이 내의 셀 간 접속은, 열은 동일하고 행은 바로 인접한 셀에만, 또한, 행은 동일하고 열은 바로 인접한 셀(112)에만 상기 어레이의 각각의 셀이 접속되는 방식으로, 이루어지는 프로세서.
  6. 제 1 항에 있어서,
    상기 복수의 경로 각각을 따르는 상기 프로세서의 입력/출력 패드(118)를 더 포함하는 프로세서.
  7. 제 1 항에 있어서,
    상기 경로 중 각각을 따르는 상기 프로세서의 하나 이상의 입력/출력 패드(118)를 더 포함하며, 상기 집적 회로는 상기 프로세서와의 통신 접속시에, 아날로그 회로(304)와, 디지털 회로(302)와, 상기 아날로그 회로에서 상기 디지털 회로까지의 신호 경로와 상기 하나 이상의 입력/출력 패드(118)와의 신호 경로 간에 스위칭하도록 구성된 재구성가능 스위치(110)에 의해 상기 디지털 회로에 접속된 아날로그-디지털 변환기(314)를 포함하는 프로세서.
  8. 제 1 항에 있어서,
    경로의 재구성에 의해 상기 경로가 상이한 경계 셀과 상이한 I/O 패드(118, 122, 124) 중 적어도 하나를 횡단하도록, 각각의 경로는 상기 각각의 셀(112) 중 대응하는 셀에 접속된 경계 셀(114)을 횡단하는 프로세서.
  9. 제 1 항에 있어서,
    상기 메카니즘은 크로스바 네트워크(120)를 포함하는 프로세서.
  10. 제 1 항에 있어서,
    상기 경로는 상기 각각의 셀(122, 124)과 1 대 1로 접속되는 프로세서.
  11. 제 10 항에 있어서,
    상기 입력 피연산자는 상기 어레이에 도달하기 전에 그들의 각각의 경로 상에 버퍼링되며(214), 상기 수행은, 대응하는 소정 개수의 피연산자가 상기 경로의 소정 서브세트 중 각각의 경로에 대해 버퍼링되기 전에는, 개시하지 않으며(230), 상기 개수는 1 이상인 프로세서.
  12. 제 10 항에 있어서,
    상기 입력 피연산자는 상기 어레이에 도달하기 전에 그들의 각각의 경로 상에 버퍼링되며(214), 상기 수행은, 상기 경로의 소정 서브세트 중 각각의 경로에 대해 버퍼링된 대응하는 소정 개수의 피연산자가 유효한 것으로 알기 전에는, 개시하지 않으며(230), 상기 개수는 1 이상인 프로세서.
  13. 제 12 항에 있어서,
    상기 어레이 셀(112)이 접속되며 상기 어레이 셀이 프로그램가능한(202) 버스를 더 포함하는 프로세서.
  14. 제 13 항에 있어서,
    상기 어레이 셀(202)을 재프로그래밍하는 마스터 셀(126)을 상기 버스 상에 더 포함하는 프로세서.
  15. 제 14 항에 있어서,
    상기 마스터 셀(126)은 상기 수행(230)을 개시하는 프로세서.
  16. 제 1 항에 있어서,
    상기 어레이 셀(112)이 접속되며 상기 어레이 셀이 프로그램가능한(202) 버스를 더 포함하는 프로세서.
  17. 제 1 항에 있어서,
    상기 2차원 어레이(108)를 포함하는 어레이 프로세서를 포함하는 프로세서.
  18. 제 1 항에 있어서,
    상기 어레이는 직사각형이며, 상기 주변 장치는 상기 어레이의 첫 행, 최종 행, 첫 열 및 최종 열 중 적어도 하나에 위치한 상기 프로세싱 셀(112)로 구성되는 프로세서.
  19. 제 1 항에 있어서,
    상기 경로는 버퍼가 채워진 경우(228)에 상기 버퍼 중 하나의 버퍼에 기록하는 프로세스를 지연시키도록 구현된 칸 프로세스 네트워크에 구성되어 있는 선입 선출(FIFO) 버퍼를 포함하는 프로세서.
  20. 프로세싱 셀(108)의 2차원 어레이를 구비한 프로세서(106)와, 상기 어레이의 주변 상의 각각의 셀(112)에 상기 어레이로의 복수의 경로를 재구성가능하게 접속하는 메카니즘(110)을 집적 회로(102) 상에 제공하는 단계와,
    상기 프로세서를 이용하여, 타이밍이 상기 경로(218, 220)를 따르는 입력 피연산자 흐름을 기초로 하는 수학적 연산을 수행하는 단계
    를 포함하는 방법.
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