JPH0779196B2 - 配線変更方法 - Google Patents
配線変更方法Info
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- JPH0779196B2 JPH0779196B2 JP4238995A JP23899592A JPH0779196B2 JP H0779196 B2 JPH0779196 B2 JP H0779196B2 JP 4238995 A JP4238995 A JP 4238995A JP 23899592 A JP23899592 A JP 23899592A JP H0779196 B2 JPH0779196 B2 JP H0779196B2
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- conductive
- dielectric layer
- polymer dielectric
- wiring
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/485—Adaptation of interconnections, e.g. engineering charges, repair techniques
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
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- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
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- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Description
【０００１】
【産業上の利用分野】本発明は配線変更方法に関し、特
に出荷前の回路変更、回路修繕及び配線の変更を低コス
トでする方法に適応して好適なものである。この方法
は、当該パネル上の１つ又は２つ以上の順応性ポリマ誘
電体被膜を堆積（例えばスクリーニングにより）して硬
化させ、当該パネルの表面上の硬化された順応性ポリマ
誘電体被膜上に層としての導電性回路構造を堆積し、か
つ当該導電性回路構造上に順応性ポリマ誘電体被膜を堆
積する。
に出荷前の回路変更、回路修繕及び配線の変更を低コス
トでする方法に適応して好適なものである。この方法
は、当該パネル上の１つ又は２つ以上の順応性ポリマ誘
電体被膜を堆積（例えばスクリーニングにより）して硬
化させ、当該パネルの表面上の硬化された順応性ポリマ
誘電体被膜上に層としての導電性回路構造を堆積し、か
つ当該導電性回路構造上に順応性ポリマ誘電体被膜を堆
積する。
【０００２】
【従来の技術】例えば電子パツケージの製造においてポ
ジ型フオトレジストを使用する電子パツケージの一般的
な構造及び製造プロセスについては、マグロウヒル社の
「マイクロ電子パツケージングの原理」（１９８８年）
及びヴアン・ノストランド・レイノルド社の「マイクロ
電子パツケージングハンドブツク」に記述されている。
ジ型フオトレジストを使用する電子パツケージの一般的
な構造及び製造プロセスについては、マグロウヒル社の
「マイクロ電子パツケージングの原理」（１９８８年）
及びヴアン・ノストランド・レイノルド社の「マイクロ
電子パツケージングハンドブツク」に記述されている。
【０００３】上述の２つの文献に記述されているように
電子回路は数千又は実に数百万もの個々の抵抗、コンデ
ンサ、インダクタ、ダイオード及びトランジスタのよう
な多数の個別の電子回路構成要素を含んでいる。これら
の個々の回路構成要素が相互に接続されて回路を形成
し、さらにこの個々の回路が相互に接続されて機能ユニ
ツトを形成する。電力及び信号の分配はこれらの相互接
続を介してなされる。個々の機能ユニツトは機械的な支
持体及び構造上の保護体を必要とする。電気回路は、機
能するために電気エネルギーを必要とするが、機能的状
態を保持するには熱エネルギーを除去する必要がある。
チツプ、モジュール、回路カード、回路ボード及びこれ
らの組合わせのようなマイクロ電子パツケージを用いて
回路構成要素及び回路を保護し、ハウスジングし、冷却
し、相互接続する。
電子回路は数千又は実に数百万もの個々の抵抗、コンデ
ンサ、インダクタ、ダイオード及びトランジスタのよう
な多数の個別の電子回路構成要素を含んでいる。これら
の個々の回路構成要素が相互に接続されて回路を形成
し、さらにこの個々の回路が相互に接続されて機能ユニ
ツトを形成する。電力及び信号の分配はこれらの相互接
続を介してなされる。個々の機能ユニツトは機械的な支
持体及び構造上の保護体を必要とする。電気回路は、機
能するために電気エネルギーを必要とするが、機能的状
態を保持するには熱エネルギーを除去する必要がある。
チツプ、モジュール、回路カード、回路ボード及びこれ
らの組合わせのようなマイクロ電子パツケージを用いて
回路構成要素及び回路を保護し、ハウスジングし、冷却
し、相互接続する。
【０００４】単一の集積回路内においては、回路構成要
素対回路構成要素及び回路対回路の相互接続、放熱並び
に機械的保護は集積回路チツプによつて与えられる。こ
のチツプは「第ゼロ」のレベルのパツケージングと言わ
れており、モジユール内に閉じ込められたチツプは第１
のレベルのパツケージングと呼ばれている。
素対回路構成要素及び回路対回路の相互接続、放熱並び
に機械的保護は集積回路チツプによつて与えられる。こ
のチツプは「第ゼロ」のレベルのパツケージングと言わ
れており、モジユール内に閉じ込められたチツプは第１
のレベルのパツケージングと呼ばれている。
【０００５】少なくとも１つのそれ以上のレベルのパツ
ケージング方法がある。第２のレベルのパツケージング
は回路カードである。回路カードは少なくとも４つの機
能を遂行する。第１の機能は、回路カードは所望の機能
を実行するのに必要な回路又はビツトの総合計が第ゼロ
のレベルのパツケージ及び第１のレベルのパツケージ、
すなわちチツプ及びチツプモジユールのビツト数を越え
てしまうために用いられるということである。第２の機
能は、回路カードは信号を与えて他の回路素子と相互接
続することである。第３の機能は、第２のレベルのパツ
ケージすなわち回路カードは第１のレベルのパツケー
ジ、すなわちチツプ又はモジユール内に容易に集積され
ない構成要素のためのサイト（領域）を与えることであ
る。これらの構成要素は例えばコンデンサ、精密抵抗、
インダクタ、電気機械スイツチ、光学カプラ等を含む。
第４の機能は、第２のレベルのパツケージを取り付けに
より、チツプ及びモジユールの熱管理、すなわち放熱を
することである。このパツケージの第１の目的は電気的
相互接続である。
ケージング方法がある。第２のレベルのパツケージング
は回路カードである。回路カードは少なくとも４つの機
能を遂行する。第１の機能は、回路カードは所望の機能
を実行するのに必要な回路又はビツトの総合計が第ゼロ
のレベルのパツケージ及び第１のレベルのパツケージ、
すなわちチツプ及びチツプモジユールのビツト数を越え
てしまうために用いられるということである。第２の機
能は、回路カードは信号を与えて他の回路素子と相互接
続することである。第３の機能は、第２のレベルのパツ
ケージすなわち回路カードは第１のレベルのパツケー
ジ、すなわちチツプ又はモジユール内に容易に集積され
ない構成要素のためのサイト（領域）を与えることであ
る。これらの構成要素は例えばコンデンサ、精密抵抗、
インダクタ、電気機械スイツチ、光学カプラ等を含む。
第４の機能は、第２のレベルのパツケージを取り付けに
より、チツプ及びモジユールの熱管理、すなわち放熱を
することである。このパツケージの第１の目的は電気的
相互接続である。
【０００６】マイクロ電子パツケージのライフサイクル
における様々な時機にパツケージの電気的相互接続を配
線変更する、すなわち配線リードを配線変更する必要が
ある。これは例えば新しいチツプ群を収容するために構
成の変更が必要であるということである。また配線変更
は製造欠陥を補正するために必要であり、例えば設計外
の断線の周囲に迂回信号通路を用意するか又は回路ネツ
トワークに生じた設計外の短絡を排除するために必要で
ある。
における様々な時機にパツケージの電気的相互接続を配
線変更する、すなわち配線リードを配線変更する必要が
ある。これは例えば新しいチツプ群を収容するために構
成の変更が必要であるということである。また配線変更
は製造欠陥を補正するために必要であり、例えば設計外
の断線の周囲に迂回信号通路を用意するか又は回路ネツ
トワークに生じた設計外の短絡を排除するために必要で
ある。
【０００７】一般的に回路の配線変更はパネルの片側に
おける表面の導電性回路部分を切除すなわち「切削」
し、この切除すなわち「切削された」配線によつて、以
前に接続されたバイア及びスルーホール間にあるパツケ
ージの表面上にジヤンパを走らせることによつてなされ
る。配線変更の他の方法は絶縁されたジヤンパ線をパツ
ケージすなわちパネル上の適正な表面実装部材に結合す
る。
おける表面の導電性回路部分を切除すなわち「切削」
し、この切除すなわち「切削された」配線によつて、以
前に接続されたバイア及びスルーホール間にあるパツケ
ージの表面上にジヤンパを走らせることによつてなされ
る。配線変更の他の方法は絶縁されたジヤンパ線をパツ
ケージすなわちパネル上の適正な表面実装部材に結合す
る。
【０００８】相互接続の配線を変更する一つの方法に１
９７９年１１月発行、第１９巻（第１１号）、「回路製
造」、２２〜２６頁の「ＰＣＢにおけるスクリーン印刷
構成変更：ポリマ厚膜材料置換ハンド配線」に記述され
ている。この論文は低温度厚膜材料を用いて、完成して
いるが集積されていないマイクロ電子回路パツケージの
表面上に新しい回路を重ね合わせるスクリーン印刷シス
テムについて記述している。この論文に記述されている
ように「ＷＩＮＫ」（ワイヤインク）と呼ばれるプロセ
スにより、前に与えられた誘電体層を覆うパネル上に導
電性回路部分を「スクリーン」することができる。この
誘電体層が先在する回路構成要素を配線が変更された回
路構成要素から絶縁する。
９７９年１１月発行、第１９巻（第１１号）、「回路製
造」、２２〜２６頁の「ＰＣＢにおけるスクリーン印刷
構成変更：ポリマ厚膜材料置換ハンド配線」に記述され
ている。この論文は低温度厚膜材料を用いて、完成して
いるが集積されていないマイクロ電子回路パツケージの
表面上に新しい回路を重ね合わせるスクリーン印刷シス
テムについて記述している。この論文に記述されている
ように「ＷＩＮＫ」（ワイヤインク）と呼ばれるプロセ
スにより、前に与えられた誘電体層を覆うパネル上に導
電性回路部分を「スクリーン」することができる。この
誘電体層が先在する回路構成要素を配線が変更された回
路構成要素から絶縁する。
【０００９】この論文によると当該プロセスはすべての
入りボードの検査から開始され、その後例えば構成の変
更又は欠陥のために配線を変更すべき表面の導電性回路
構造のパスのすべてを「切削」する。エポキシ誘電体は
パツド及びランドに開口がなければ表面に適用される。
導体パスはこの硬化された誘電体層上にスクリーンされ
る。次にＰｂ：Ｓｎが６０：４０のはんだペーストが導
体パスを覆うようにスクリーンされる。このプロセスは
はんだのリフローリングによつて完了する。
入りボードの検査から開始され、その後例えば構成の変
更又は欠陥のために配線を変更すべき表面の導電性回路
構造のパスのすべてを「切削」する。エポキシ誘電体は
パツド及びランドに開口がなければ表面に適用される。
導体パスはこの硬化された誘電体層上にスクリーンされ
る。次にＰｂ：Ｓｎが６０：４０のはんだペーストが導
体パスを覆うようにスクリーンされる。このプロセスは
はんだのリフローリングによつて完了する。
【００１０】他の配線変更プロセスについては「ＩＢＭ
テクニカル・デイスクロージヤ・ブリテイン」（１９７
２年６月）、第１５巻（第１号）、２４６〜２４７頁
「プリント回路カード再加工プロセス」に記述されてい
る。この文書においてはマイクロ電子回路パネルにはん
だ付けされたＰＴＦＥの２つのプラスチツクシートすな
わち誘電体を用いる再加工プロセスについて記述されて
いる。この文書によると現存する導電パスは例えばフラ
イス削りによつて除去され、２つの誘電体シートを用い
て新しい導電パスを形成する。
テクニカル・デイスクロージヤ・ブリテイン」（１９７
２年６月）、第１５巻（第１号）、２４６〜２４７頁
「プリント回路カード再加工プロセス」に記述されてい
る。この文書においてはマイクロ電子回路パネルにはん
だ付けされたＰＴＦＥの２つのプラスチツクシートすな
わち誘電体を用いる再加工プロセスについて記述されて
いる。この文書によると現存する導電パスは例えばフラ
イス削りによつて除去され、２つの誘電体シートを用い
て新しい導電パスを形成する。
【００１１】導電性回路部分ではなくパツド及びランド
だけを積載する第１のシートはマイクロ電子回路パネル
上に配設される。両表面上に導電性回路構造を積載する
第２のシートは第１のシート上に配設される。この２つ
のシートはマイクロ電子回路パネル上のバイア及びラン
ドに対応する位置にバイアを有する。新しいパスを作る
ために、導電性回路構造化されたシート上に必要とされ
るバイアが「開口」され、必要のないランドは例えばフ
ライス削りによつて除去される。必要のないすべてのラ
ンドは再加工、変更等を必要とするランドがなければ導
電性回路部分化されないシートから除去される。この２
つのシートは位置合わせされ、その後マイクロ電子回路
パネルの背面にはんだ付けされる。
だけを積載する第１のシートはマイクロ電子回路パネル
上に配設される。両表面上に導電性回路構造を積載する
第２のシートは第１のシート上に配設される。この２つ
のシートはマイクロ電子回路パネル上のバイア及びラン
ドに対応する位置にバイアを有する。新しいパスを作る
ために、導電性回路構造化されたシート上に必要とされ
るバイアが「開口」され、必要のないランドは例えばフ
ライス削りによつて除去される。必要のないすべてのラ
ンドは再加工、変更等を必要とするランドがなければ導
電性回路部分化されないシートから除去される。この２
つのシートは位置合わせされ、その後マイクロ電子回路
パネルの背面にはんだ付けされる。
【００１２】他の配線変更プロセスは「ＩＢＭテクニカ
ル・デイスクロージヤ・ブリテイン」（１９７７年９
月）、第２０巻、第４号、１５３２〜１５３３頁「構成
要素軸受けカードの再加工」に示されている。この文書
においては必要のない構成要素を除去し、配線接続を破
壊することによつてマイクロ電子回路パネルを再加工し
てから新しい構成要素を当該マイクロ電子回路パネルの
構成要素軸受け面に装着する。この変更は新たに作られ
たプリント回路について適用される。
ル・デイスクロージヤ・ブリテイン」（１９７７年９
月）、第２０巻、第４号、１５３２〜１５３３頁「構成
要素軸受けカードの再加工」に示されている。この文書
においては必要のない構成要素を除去し、配線接続を破
壊することによつてマイクロ電子回路パネルを再加工し
てから新しい構成要素を当該マイクロ電子回路パネルの
構成要素軸受け面に装着する。この変更は新たに作られ
たプリント回路について適用される。
【００１３】この新しいプリント回路は薄いフレキシブ
ル材料のシートであり、プリント回路パターンを積載す
る。このパターンはマイクロ電子回路パネルから離れて
面しているフレキシブルフイルム側にある。このフレキ
シブルフイルムは各ポイントにはんだタブを有し、この
ポイントにおいて当該フレキシブルフイルムはマイクロ
電子回路パネル上の対応するランドに結合されて当該パ
ネルの背面にはんだ付けされる。
ル材料のシートであり、プリント回路パターンを積載す
る。このパターンはマイクロ電子回路パネルから離れて
面しているフレキシブルフイルム側にある。このフレキ
シブルフイルムは各ポイントにはんだタブを有し、この
ポイントにおいて当該フレキシブルフイルムはマイクロ
電子回路パネル上の対応するランドに結合されて当該パ
ネルの背面にはんだ付けされる。
【００１４】配線変更の他の方法は「ＩＢＭテクニカル
・デイスクロージヤ・ブリテイン」（１９７５年１２
月）、第１８巻、第７号、２０５０〜２０５１頁「回路
変更のための回路オーバーレイアダプタアツセンブリ」
に記述されている。この文書においては当該パネルを導
電性回路部分積載オーバーレイに接続することによつて
マイクロ電子回路パネルを再加工する。この回線積載オ
ーバーレイはエラストマピンによつて当該パネル上の適
正なランドに接続された非付着性の「離隔」パネルであ
る。
・デイスクロージヤ・ブリテイン」（１９７５年１２
月）、第１８巻、第７号、２０５０〜２０５１頁「回路
変更のための回路オーバーレイアダプタアツセンブリ」
に記述されている。この文書においては当該パネルを導
電性回路部分積載オーバーレイに接続することによつて
マイクロ電子回路パネルを再加工する。この回線積載オ
ーバーレイはエラストマピンによつて当該パネル上の適
正なランドに接続された非付着性の「離隔」パネルであ
る。
【００１５】米国特許第４，４３８，５６１号「プリン
ト回路ボード再加工方法」にはマイクロ電子回路パネル
上の電気的非接続の導体をフレキシブル回路素子上の導
体と接続する方法が記述されている。この米国特許第
４，４３８，５６１号はその上に予め決められた回路パ
ターンをもつ非導電性基板を有するフレキシブル回路素
子を形成する。このフレキシブル回路素子は少なくとも
２つのスルーホールを有する。
ト回路ボード再加工方法」にはマイクロ電子回路パネル
上の電気的非接続の導体をフレキシブル回路素子上の導
体と接続する方法が記述されている。この米国特許第
４，４３８，５６１号はその上に予め決められた回路パ
ターンをもつ非導電性基板を有するフレキシブル回路素
子を形成する。このフレキシブル回路素子は少なくとも
２つのスルーホールを有する。
【００１６】このフレキシブル回路は回路パターンにつ
いてプリント回路ボードと面するフレキシブル回路素子
上の導電性回路構造と位置合わせされ、インタリーブさ
れた非導電性回路構造の誘電体のシートによつて導電性
回路構造から分離される。
いてプリント回路ボードと面するフレキシブル回路素子
上の導電性回路構造と位置合わせされ、インタリーブさ
れた非導電性回路構造の誘電体のシートによつて導電性
回路構造から分離される。
【００１７】その後電気的導電性パスが付着されたフレ
キシブルキヤリア上の導電性回路構造を介してマイクロ
電子回路パネル上の、前に接続されなかつた素子相互間
に確立される。
キシブルキヤリア上の導電性回路構造を介してマイクロ
電子回路パネル上の、前に接続されなかつた素子相互間
に確立される。
【００１８】配線変更のさらに他の方法は米国特許第
４，３１０，８１０号「再加工できる多層プリント回路
ボード」に記述されている。この米国特許第４，３１
０，８１０号においては再加工層を有する多層マイクロ
電子回路パネルを記述している。当該再加工層は複数の
絶縁ワイヤ、すなわち相互に絶縁されたワイヤ及びマイ
クロ電子回路パネルを有する。各ワイヤは内部導電性パ
ネルのインピーダンスと合致する特性インピーダンスＺ
を有する。
４，３１０，８１０号「再加工できる多層プリント回路
ボード」に記述されている。この米国特許第４，３１
０，８１０号においては再加工層を有する多層マイクロ
電子回路パネルを記述している。当該再加工層は複数の
絶縁ワイヤ、すなわち相互に絶縁されたワイヤ及びマイ
クロ電子回路パネルを有する。各ワイヤは内部導電性パ
ネルのインピーダンスと合致する特性インピーダンスＺ
を有する。
【００１９】絶縁されたワイヤは当該再加工層に半永久
的に付着され得る。この半永久付着は熱で活性化される
熱可塑性接着剤によつて達成される。
的に付着され得る。この半永久付着は熱で活性化される
熱可塑性接着剤によつて達成される。
【００２０】配線変更の他の方法は米国特許第４，６５
４，１０２号「プリント回路ボード接続方法」に記述さ
れている。この米国特許第４，６５４，１０２号におい
ては前もつて形成された高溶融ワイヤが形成されて絶縁
パネル上に堆積される。
４，１０２号「プリント回路ボード接続方法」に記述さ
れている。この米国特許第４，６５４，１０２号におい
ては前もつて形成された高溶融ワイヤが形成されて絶縁
パネル上に堆積される。
【００２１】配線変更の他の方法は米国特許第４，７３
１，７０４号「電気的プリント回路ボードを修正する配
置」に記述されている。この米国特許第４，７３１，７
０４号はマイクロ電子パネルから間隔を置かれた順応性
をもたないキヤリアを利用する。
１，７０４号「電気的プリント回路ボードを修正する配
置」に記述されている。この米国特許第４，７３１，７
０４号はマイクロ電子パネルから間隔を置かれた順応性
をもたないキヤリアを利用する。
【００２２】
【発明が解決しようとする課題】上述の配線変更方法、
修復配線方法及び回路構造変更方法はマイクロ電子回路
パネルに対して費用のかからない低コストの回路構造変
更及び修復方法を提供し得ず、これはフイールドにおい
て実行し得るが個別の用途をもつ回路構造の変更におい
て特に有用ではない。
修復配線方法及び回路構造変更方法はマイクロ電子回路
パネルに対して費用のかからない低コストの回路構造変
更及び修復方法を提供し得ず、これはフイールドにおい
て実行し得るが個別の用途をもつ回路構造の変更におい
て特に有用ではない。
【００２３】本発明の目的はマイクロ電子回路パネルに
対して費用がかからずかつ低コストの回路構造の変更及
び修繕方法を提供することである。
対して費用がかからずかつ低コストの回路構造の変更及
び修繕方法を提供することである。
【００２４】本発明の他の目的はフイールドにおいて回
路構造の変更及び配線の変更を実施する方法を提供する
ことである。
路構造の変更及び配線の変更を実施する方法を提供する
ことである。
【００２５】本発明のさらに他の目的は個別の用途をも
つ回路構造の変更方法を提供することである。
つ回路構造の変更方法を提供することである。
【００２６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、表面に一対の導電性表面実装部材
３１Ａ、３１Ｂを有する多層回路パネルにおいて回路構
造を配線変更する配線変更方法において、パネル１１の
表面上の第１の表面実装部材３１Ａ及び第２の表面実装
部材３１Ｂ間の領域に底部ポリマ誘電体層５７を形成す
るステツプと、第１の表面実装部材３１Ａ及び第２の表
面実装部材３１Ｂ間の底部ポリマ誘電体層５７上に導電
性回路構造５５を形成するステツプと、導電性回路構造
５５の終端部と電気的にコンタクトする端子構造５３
Ａ、５３Ｂを、表面実装部材３１Ａ、３１Ｂ上にかつ当
該表面実装部材３１Ａ、３１Ｂと電気的にコンタクトす
るように形成するステツプと、少なくとも形成された導
電性回路構造５５及び端子構造５３Ａ、５３Ｂを覆うカ
バー用誘電体層５９を形成するステツプとを含むように
する。
め本発明においては、表面に一対の導電性表面実装部材
３１Ａ、３１Ｂを有する多層回路パネルにおいて回路構
造を配線変更する配線変更方法において、パネル１１の
表面上の第１の表面実装部材３１Ａ及び第２の表面実装
部材３１Ｂ間の領域に底部ポリマ誘電体層５７を形成す
るステツプと、第１の表面実装部材３１Ａ及び第２の表
面実装部材３１Ｂ間の底部ポリマ誘電体層５７上に導電
性回路構造５５を形成するステツプと、導電性回路構造
５５の終端部と電気的にコンタクトする端子構造５３
Ａ、５３Ｂを、表面実装部材３１Ａ、３１Ｂ上にかつ当
該表面実装部材３１Ａ、３１Ｂと電気的にコンタクトす
るように形成するステツプと、少なくとも形成された導
電性回路構造５５及び端子構造５３Ａ、５３Ｂを覆うカ
バー用誘電体層５９を形成するステツプとを含むように
する。
【００２７】
【作用】本発明は回路パネルすなわち回路カード又は回
路ボード及び再加工された回路パネル構造を再加工する
方法を開示する。この方法は当該パネルの表面に１つ又
は２つ以上の底部ポリマ誘電体被膜層を順次堆積して硬
化させ、当該パネルの表面の当該底部ポリマ誘電体被膜
層上に導電性回路構造の層を堆積し、かつ当該層として
の導電性回路構造上にカバー用ポリマ誘電体被膜を堆積
して硬化させる。
路ボード及び再加工された回路パネル構造を再加工する
方法を開示する。この方法は当該パネルの表面に１つ又
は２つ以上の底部ポリマ誘電体被膜層を順次堆積して硬
化させ、当該パネルの表面の当該底部ポリマ誘電体被膜
層上に導電性回路構造の層を堆積し、かつ当該層として
の導電性回路構造上にカバー用ポリマ誘電体被膜を堆積
して硬化させる。
【００２８】かくして配線変更された電流リードによつ
て接続された少なくとも２つの表面実装部材を有する配
線変更された回路パネルを実現できる。この電流リード
は２つの表面実装部品を、誘電体によつて密閉された導
体により電気的に結合する。この導体を密閉した誘電体
構造は、回路パネル上の表面に付着したポリマ誘電体層
と、当該等角ポリマ誘電体層上に堆積された導体と、当
該堆積された導体上に堆積されたポリマ誘電体層を含ん
でいる。
て接続された少なくとも２つの表面実装部材を有する配
線変更された回路パネルを実現できる。この電流リード
は２つの表面実装部品を、誘電体によつて密閉された導
体により電気的に結合する。この導体を密閉した誘電体
構造は、回路パネル上の表面に付着したポリマ誘電体層
と、当該等角ポリマ誘電体層上に堆積された導体と、当
該堆積された導体上に堆積されたポリマ誘電体層を含ん
でいる。
【００２９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００３０】本発明は回路パネル（回路ボード又は回路
カードとしての）を再加工する堆積されたポリマ厚膜方
法を開示し、再加工された回路パネル構造は堆積された
厚膜ポリマ配線変更ワイヤを含む。
カードとしての）を再加工する堆積されたポリマ厚膜方
法を開示し、再加工された回路パネル構造は堆積された
厚膜ポリマ配線変更ワイヤを含む。
【００３１】図１〜図５には多層回路パネルの新しい層
又は部分層に付着し、これらの層を形成するポリマ厚膜
ジヤンパワイヤ構造を示す。
又は部分層に付着し、これらの層を形成するポリマ厚膜
ジヤンパワイヤ構造を示す。
【００３２】図１はその上に独自の導電性回路構造２１
を有するマイクロ電子回路パネル１１を示し、この導電
性回路構造２１は、ランド３１Ａ及び３１Ｂや、表面実
装デバイスや、スタブ又はピンのような表面実装部品間
の回路部分を示している。これら２つのランド３１Ａ及
び３１Ｂ間の導電性回路構造を配線変更することによ
り、導電性回路構造２１を主回路から除去する場合を考
える。本発明においては、配線変更用導電性回路構造５
１は少なくとも２つの表面実装部品すなわちランド３１
Ａ及び３１Ｂ間のマイクロ電子回路パネル１１に適用さ
れる。
を有するマイクロ電子回路パネル１１を示し、この導電
性回路構造２１は、ランド３１Ａ及び３１Ｂや、表面実
装デバイスや、スタブ又はピンのような表面実装部品間
の回路部分を示している。これら２つのランド３１Ａ及
び３１Ｂ間の導電性回路構造を配線変更することによ
り、導電性回路構造２１を主回路から除去する場合を考
える。本発明においては、配線変更用導電性回路構造５
１は少なくとも２つの表面実装部品すなわちランド３１
Ａ及び３１Ｂ間のマイクロ電子回路パネル１１に適用さ
れる。
【００３３】図１〜図５に示す配線変更用導電性回路構
造５１は環状ランド５３Ａ及び５３Ｂのような一対の端
子部材を含み、この環状ランド５３Ａ及び５３Ｂがパネ
ル上のランド３１Ａ及び３１Ｂ上に重ねられる。この環
状ランド５３Ａ及び５３Ｂは導電性ワイヤ５５が重ね合
わされたコンタクト部分を含む。この導電性ワイヤ５５
は下側部材の形状に順応するように層を形成している順
応性ポリマ誘電体層５７上に載置され、かつカバー用の
順応性ポリマ誘電体層５９によつてカバーされている。
造５１は環状ランド５３Ａ及び５３Ｂのような一対の端
子部材を含み、この環状ランド５３Ａ及び５３Ｂがパネ
ル上のランド３１Ａ及び３１Ｂ上に重ねられる。この環
状ランド５３Ａ及び５３Ｂは導電性ワイヤ５５が重ね合
わされたコンタクト部分を含む。この導電性ワイヤ５５
は下側部材の形状に順応するように層を形成している順
応性ポリマ誘電体層５７上に載置され、かつカバー用の
順応性ポリマ誘電体層５９によつてカバーされている。
【００３４】この誘電体層は下側の層の構造に付着する
ことにより、交差する複数の配線変更用導電性回路構造
５１のワイヤを互いに重なり合うように重ねることがで
きる。このようにして多数の配線を変更できる。
ことにより、交差する複数の配線変更用導電性回路構造
５１のワイヤを互いに重なり合うように重ねることがで
きる。このようにして多数の配線を変更できる。
【００３５】図２は図１の平面２−２′を介して破断し
た配線変更用導電性回路部分構造５１の断面図である。
図２の場合、下層のマイクロ電子回路パネル１１は、導
電性ワイヤ５５をもつ。この導電性ワイヤ５５は第１の
順応性ポリマ誘電体層５７上に載置するように堆積さ
れ、かつ第２の順応性ポリマ誘電体層５９によつてカバ
ーされる。
た配線変更用導電性回路部分構造５１の断面図である。
図２の場合、下層のマイクロ電子回路パネル１１は、導
電性ワイヤ５５をもつ。この導電性ワイヤ５５は第１の
順応性ポリマ誘電体層５７上に載置するように堆積さ
れ、かつ第２の順応性ポリマ誘電体層５９によつてカバ
ーされる。
【００３６】導電性ランド５３Ａ及び５３ＢはＣｕから
形成されたアイレツトのような導電性材料から形成され
る。導電性ワイヤ５５は銅又は銀のような導電性金属を
堆積した構造をもつ。この導電性ワイヤ５５は幅が約
２．５４×１０−２〔ｃｍ〕ないし５．０８×１０−２
〔ｃｍ〕で厚さが約１．２７×１０−３〔ｃｍ〕ないし
２．５４×１０−３〔ｃｍ〕である。この導電性ワイヤ
５５はこのようにＣｕ又はＡｇを堆積することにより形
成しても良いが、前もつて形成したものを用いても良
い。実施例において導電性ワイヤ５５は、底部ポリマ誘
電体層５７及びカバー用ポリマ誘電体層５９間に「Ｍｉ
ｎｉｃｏ ５０００」の銀ペーストを堆積することによ
り形成された。
形成されたアイレツトのような導電性材料から形成され
る。導電性ワイヤ５５は銅又は銀のような導電性金属を
堆積した構造をもつ。この導電性ワイヤ５５は幅が約
２．５４×１０−２〔ｃｍ〕ないし５．０８×１０−２
〔ｃｍ〕で厚さが約１．２７×１０−３〔ｃｍ〕ないし
２．５４×１０−３〔ｃｍ〕である。この導電性ワイヤ
５５はこのようにＣｕ又はＡｇを堆積することにより形
成しても良いが、前もつて形成したものを用いても良
い。実施例において導電性ワイヤ５５は、底部ポリマ誘
電体層５７及びカバー用ポリマ誘電体層５９間に「Ｍｉ
ｎｉｃｏ ５０００」の銀ペーストを堆積することによ
り形成された。
【００３７】好適な底部順応性ポリマ誘電体層５７及び
オーバーコート（ｏｖｅｒｃｏａｔ）誘電体層であるカ
バー用順応性ポリマ誘電体層５９は厚さ約１．２７×１
０−３〔ｃｍ〕ないし２．５４×１０−３〔ｃｍ〕で、
導電性層を構成する導電性ワイヤ５５を囲んで密閉す
る。好適なポリマはフエノール、エポキシ及びポリイミ
ド等を含んでいる。好適なポリマ誘電体は低誘電率で比
較的高い誘電破壊電圧をもつものが望ましく、回路の特
性上及び回路の製造時に実質的な反応をしないものであ
ることが望ましい。ポリマ誘電体材料は好適には摂氏約
２００〔℃〕又はそれ以下で硬化し得るものが望まし
い。
オーバーコート（ｏｖｅｒｃｏａｔ）誘電体層であるカ
バー用順応性ポリマ誘電体層５９は厚さ約１．２７×１
０−３〔ｃｍ〕ないし２．５４×１０−３〔ｃｍ〕で、
導電性層を構成する導電性ワイヤ５５を囲んで密閉す
る。好適なポリマはフエノール、エポキシ及びポリイミ
ド等を含んでいる。好適なポリマ誘電体は低誘電率で比
較的高い誘電破壊電圧をもつものが望ましく、回路の特
性上及び回路の製造時に実質的な反応をしないものであ
ることが望ましい。ポリマ誘電体材料は好適には摂氏約
２００〔℃〕又はそれ以下で硬化し得るものが望まし
い。
【００３８】配線変更用導電性回路構造５１でなる電流
リードは２つの表面実装部品としての環状ランド５３Ａ
及び５３Ｂと電気的に結合する導電性ワイヤ５５を密閉
した順応性ポリマ誘電体層５７及び５９をもつている。
導電性ワイヤ５５を密閉した順応性ポリマ誘電体層５７
及び５９でなる配線変更用導電性回路構造５１はマイク
ロ電子回路パネル１１の表面に付着した順応性ポリマ誘
電体層５７と共に、当該順応性ポリマ誘電体層５７上に
堆積された導電性ワイヤ５５及び当該堆積された導電性
ワイヤ５５上に堆積された順応性ポリマ誘電体層５９で
なるオーバーコート層を含んでいる。
リードは２つの表面実装部品としての環状ランド５３Ａ
及び５３Ｂと電気的に結合する導電性ワイヤ５５を密閉
した順応性ポリマ誘電体層５７及び５９をもつている。
導電性ワイヤ５５を密閉した順応性ポリマ誘電体層５７
及び５９でなる配線変更用導電性回路構造５１はマイク
ロ電子回路パネル１１の表面に付着した順応性ポリマ誘
電体層５７と共に、当該順応性ポリマ誘電体層５７上に
堆積された導電性ワイヤ５５及び当該堆積された導電性
ワイヤ５５上に堆積された順応性ポリマ誘電体層５９で
なるオーバーコート層を含んでいる。
【００３９】この方法はマイクロ電子回路パネル１１の
表面に順応性ポリマ誘電体層５７として被膜を堆積（例
えばスクリーニングにより）し、マイクロ電子回路パネ
ル１１の表面のこの順応性ポリマ誘電体キヤリア被膜上
に導電性回路層としての導電性ワイヤ５５を堆積し、か
つ当該この導電性回路層上に被膜として第２の順応性ポ
リマ誘電体層５９を堆積する。
表面に順応性ポリマ誘電体層５７として被膜を堆積（例
えばスクリーニングにより）し、マイクロ電子回路パネ
ル１１の表面のこの順応性ポリマ誘電体キヤリア被膜上
に導電性回路層としての導電性ワイヤ５５を堆積し、か
つ当該この導電性回路層上に被膜として第２の順応性ポ
リマ誘電体層５９を堆積する。
【００４０】本発明の特定の好適な実施例によれば、底
部誘電体は２つ又は３つ以上の層として連続的にスクリ
ーンされ、各層は個別にスクリーンされて硬化され、互
いに重なり合うように堆積される。２つ又は３つ以上の
下部層５７を用いることにより、堆積された導電性ワイ
ヤ５５と、前に存在した当該パツケージの表面の導電性
回路構造２１との間に電気的な短絡パスがその後生ずる
ことに対する抵抗が増大する。このような２つ又は３つ
以上の下部層を用いるとき、これらの厚さは好適には約
１．２７×１０−３〔ｃｍ〕ないし１．７８×１０−３
〔ｃｍ〕であるのが好ましい。
部誘電体は２つ又は３つ以上の層として連続的にスクリ
ーンされ、各層は個別にスクリーンされて硬化され、互
いに重なり合うように堆積される。２つ又は３つ以上の
下部層５７を用いることにより、堆積された導電性ワイ
ヤ５５と、前に存在した当該パツケージの表面の導電性
回路構造２１との間に電気的な短絡パスがその後生ずる
ことに対する抵抗が増大する。このような２つ又は３つ
以上の下部層を用いるとき、これらの厚さは好適には約
１．２７×１０−３〔ｃｍ〕ないし１．７８×１０−３
〔ｃｍ〕であるのが好ましい。
【００４１】本発明の他の実施例においては、この配線
変更用導電性回路構造５１は、２つの熱硬化性又は熱可
塑性ポリマでなる層５７及び５９間に導体層でなる導電
性ワイヤ５５をもつ積層として前もつて形成される。環
状ランド５３Ａ及び５３Ｂは密閉された導体構造の終端
に形成される。
変更用導電性回路構造５１は、２つの熱硬化性又は熱可
塑性ポリマでなる層５７及び５９間に導体層でなる導電
性ワイヤ５５をもつ積層として前もつて形成される。環
状ランド５３Ａ及び５３Ｂは密閉された導体構造の終端
に形成される。
【００４２】本発明はマイクロ電子回路パネルに対して
費用のかからない低コストの回路構造の変更及び修繕方
法並びに回路構造を提供する。このようにフイールドに
おける回路構造の変更及び配線の変更、特に個々の用途
に適合させるように構造の変更を実施することができ
る。
費用のかからない低コストの回路構造の変更及び修繕方
法並びに回路構造を提供する。このようにフイールドに
おける回路構造の変更及び配線の変更、特に個々の用途
に適合させるように構造の変更を実施することができ
る。
【００４３】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく詳細構成について種々の変更を加
えてもよい。
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく詳細構成について種々の変更を加
えてもよい。
【００４４】
【発明の効果】上述のように本発明によれば、マイクロ
電子回路パネル上に２つ又は３つ以上の第１のポリマ誘
電体層を堆積し、その上に導電性回路構造を堆積し、か
つこの導電性回路構造上に第２のポリマ誘電体層を堆積
することによつて、費用がかからない低コストで回路構
造の変更及び修復並びに配線の変更を簡易かつ確実にな
し得る。
電子回路パネル上に２つ又は３つ以上の第１のポリマ誘
電体層を堆積し、その上に導電性回路構造を堆積し、か
つこの導電性回路構造上に第２のポリマ誘電体層を堆積
することによつて、費用がかからない低コストで回路構
造の変更及び修復並びに配線の変更を簡易かつ確実にな
し得る。
【図１】図１は置き換えられるべき導電性回路部分ライ
ン、ポリマ厚膜置換導電性回路構造及びこのポリマ厚膜
置換導電性回路構造を通る断面２−２′の斜視図であ
る。
ン、ポリマ厚膜置換導電性回路構造及びこのポリマ厚膜
置換導電性回路構造を通る断面２−２′の斜視図であ
る。
【図２】図２は図１の平面２−２′に沿つて破断したポ
リマ厚膜置換回路構造の断面図である。
リマ厚膜置換回路構造の断面図である。
【図３】図３は回路リード、置換ランド、キヤリアラン
ド及び密閉型ポリマを示すポリマ厚膜置換ラインのラン
ドを示す拡大図である。
ド及び密閉型ポリマを示すポリマ厚膜置換ラインのラン
ドを示す拡大図である。
【図４】図４はキヤリアランド、置換ランド、回路リー
ド及び密閉型ポリマを示す平面図である。
ド及び密閉型ポリマを示す平面図である。
【図５】図５はキヤリアランド、置換ランド、回路リー
ド及び密閉型ポリマを図４の５−５′に沿つて破断して
示す断面図である。
ド及び密閉型ポリマを図４の５−５′に沿つて破断して
示す断面図である。
１１……マイクロ電子回路パネル、２１……導電性回路
構造、３１Ａ、３１Ｂ……表面実装部材としてのラン
ド、５１……配線変更用導電性回路構造、５３Ａ、５３
Ｂ……環状ランド、５５……導電性回路構造となる導電
性ワイヤ、５７……底部順応性ポリマ誘電体層、５９…
…カバー用順応性ポリマ誘電体層。
構造、３１Ａ、３１Ｂ……表面実装部材としてのラン
ド、５１……配線変更用導電性回路構造、５３Ａ、５３
Ｂ……環状ランド、５５……導電性回路構造となる導電
性ワイヤ、５７……底部順応性ポリマ誘電体層、５９…
…カバー用順応性ポリマ誘電体層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨン・アーサー・カバート アメリカ合衆国、ニユーヨーク州13901、 ビンガムタン、カスル・クリーク・ロード アールアール−10、ボツクス197（番地 なし) (72)発明者 ステイーブン・アレン・ダンカン アメリカ合衆国、テキサス州78759、オー スチン、メサ・ドライブ 8606番地 (72)発明者 ジヨン・マシユー・ローフアー アメリカ合衆国、ニユーヨーク州14892、 ウエイバリ、アールデイー＃１、ボツクス 371ビー（番地なし) (72)発明者 イサ・サーイド・マームード アメリカ合衆国、ニユーヨーク州13732、 アパラチン、グラン・ロード 75番地 (72)発明者 リチヤード・アンソニー・シユーマーシヤ アメリカ合衆国、ニユーヨーク州13760、 エンデイコツト、カバントリ・ロード 53 番地 (56)参考文献 特開 平２−71591（ＪＰ，Ａ) 実開 昭56−169576（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】表面に一対の導電性表面実装部材を有する
多層回路パネルについて回路構造を配線変更する配線変
更方法において、 上記パネルの表面上の第１の表面実装部材及び第２の表
面実装部材間の領域に底部ポリマ誘電体層を形成するス
テツプと、 上記第１の表面実装部材及び上記第２の表面実装部材間
の上記底部ポリマ誘電体層上に導電性回路構造を形成す
るステップと、 上記導電性回路構造の終端部と電気的にコンタクトする
端子構造を、上記表面実装部材上にかつ当該表面実装部
材と電気的にコンタクトするように形成するステツプ
と、 少なくとも上記形成された導電性回路構造及び上記端子
構造を覆うカバー用誘電体層を形成するステツプと を具えることを特徴とする配線変更方法。 - 【請求項２】上記底部ポリマ誘電体層を形成するステツ
プは、第１の底部ポリマ誘電体層部を堆積するステツプ
と、当該第１の底部ポリマ誘電体層部上に重ね合せるよ
うに第２の底部ポリマ誘電体層部を堆積するステツプと を有することを特徴とする請求項１に記載の配線変更方
法。 - 【請求項３】上記底部ポリマ誘電体層及び上記カバー用
ポリマ誘電体層はエポキシ、フエノール及びポリイミド
でなる群から選択される ことを特徴とする請求項１に記載の配線変更方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/762201 | 1991-09-19 | ||
| US07/762,201 US5214250A (en) | 1991-09-19 | 1991-09-19 | Method of reworking circuit panels, and circuit panels reworked thereby |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169177A JPH06169177A (ja) | 1994-06-14 |
| JPH0779196B2 true JPH0779196B2 (ja) | 1995-08-23 |
Family
ID=25064386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238995A Expired - Lifetime JPH0779196B2 (ja) | 1991-09-19 | 1992-08-15 | 配線変更方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5214250A (ja) |
| EP (1) | EP0532897A3 (ja) |
| JP (1) | JPH0779196B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2856240B2 (ja) * | 1992-10-30 | 1999-02-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | プリント回路基板を再加工する方法 |
| DE4237766A1 (de) * | 1992-11-09 | 1994-05-11 | Siemens Ag | Diskretverdrahtungsverfahren für Leiterplatten und/oder elektronische Baugruppen |
| US5834705A (en) * | 1994-03-04 | 1998-11-10 | Silicon Graphics, Inc. | Arrangement for modifying eletrical printed circuit boards |
| US6307162B1 (en) | 1996-12-09 | 2001-10-23 | International Business Machines Corporation | Integrated circuit wiring |
| US6097884A (en) * | 1997-12-08 | 2000-08-01 | Lsi Logic Corporation | Probe points and markers for critical paths and integrated circuits |
| DE19936198A1 (de) * | 1999-07-31 | 2001-02-01 | Mannesmann Vdo Ag | Leiterplatte |
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| US6927471B2 (en) | 2001-09-07 | 2005-08-09 | Peter C. Salmon | Electronic system modules and method of fabrication |
| US7297572B2 (en) * | 2001-09-07 | 2007-11-20 | Hynix Semiconductor, Inc. | Fabrication method for electronic system modules |
| US7505862B2 (en) * | 2003-03-07 | 2009-03-17 | Salmon Technologies, Llc | Apparatus and method for testing electronic systems |
| US7408258B2 (en) * | 2003-08-20 | 2008-08-05 | Salmon Technologies, Llc | Interconnection circuit and electronic module utilizing same |
| US20050184376A1 (en) * | 2004-02-19 | 2005-08-25 | Salmon Peter C. | System in package |
| US20050255722A1 (en) * | 2004-05-07 | 2005-11-17 | Salmon Peter C | Micro blade assembly |
| US7427809B2 (en) * | 2004-12-16 | 2008-09-23 | Salmon Technologies, Llc | Repairable three-dimensional semiconductor subsystem |
| US20070007983A1 (en) * | 2005-01-06 | 2007-01-11 | Salmon Peter C | Semiconductor wafer tester |
| US7586747B2 (en) | 2005-08-01 | 2009-09-08 | Salmon Technologies, Llc. | Scalable subsystem architecture having integrated cooling channels |
| US20070023904A1 (en) * | 2005-08-01 | 2007-02-01 | Salmon Peter C | Electro-optic interconnection apparatus and method |
| US20070023923A1 (en) * | 2005-08-01 | 2007-02-01 | Salmon Peter C | Flip chip interface including a mixed array of heat bumps and signal bumps |
| US20070023889A1 (en) * | 2005-08-01 | 2007-02-01 | Salmon Peter C | Copper substrate with feedthroughs and interconnection circuits |
| US7351115B1 (en) * | 2007-01-17 | 2008-04-01 | International Business Machines Corporation | Method for modifying an electrical connector |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS56169576U (ja) * | 1980-05-19 | 1981-12-15 | ||
| US4438561A (en) * | 1981-10-01 | 1984-03-27 | Rogers Corporation | Method of reworking printed circuit boards |
| GB2124835B (en) * | 1982-08-03 | 1986-04-30 | Burroughs Corp | Current printed circuit boards |
| DE3432360A1 (de) * | 1984-09-03 | 1986-03-13 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum aendern einer elektrischen flachbaugruppe |
| US4864723A (en) * | 1986-07-01 | 1989-09-12 | Preleg, Inc. | Electrical circuit modification method |
| US4866507A (en) * | 1986-05-19 | 1989-09-12 | International Business Machines Corporation | Module for packaging semiconductor integrated circuit chips on a base substrate |
| US4775573A (en) * | 1987-04-03 | 1988-10-04 | West-Tronics, Inc. | Multilayer PC board using polymer thick films |
| CA1249064A (en) * | 1987-07-06 | 1989-01-17 | Reginald B.P. Bennett | Process for application of overlay conductors to surface of printed circuit board assemblies |
| JPH0271591A (ja) * | 1988-09-07 | 1990-03-12 | Fujitsu Ltd | 回路基板修復方法 |
-
1991
- 1991-09-19 US US07/762,201 patent/US5214250A/en not_active Expired - Fee Related
-
1992
- 1992-08-10 EP EP19920113570 patent/EP0532897A3/en not_active Ceased
- 1992-08-15 JP JP4238995A patent/JPH0779196B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0532897A2 (en) | 1993-03-24 |
| US5214250A (en) | 1993-05-25 |
| EP0532897A3 (en) | 1993-07-21 |
| JPH06169177A (ja) | 1994-06-14 |
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