JPH0778475A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH0778475A JPH0778475A JP5169903A JP16990393A JPH0778475A JP H0778475 A JPH0778475 A JP H0778475A JP 5169903 A JP5169903 A JP 5169903A JP 16990393 A JP16990393 A JP 16990393A JP H0778475 A JPH0778475 A JP H0778475A
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Abstract
(57)【要約】
【構成】 基準電圧発生回路２６の出力Ｖｒｅｆを入力
とする制御インバータ１０によって電源電圧の高低を判
別し、これによってセンスアンプ２７の出力ＳＯを増幅
用インバータ７の論理閾値変換用ＰｃｈＦＥＴ６に入力
させるか、電源電圧を入力させるかを選択することによ
り、増幅用インバータ７の閾値を可変とする。 【効果】 幅広い電源電圧範囲に対して安定動作が可能
となる。
とする制御インバータ１０によって電源電圧の高低を判
別し、これによってセンスアンプ２７の出力ＳＯを増幅
用インバータ７の論理閾値変換用ＰｃｈＦＥＴ６に入力
させるか、電源電圧を入力させるかを選択することによ
り、増幅用インバータ７の閾値を可変とする。 【効果】 幅広い電源電圧範囲に対して安定動作が可能
となる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路のメ
モリに関する。
モリに関する。
【０００２】
【従来の技術】図２に従来例を示す。メモリセル２１よ
り出力された信号ＭＯは、メモリの出力とセンスアンプ
のバランスによって決められた基準電圧Ｖｒｅｆを基準
電圧発生回路２２より出力し、センスアンプ２３によっ
て、信号ＭＯが基準電圧Ｖｒｅｆよりも高電位または低
電位であれば、このセンスアンプ出力信号ＳＯはレベル
を反転して低電位または高電位の信号が出力される。Ｓ
Ｏの信号レベルによって決められた増幅用インバータ３
５であるＰｃｈＦＥＴ３０によってＨレベルまたは、Ｎ
ｃｈＦＥＴ３１によってＬレベルを出力する。ここで、
電流制御用ＮｃｈＦＥＴ３２は、ＳＯの信号出力に対
し、貫通電流防止のために設けられたＦＥＴである。２
４は出力バッファ回路である。
り出力された信号ＭＯは、メモリの出力とセンスアンプ
のバランスによって決められた基準電圧Ｖｒｅｆを基準
電圧発生回路２２より出力し、センスアンプ２３によっ
て、信号ＭＯが基準電圧Ｖｒｅｆよりも高電位または低
電位であれば、このセンスアンプ出力信号ＳＯはレベル
を反転して低電位または高電位の信号が出力される。Ｓ
Ｏの信号レベルによって決められた増幅用インバータ３
５であるＰｃｈＦＥＴ３０によってＨレベルまたは、Ｎ
ｃｈＦＥＴ３１によってＬレベルを出力する。ここで、
電流制御用ＮｃｈＦＥＴ３２は、ＳＯの信号出力に対
し、貫通電流防止のために設けられたＦＥＴである。２
４は出力バッファ回路である。
【０００３】例えば、従来の回路において、各回路内部
で電源配線路３３を３Ｖ及び接地配線路３４をＧＮＤと
し、各ＦＥＴのバランス調整を行った場合、図３に示す
ように、各出力信号は上記に示す通りとなり、バッファ
の出力信号ＹＯが出力される。
で電源配線路３３を３Ｖ及び接地配線路３４をＧＮＤと
し、各ＦＥＴのバランス調整を行った場合、図３に示す
ように、各出力信号は上記に示す通りとなり、バッファ
の出力信号ＹＯが出力される。
【０００４】
【発明が解決しようとする課題】近年、デバイス加工技
術の発展に伴い、微細化、高集積化、低消費電力化等の
技術が著しく発展した為に、使用する電源電圧は低下す
る傾向にあり、現在、使用されている電源電圧と、これ
から発展に伴った低電圧の電源電圧が混在する状況にあ
る。集積回路内部でもこれら上記のニーズにあった論理
閾値レベルの選択が必要となる。
術の発展に伴い、微細化、高集積化、低消費電力化等の
技術が著しく発展した為に、使用する電源電圧は低下す
る傾向にあり、現在、使用されている電源電圧と、これ
から発展に伴った低電圧の電源電圧が混在する状況にあ
る。集積回路内部でもこれら上記のニーズにあった論理
閾値レベルの選択が必要となる。
【０００５】一方、図２の同条件にて、電源配線路３３
を３Ｖから５Ｖに設定した場合、センスアンプ直後の増
幅インバータ３５の回路閾値電圧が電源電圧によって異
なってしまうため、３Ｖで該増幅インバータ３５の最適
化をはかると、センスアンプの出力の振幅が該増幅イン
バータ３５の回路閾値電圧に達せず、図４のように、Ｙ
Ｏ出力レベルが論理レベルまで上がらずＬレベルのまま
の状態になってしまう。
を３Ｖから５Ｖに設定した場合、センスアンプ直後の増
幅インバータ３５の回路閾値電圧が電源電圧によって異
なってしまうため、３Ｖで該増幅インバータ３５の最適
化をはかると、センスアンプの出力の振幅が該増幅イン
バータ３５の回路閾値電圧に達せず、図４のように、Ｙ
Ｏ出力レベルが論理レベルまで上がらずＬレベルのまま
の状態になってしまう。
【０００６】そこで本発明では、上記の問題を解決する
べく、幅広い電源電圧範囲で安定動作させることが可能
なメモリを提供することが目的である。
べく、幅広い電源電圧範囲で安定動作させることが可能
なメモリを提供することが目的である。
【０００７】
【課題を解決するための手段】メモリより出力された信
号と基準電圧発生回路より出力される基準電圧とをセン
スアンプによって比較し、出力されたセンスアンプの出
力信号を増幅するための初段のバッファ回路において、
基準電圧発生回路より出力される基準電圧を制御信号と
して、異なる電源電圧を基準電圧によって判別するため
に設けられたＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成された
制御インバータのゲート幅の比を、各電源電圧の基準電
圧に従う回路閾値電圧に対応する値に設定し、その出力
結果によって制御されるＰｃｈＦＥＴ、ＮｃｈＦＥＴで
構成された二段のインバータと、ＰｃｈＦＥＴ、Ｎｃｈ
ＦＥＴで構成されるトランスファーゲートとプルアップ
用ＰｃｈＦＥＴとからなるレベル変換制御部を用いて、
上記センスアンプの出力を該トランスファーゲートの入
力部へ接続し、該トランスファーゲートの出力をプルア
ップ用ＰｃｈＦＥＴ及び回路閾値電圧調整用のＰｃｈＦ
ＥＴの入力と接続させ、異なる電源電圧の変化によって
変わる基準電圧の変化に従い、上記制御インバータの制
御信号によってセンスアンプの出力信号を入力するか、
プルアップ用ＰｃｈＦＥＴによってレベルクリアップさ
れた信号を入力とするかを決定させることにより、Ｐｃ
ｈＦＥＴ、ＮｃｈＦＥＴのゲート幅の比が選択され、異
なる電源電圧の選択に対し、回路閾値電圧の調整を行う
ようにしたことを特徴とするバッファ回路である。
号と基準電圧発生回路より出力される基準電圧とをセン
スアンプによって比較し、出力されたセンスアンプの出
力信号を増幅するための初段のバッファ回路において、
基準電圧発生回路より出力される基準電圧を制御信号と
して、異なる電源電圧を基準電圧によって判別するため
に設けられたＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成された
制御インバータのゲート幅の比を、各電源電圧の基準電
圧に従う回路閾値電圧に対応する値に設定し、その出力
結果によって制御されるＰｃｈＦＥＴ、ＮｃｈＦＥＴで
構成された二段のインバータと、ＰｃｈＦＥＴ、Ｎｃｈ
ＦＥＴで構成されるトランスファーゲートとプルアップ
用ＰｃｈＦＥＴとからなるレベル変換制御部を用いて、
上記センスアンプの出力を該トランスファーゲートの入
力部へ接続し、該トランスファーゲートの出力をプルア
ップ用ＰｃｈＦＥＴ及び回路閾値電圧調整用のＰｃｈＦ
ＥＴの入力と接続させ、異なる電源電圧の変化によって
変わる基準電圧の変化に従い、上記制御インバータの制
御信号によってセンスアンプの出力信号を入力するか、
プルアップ用ＰｃｈＦＥＴによってレベルクリアップさ
れた信号を入力とするかを決定させることにより、Ｐｃ
ｈＦＥＴ、ＮｃｈＦＥＴのゲート幅の比が選択され、異
なる電源電圧の選択に対し、回路閾値電圧の調整を行う
ようにしたことを特徴とするバッファ回路である。
【０００８】また、メモリより出力された信号と基準電
圧発生回路より出力される基準電圧とをセンスアンプに
よって比較し、出力されたセンスアンプの出力信号を増
幅するための初段のバッファ回路において、基準電圧発
生回路より出力される基準電圧を制御信号として、異な
る電源電圧を基準電圧によって判別するために設けられ
たＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成された制御インバ
ータのゲート幅の比を、各電源電圧の基準電圧に従う回
路閾値電圧に対応する値に設定し、その出力結果によっ
て制御されるＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成された
インバータと、ＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成され
るトランスファーゲートとプルダウン用ＮｃｈＦＥＴと
からなるレベル変換制御部を用いて、上記センスアンプ
の出力を該トランスファーゲートの入力部へ接続し、該
トランスファーゲートの出力をプルダウン用ＮｃｈＦＥ
Ｔ及び回路閾値電圧調整用のＮｃｈＦＥＴの入力と接続
させ、異なる電源電圧の変化によって変わる基準電圧の
変化に従い、上記制御インバータの制御信号によってセ
ンスアンプの出力信号を入力するか、プルダウン用Ｎｃ
ｈＦＥＴによってレベルクリアップされた信号を入力と
するかを決定させることにより、ＰｃｈＦＥＴ、Ｎｃｈ
ＦＥＴのゲート幅の比が選択され、異なる電源電圧の選
択に対し、回路閾値電圧の調整を行うようにしたことを
特徴とするバッファ回路である。
圧発生回路より出力される基準電圧とをセンスアンプに
よって比較し、出力されたセンスアンプの出力信号を増
幅するための初段のバッファ回路において、基準電圧発
生回路より出力される基準電圧を制御信号として、異な
る電源電圧を基準電圧によって判別するために設けられ
たＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成された制御インバ
ータのゲート幅の比を、各電源電圧の基準電圧に従う回
路閾値電圧に対応する値に設定し、その出力結果によっ
て制御されるＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成された
インバータと、ＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成され
るトランスファーゲートとプルダウン用ＮｃｈＦＥＴと
からなるレベル変換制御部を用いて、上記センスアンプ
の出力を該トランスファーゲートの入力部へ接続し、該
トランスファーゲートの出力をプルダウン用ＮｃｈＦＥ
Ｔ及び回路閾値電圧調整用のＮｃｈＦＥＴの入力と接続
させ、異なる電源電圧の変化によって変わる基準電圧の
変化に従い、上記制御インバータの制御信号によってセ
ンスアンプの出力信号を入力するか、プルダウン用Ｎｃ
ｈＦＥＴによってレベルクリアップされた信号を入力と
するかを決定させることにより、ＰｃｈＦＥＴ、Ｎｃｈ
ＦＥＴのゲート幅の比が選択され、異なる電源電圧の選
択に対し、回路閾値電圧の調整を行うようにしたことを
特徴とするバッファ回路である。
【０００９】
【作用】ＰｃｈＦＥＴ及びＮｃｈＦＥＴは、電源電圧や
ゲート幅の比によって回路閾値電圧が異なり、基準電圧
発生回路で出力される基準電圧は、異なる電源電圧にお
いて各基準電圧値がレベルクリアップされているので、
回路閾値電圧を修正するために基準電圧を用いて、回路
閾値電圧を修正することにより異なる電源電圧において
も安定動作が可能となる。
ゲート幅の比によって回路閾値電圧が異なり、基準電圧
発生回路で出力される基準電圧は、異なる電源電圧にお
いて各基準電圧値がレベルクリアップされているので、
回路閾値電圧を修正するために基準電圧を用いて、回路
閾値電圧を修正することにより異なる電源電圧において
も安定動作が可能となる。
【００１０】
【実施例】以下、図面を参照し、この発明を実施例につ
いて説明する。
いて説明する。
【００１１】図１は、本発明による実施例を示した図で
ある。
ある。
【００１２】この回路は、異なる２電源電圧において、
センスアンプ直後のインバータの回路閾値電圧を調整す
るために、基準電圧発生回路２６より出力される各基準
電圧の回路閾値電圧に設定された制御インバータ１０に
よって制御されるレベル変換制御部２９と、メモリセル
２５より出力された信号ＭＯと基準電圧Ｖｒｅｆを比較
するセンスアンプ２７及び上記構成を考慮に入れた出力
部３６によって構成されている。
センスアンプ直後のインバータの回路閾値電圧を調整す
るために、基準電圧発生回路２６より出力される各基準
電圧の回路閾値電圧に設定された制御インバータ１０に
よって制御されるレベル変換制御部２９と、メモリセル
２５より出力された信号ＭＯと基準電圧Ｖｒｅｆを比較
するセンスアンプ２７及び上記構成を考慮に入れた出力
部３６によって構成されている。
【００１３】一例として制御インバータ１０は、３Ｖの
基準電圧と５Ｖの基準電圧を判別できるようにＰｃｈＦ
ＥＴ８とＮｃｈＦＥＴ９の設定を行い、電源電圧を３Ｖ
とした場合、センスアンプ直後の増幅用インバータ７
は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２のゲート幅の比に
よって設定し、電源電圧５Ｖとした場合、増幅用インバ
ータ７は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２を補うため
に設けたＰｃｈＦＥＴ６によって増幅用インバータ７の
回路閾値電圧を変換させ、５Ｖでも同様に使用できるメ
モリ回路について以下に説明を行う。なお、接地配線路
４はＧＮＤ、電源配線路３は各動作時の電源電圧であ
る。
基準電圧と５Ｖの基準電圧を判別できるようにＰｃｈＦ
ＥＴ８とＮｃｈＦＥＴ９の設定を行い、電源電圧を３Ｖ
とした場合、センスアンプ直後の増幅用インバータ７
は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２のゲート幅の比に
よって設定し、電源電圧５Ｖとした場合、増幅用インバ
ータ７は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２を補うため
に設けたＰｃｈＦＥＴ６によって増幅用インバータ７の
回路閾値電圧を変換させ、５Ｖでも同様に使用できるメ
モリ回路について以下に説明を行う。なお、接地配線路
４はＧＮＤ、電源配線路３は各動作時の電源電圧であ
る。
【００１４】また、電源電圧が通常使用する動作電圧と
して設定されている回路閾値電圧は、図５に示されるＰ
ｃｈＦＥＴ、ＮｃｈＦＥＴのべーと電圧によるドレイン
・ソース間の抵抗によって決定される。ＮｃｈＦＥＴの
Ｎ２は、Ｎ１よりもゲート幅が広いため、ドレイン・ソ
ース間の抵抗は、Ｎ１よりも抵抗値が下がり、ＰｃｈＦ
ＥＴも同様にＰ２は、Ｐ１よりもゲート幅が広いのでＰ
１よりも抵抗値が低くなっている。ここで、インバータ
を構成するためにＰｃｈＦＥＴをＰ２、ＮｃｈＦＥＴを
Ｎ２によって組み合わせ、入力電圧をＧＮＤレベルから
動作電源電圧まで変化させると、図６に示される通常の
インバータの出力のようになる。入力電圧が０Ｖ時は、
図７（ａ）のようにＰｃｈＦＥＴはオン状態、ＮｃｈＦ
ＥＴはオフ状態と近似的に見ることができ、徐々にゲー
ト電圧を上げて行くにつれ、ＰｃｈＦＥＴの抵抗は上が
り、ＮｃｈＦＥＴの抵抗は下がり、この場合において
は、動作電源電圧の半分となる中間電圧でＰｃｈＦＥＴ
とＮｃｈＦＥＴのドレイン・ソース間の抵抗が同じにな
るため、図７（ｂ）に示される出力は入力電圧と等しく
なる。このような入力と出力電圧が同電圧となる電圧が
回路閾値電圧となる。なお、この入力電圧を時間的に上
昇させ、電源電圧と同じになると、図７（ｃ）に示され
るようにＰｃｈＦＥＴは近似的オープン状態となり、Ｎ
ｃｈＦＥＴのオン抵抗により出力は、ＧＮＤレベルとな
る。そのため、各ＦＥＴのゲート幅を調整することによ
り、回路閾値電圧は調整できるようになっている。
して設定されている回路閾値電圧は、図５に示されるＰ
ｃｈＦＥＴ、ＮｃｈＦＥＴのべーと電圧によるドレイン
・ソース間の抵抗によって決定される。ＮｃｈＦＥＴの
Ｎ２は、Ｎ１よりもゲート幅が広いため、ドレイン・ソ
ース間の抵抗は、Ｎ１よりも抵抗値が下がり、ＰｃｈＦ
ＥＴも同様にＰ２は、Ｐ１よりもゲート幅が広いのでＰ
１よりも抵抗値が低くなっている。ここで、インバータ
を構成するためにＰｃｈＦＥＴをＰ２、ＮｃｈＦＥＴを
Ｎ２によって組み合わせ、入力電圧をＧＮＤレベルから
動作電源電圧まで変化させると、図６に示される通常の
インバータの出力のようになる。入力電圧が０Ｖ時は、
図７（ａ）のようにＰｃｈＦＥＴはオン状態、ＮｃｈＦ
ＥＴはオフ状態と近似的に見ることができ、徐々にゲー
ト電圧を上げて行くにつれ、ＰｃｈＦＥＴの抵抗は上が
り、ＮｃｈＦＥＴの抵抗は下がり、この場合において
は、動作電源電圧の半分となる中間電圧でＰｃｈＦＥＴ
とＮｃｈＦＥＴのドレイン・ソース間の抵抗が同じにな
るため、図７（ｂ）に示される出力は入力電圧と等しく
なる。このような入力と出力電圧が同電圧となる電圧が
回路閾値電圧となる。なお、この入力電圧を時間的に上
昇させ、電源電圧と同じになると、図７（ｃ）に示され
るようにＰｃｈＦＥＴは近似的オープン状態となり、Ｎ
ｃｈＦＥＴのオン抵抗により出力は、ＧＮＤレベルとな
る。そのため、各ＦＥＴのゲート幅を調整することによ
り、回路閾値電圧は調整できるようになっている。
【００１５】図１に示される制御インバータ１０は、図
６に示す５Ｖ時の基準電圧値ＶＲＥＦ５と３Ｖ時の基準
電圧ＶＲＥＦ３の中間レベルとなるようにＰｃｈＦＥＴ
８及びＮｃｈＦＥＴ９のゲート幅の比によって入力と出
力電圧が一致するように設定されているので、次段につ
ながるレベル変換制御部２９のＰｃｈＦＥＴ１１及びＮ
ｃｈＦＥＴ１２によって構成されるインバータ１３の入
力は、３Ｖ時はＨレベルであるため、Ｌレベルが出力さ
れ、５Ｖ時はＬレベルが入力されるので，Ｈレベルの信
号を出力し、ＰｃｈＦＥＴ１４とＮｃｈＦＥＴ１５で構
成されている次段のインバータ１６の出力は、３Ｖ時が
Ｈレベル、５Ｖ時にはＬレベル信号を出力し、３Ｖ時で
は、ＰｃｈＦＥＴ１７とＮｃｈＦＥＴ１８によって構成
されたトランスファーゲート１９は閉鎖されてしまい、
インバータ１３の出力に接続されたプルアップ用Ｐｃｈ
ＦＥＴ２０によってプルアップされ、ＶＳＯへレベルク
リップされたＨレベルの信号が出力され、回路閾値電圧
調整用ＰｃｈＦＥＴ６は閉鎖する。また、５Ｖ時におい
てプルアップ用ＰｃｈＦＥＴ２０は、該インバータ１３
によりオフ状態となり、トランスファーゲート１９は、
インバータ１３及び１６によって解放され、ＳＯの出力
信号によって回路閾値電圧調整用ＰｃｈＦＥＴ６を駆動
するようになっている。
６に示す５Ｖ時の基準電圧値ＶＲＥＦ５と３Ｖ時の基準
電圧ＶＲＥＦ３の中間レベルとなるようにＰｃｈＦＥＴ
８及びＮｃｈＦＥＴ９のゲート幅の比によって入力と出
力電圧が一致するように設定されているので、次段につ
ながるレベル変換制御部２９のＰｃｈＦＥＴ１１及びＮ
ｃｈＦＥＴ１２によって構成されるインバータ１３の入
力は、３Ｖ時はＨレベルであるため、Ｌレベルが出力さ
れ、５Ｖ時はＬレベルが入力されるので，Ｈレベルの信
号を出力し、ＰｃｈＦＥＴ１４とＮｃｈＦＥＴ１５で構
成されている次段のインバータ１６の出力は、３Ｖ時が
Ｈレベル、５Ｖ時にはＬレベル信号を出力し、３Ｖ時で
は、ＰｃｈＦＥＴ１７とＮｃｈＦＥＴ１８によって構成
されたトランスファーゲート１９は閉鎖されてしまい、
インバータ１３の出力に接続されたプルアップ用Ｐｃｈ
ＦＥＴ２０によってプルアップされ、ＶＳＯへレベルク
リップされたＨレベルの信号が出力され、回路閾値電圧
調整用ＰｃｈＦＥＴ６は閉鎖する。また、５Ｖ時におい
てプルアップ用ＰｃｈＦＥＴ２０は、該インバータ１３
によりオフ状態となり、トランスファーゲート１９は、
インバータ１３及び１６によって解放され、ＳＯの出力
信号によって回路閾値電圧調整用ＰｃｈＦＥＴ６を駆動
するようになっている。
【００１６】メモリセル２５より出力された出力信号Ｍ
Ｏは、センスアンプのバランスによって決められた基準
電圧発生回路２６より出力される基準電圧Ｖｒｅｆとセ
ンスアンプ２７によって比較し、反転レベルとなって出
力された信号ＳＯは基準電圧に従い、制御インバータ１
０によって、上記の動作条件に従い３Ｖ及び５Ｖの判定
をするため、３Ｖ時にはＰｃｈＦＥＴ２０によってＰｃ
ｈＦＥＴ６がレベルクリップされるので、ＰｃｈＦＥＴ
１及びＮｃｈＦＥＴ２によって構成されたインバータ７
が初段のバッファとしてＹＯＳへ信号出力し、図８の出
力波形のように出力される。また５Ｖ時には、トランス
ファーゲート１９が解放されたために、ＰｃｈＦＥＴ６
は、センスアンプの出力信号ＳＯによってオンまたはオ
フ状態となり、該インバータ７は、ＰｃｈＦＥＴ１及び
ＰｃｈＦＥＴ６とＮｃｈＦＥＴ２のゲート幅の比によっ
て回路閾値電圧が決まり、ＰｃｈＦＥＴ１及びＰｃｈＦ
ＥＴ６は並列であることからＰｃｈＦＥＴのオン抵抗が
下がり、回路閾値電圧が上がるので、ＹＯＳは３Ｖ動作
と同様に反転増幅した信号により、出力バッファ回路３
７に入力され、該出力バッファ回路よりＬレベル，Ｈレ
ベルのフルスイングした信号がＯＵＴＳへ出力され、図
９に示されるような波形となり、図４のＯＵＴようには
ならない。
Ｏは、センスアンプのバランスによって決められた基準
電圧発生回路２６より出力される基準電圧Ｖｒｅｆとセ
ンスアンプ２７によって比較し、反転レベルとなって出
力された信号ＳＯは基準電圧に従い、制御インバータ１
０によって、上記の動作条件に従い３Ｖ及び５Ｖの判定
をするため、３Ｖ時にはＰｃｈＦＥＴ２０によってＰｃ
ｈＦＥＴ６がレベルクリップされるので、ＰｃｈＦＥＴ
１及びＮｃｈＦＥＴ２によって構成されたインバータ７
が初段のバッファとしてＹＯＳへ信号出力し、図８の出
力波形のように出力される。また５Ｖ時には、トランス
ファーゲート１９が解放されたために、ＰｃｈＦＥＴ６
は、センスアンプの出力信号ＳＯによってオンまたはオ
フ状態となり、該インバータ７は、ＰｃｈＦＥＴ１及び
ＰｃｈＦＥＴ６とＮｃｈＦＥＴ２のゲート幅の比によっ
て回路閾値電圧が決まり、ＰｃｈＦＥＴ１及びＰｃｈＦ
ＥＴ６は並列であることからＰｃｈＦＥＴのオン抵抗が
下がり、回路閾値電圧が上がるので、ＹＯＳは３Ｖ動作
と同様に反転増幅した信号により、出力バッファ回路３
７に入力され、該出力バッファ回路よりＬレベル，Ｈレ
ベルのフルスイングした信号がＯＵＴＳへ出力され、図
９に示されるような波形となり、図４のＯＵＴようには
ならない。
【００１７】図１０は、本発明による他の実施例を示し
た図である。
た図である。
【００１８】この回路は、異なる２電源電圧において、
センスアンプ直後のインバータの回路閾値電圧を調整す
るために、基準電圧発生回路２６より出力される各基準
電圧の回路閾値電圧に設定された制御インバータ１０に
よって制御されるレベル変換制御部２９と、メモリセル
２５より出力された信号ＭＯと基準電圧Ｖｒｅｆを比較
するセンスアンプ２７及び上記構成を考慮に入れた出力
部３６によって構成されている。
センスアンプ直後のインバータの回路閾値電圧を調整す
るために、基準電圧発生回路２６より出力される各基準
電圧の回路閾値電圧に設定された制御インバータ１０に
よって制御されるレベル変換制御部２９と、メモリセル
２５より出力された信号ＭＯと基準電圧Ｖｒｅｆを比較
するセンスアンプ２７及び上記構成を考慮に入れた出力
部３６によって構成されている。
【００１９】一例として制御インバータ１０は、３Ｖの
基準電圧と５Ｖの基準電圧を判別できるようにＰｃｈＦ
ＥＴ８とＮｃｈＦＥＴ９の設定を行い、電源電圧を５Ｖ
とした場合、センスアンプ直後の増幅用インバータ７
は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２のゲート幅の比に
よって設定し、電源電圧３Ｖとした場合、増幅用インバ
ータ７は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２を補うため
に設けたＮｃｈＦＥＴ６′によって増幅用インバータ７
の回路閾値電圧を変換させ、３Ｖでも同様に使用できる
メモリ回路について以下に説明を行う。なお、接地配線
路４はＧＮＤ，電源配線路３は各動作時の電源電圧であ
る。
基準電圧と５Ｖの基準電圧を判別できるようにＰｃｈＦ
ＥＴ８とＮｃｈＦＥＴ９の設定を行い、電源電圧を５Ｖ
とした場合、センスアンプ直後の増幅用インバータ７
は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２のゲート幅の比に
よって設定し、電源電圧３Ｖとした場合、増幅用インバ
ータ７は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２を補うため
に設けたＮｃｈＦＥＴ６′によって増幅用インバータ７
の回路閾値電圧を変換させ、３Ｖでも同様に使用できる
メモリ回路について以下に説明を行う。なお、接地配線
路４はＧＮＤ，電源配線路３は各動作時の電源電圧であ
る。
【００２０】また、電源電圧が通常使用する動作電圧と
して設定されている回路閾値電圧は、図５に示されるＰ
ｃｈＦＥＴ，ＮｃｈＦＥＴのゲート電圧によるドレイン
・ソース間の抵抗によって決定される。ＮｃｈＦＥＴの
Ｎ２は、Ｎ１よりもゲート幅が広いため、ドレイン・ソ
ース間の抵抗は、Ｎ１よりも抵抗値が下がり、ＰｃｈＦ
ＥＴも同様にＰ２は、Ｐ１よりもゲート幅が広いのでＰ
１よりも抵抗値が低くなっている。ここで、インバータ
を構成するためにＰｃｈＦＥＴをＰ２、ＮｃｈＦＥＴを
Ｎ２によって組み合わせ、入力電圧をＧＮＤレベルから
動作電源電圧まで変化させると、図６に示される通常の
インバータの出力のようになる。入力電圧が０Ｖ時は、
図７（ａ）にようにＰｃｈＦＥＴはオン状態、ＮｃｈＦ
ＥＴはオフ状態と近似的に見ることができ、徐々にゲー
ト電圧を上げて行くにつれ、ＰｃｈＦＥＴの抵抗は上が
り、ＮｃｈＦＥＴの抵抗は下がり、この場合において
は、動作電源電圧の半分となる中間電圧でＰｃｈＦＥＴ
とＮｃｈＦＥＴのドレイン・ソース間の抵抗が同じにな
るため、図７（ｂ）に示される出力は入力電圧と等しく
なる。このような入力と出力電圧が同電圧となる電圧が
回路閾値電圧となる。なお、この入力電圧を時間的に上
昇させ、電源電圧と同じになると、図７（ｃ）に示され
るようにＰｃｈＦＥＴは近似的オープン状態となり、Ｎ
ｃｈＦＥＴのオン抵抗により出力は、ＧＮＤレベルとな
る。そのため、各ＦＥＴのゲート幅を調整することによ
り、回路閾値電圧は調整できるようになっている。
して設定されている回路閾値電圧は、図５に示されるＰ
ｃｈＦＥＴ，ＮｃｈＦＥＴのゲート電圧によるドレイン
・ソース間の抵抗によって決定される。ＮｃｈＦＥＴの
Ｎ２は、Ｎ１よりもゲート幅が広いため、ドレイン・ソ
ース間の抵抗は、Ｎ１よりも抵抗値が下がり、ＰｃｈＦ
ＥＴも同様にＰ２は、Ｐ１よりもゲート幅が広いのでＰ
１よりも抵抗値が低くなっている。ここで、インバータ
を構成するためにＰｃｈＦＥＴをＰ２、ＮｃｈＦＥＴを
Ｎ２によって組み合わせ、入力電圧をＧＮＤレベルから
動作電源電圧まで変化させると、図６に示される通常の
インバータの出力のようになる。入力電圧が０Ｖ時は、
図７（ａ）にようにＰｃｈＦＥＴはオン状態、ＮｃｈＦ
ＥＴはオフ状態と近似的に見ることができ、徐々にゲー
ト電圧を上げて行くにつれ、ＰｃｈＦＥＴの抵抗は上が
り、ＮｃｈＦＥＴの抵抗は下がり、この場合において
は、動作電源電圧の半分となる中間電圧でＰｃｈＦＥＴ
とＮｃｈＦＥＴのドレイン・ソース間の抵抗が同じにな
るため、図７（ｂ）に示される出力は入力電圧と等しく
なる。このような入力と出力電圧が同電圧となる電圧が
回路閾値電圧となる。なお、この入力電圧を時間的に上
昇させ、電源電圧と同じになると、図７（ｃ）に示され
るようにＰｃｈＦＥＴは近似的オープン状態となり、Ｎ
ｃｈＦＥＴのオン抵抗により出力は、ＧＮＤレベルとな
る。そのため、各ＦＥＴのゲート幅を調整することによ
り、回路閾値電圧は調整できるようになっている。
【００２１】図１０に示される制御インバータ１０は、
図６に示す５Ｖ時の基準電圧値ＶＲＥＦ５と３Ｖ時の基
準電圧ＶＲＥＦ３の中間レベルとなるようにＰｃｈＦＥ
Ｔ８及びＮｃｈＦＥＴ９のゲート幅の比によって入力と
出力電圧が一致するように設定されているので、次段に
つながるレベル変換制御部２９のＰｃｈＦＥＴ１１及び
ＮｃｈＦＥＴ１２によって構成されるインバータ１３の
入力は、３Ｖ時はＨレベルであるため、Ｌレベルが出力
され、５Ｖ時はＬレベルが入力されるので、Ｈレベルの
信号を出力し、５Ｖ時では、ＰｃｈＦＥＴ１７とＮｃｈ
ＦＥＴ１８によって構成されたトランスファーゲート１
９は閉鎖されてしまい、インバータ１３の出力に接続さ
れたプルダウン用ＮｃｈＦＥＴ２０′によってプルダウ
ンされ、ＶＳＯへレベルクリップされたＬレベルの信号
が出力され、回路閾値電圧調整用ＮｃｈＦＥＴ６′は閉
鎖する。また、３Ｖ時においてプルダウン用ＮｃｈＦＥ
Ｔ２０′は、該インバータ１３によりオフ状態となり、
トランスファーゲート１９は、制御インバータ１０及び
インバータ１３によって解放され、ＳＯの出力信号によ
って回路閾値電圧調整用ＮｃｈＦＥＴ６′を駆動するよ
うになっている。
図６に示す５Ｖ時の基準電圧値ＶＲＥＦ５と３Ｖ時の基
準電圧ＶＲＥＦ３の中間レベルとなるようにＰｃｈＦＥ
Ｔ８及びＮｃｈＦＥＴ９のゲート幅の比によって入力と
出力電圧が一致するように設定されているので、次段に
つながるレベル変換制御部２９のＰｃｈＦＥＴ１１及び
ＮｃｈＦＥＴ１２によって構成されるインバータ１３の
入力は、３Ｖ時はＨレベルであるため、Ｌレベルが出力
され、５Ｖ時はＬレベルが入力されるので、Ｈレベルの
信号を出力し、５Ｖ時では、ＰｃｈＦＥＴ１７とＮｃｈ
ＦＥＴ１８によって構成されたトランスファーゲート１
９は閉鎖されてしまい、インバータ１３の出力に接続さ
れたプルダウン用ＮｃｈＦＥＴ２０′によってプルダウ
ンされ、ＶＳＯへレベルクリップされたＬレベルの信号
が出力され、回路閾値電圧調整用ＮｃｈＦＥＴ６′は閉
鎖する。また、３Ｖ時においてプルダウン用ＮｃｈＦＥ
Ｔ２０′は、該インバータ１３によりオフ状態となり、
トランスファーゲート１９は、制御インバータ１０及び
インバータ１３によって解放され、ＳＯの出力信号によ
って回路閾値電圧調整用ＮｃｈＦＥＴ６′を駆動するよ
うになっている。
【００２２】メモリセル２５より出力された出力信号Ｍ
Ｏは、センスアンプのバランスによってきめられた基準
電圧発生回路２６より出力される基準電圧Ｖｒｅｆとセ
ンスアンプ２７によって比較し、反転レベルとなって出
力された信号ＳＯは基準電圧に従い、制御インバータ１
０によって、上記の動作条件に従い３Ｖ及び５Ｖの判定
をするため、５Ｖ時にはＮｃｈＦＥＴ２０′によってＮ
ｃｈＦＥＴ６′がレベルクリップされるので、ＰｃｈＦ
ＥＴ１及びＮｃｈＦＥＴ２によって構成されたインバー
タ７が初段のバッファとしてＹＯＳへ信号出力する。ま
た３Ｖ時には、トランスファーゲート１９が解放された
ために、ＮｃｈＦＥＴ６′は、センスアンプの出力信号
ＳＯによってオンまたはオフ状態となり、該インバータ
７は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ６′及びＮｃｈＦ
２のゲート幅の比によって回路閾値電圧が決まり、Ｎｃ
ｈＦＥＴ２及びＮｃｈＦＥＴ６′は並列であることから
ＮｃｈＦＥＴのオン抵抗が下がり、回路閾値電圧が下げ
るので、ＹＯＳは５Ｖ動作と同様に反転増幅した信号に
より、出力バッファ回路３７に入力され、該出力バッフ
ァ回路よりＬレベル，Ｈレベルのフルスイングした信号
がＯＵＴＳへ出力される。
Ｏは、センスアンプのバランスによってきめられた基準
電圧発生回路２６より出力される基準電圧Ｖｒｅｆとセ
ンスアンプ２７によって比較し、反転レベルとなって出
力された信号ＳＯは基準電圧に従い、制御インバータ１
０によって、上記の動作条件に従い３Ｖ及び５Ｖの判定
をするため、５Ｖ時にはＮｃｈＦＥＴ２０′によってＮ
ｃｈＦＥＴ６′がレベルクリップされるので、ＰｃｈＦ
ＥＴ１及びＮｃｈＦＥＴ２によって構成されたインバー
タ７が初段のバッファとしてＹＯＳへ信号出力する。ま
た３Ｖ時には、トランスファーゲート１９が解放された
ために、ＮｃｈＦＥＴ６′は、センスアンプの出力信号
ＳＯによってオンまたはオフ状態となり、該インバータ
７は、ＰｃｈＦＥＴ１とＮｃｈＦＥＴ６′及びＮｃｈＦ
２のゲート幅の比によって回路閾値電圧が決まり、Ｎｃ
ｈＦＥＴ２及びＮｃｈＦＥＴ６′は並列であることから
ＮｃｈＦＥＴのオン抵抗が下がり、回路閾値電圧が下げ
るので、ＹＯＳは５Ｖ動作と同様に反転増幅した信号に
より、出力バッファ回路３７に入力され、該出力バッフ
ァ回路よりＬレベル，Ｈレベルのフルスイングした信号
がＯＵＴＳへ出力される。
【００２３】
【発明の効果】本発明によれば、上記のように各基準電
圧を判別できるよう制御インバータの回路閾値電圧を設
定することにより、外部からの入力設定を行わずに、異
なる電源電圧間の動作に対し、初段のバッファ回路の回
路閾値電圧を調整することができるため、各電源電圧動
作において、安定動作を行うことができる。また、動作
電源電圧を変えたとしても、制御インバータの回路閾値
電圧及び初段のバッファ回路の回路閾値電圧を調整する
ことにより同様に扱うことができる。
圧を判別できるよう制御インバータの回路閾値電圧を設
定することにより、外部からの入力設定を行わずに、異
なる電源電圧間の動作に対し、初段のバッファ回路の回
路閾値電圧を調整することができるため、各電源電圧動
作において、安定動作を行うことができる。また、動作
電源電圧を変えたとしても、制御インバータの回路閾値
電圧及び初段のバッファ回路の回路閾値電圧を調整する
ことにより同様に扱うことができる。
【図１】この発明の実施例を示すメモリ回路の電気回路
図である。
図である。
【図２】従来例を示すメモリ回路の電気回路図である。
【図３】従来例の動作電圧が３Ｖ時の電圧波形図であ
る。
る。
【図４】従来例の動作電圧が５Ｖ時の電圧波形図であ
る。
る。
【図５】ＦＥＴのゲート電圧に対するドレイン・ソース
間の抵抗値の特性図である。
間の抵抗値の特性図である。
【図６】入力電圧の時間的変化に対する出力電圧変化の
特性図である。
特性図である。
【図７】ＦＥＴの等価回路図である。
【図８】この発明の動作電圧が３Ｖ時の電圧波形図であ
る。
る。
【図９】この発明の動作電圧が５Ｖ時の電圧波形図であ
る。
る。
【図１０】この発明の他の実施例を示すメモリ回路の電
気回路図である。
気回路図である。
３ 電源配線路 ４ 接地配線路 ６ 論理閾値変換用ＰｃｈＦＥＴ ６' 論理閾値変換用ＮｃｈＦＥＴ １０ 制御用インバータ ７ 増幅用インバータ １３，１６ インバータ １９ トランスファーゲート １，８，１１，１４，１７ ＰｃｈＦＥＴ ２，９，１２，１５，１８ ＮｃｈＦＥＴ ５ 貫通防止用ＮｃｈＦＥＴ ２０ プルアップ用ＰｃｈＦＥＴ ２０' プルダウン用ＮｃｈＦＥＴ ２５ メモリセル ２６ 基準電圧発生回路 ２７ センスアンプ ２９ レベル変換制御部 ３６ 出力部 ３７ 出力バッファ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8321−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｋ
Claims (2)
- 【請求項１】 メモリより出力された信号と基準電圧発
生回路より出力される基準電圧とをセンスアンプによっ
て比較し、出力されたセンスアンプの出力信号を増幅す
るための初段のバッファ回路において、基準電圧発生回
路より出力される基準電圧を制御信号として、異なる電
源電圧を基準電圧によって判別するために設けられたＰ
ｃｈＦＥＴ、ＮｃｈＦＥＴで構成された制御インバータ
のゲート幅の比を、各電源電圧の基準電圧に従う回路閾
値電圧に対応する値に設定し、その出力結果によって制
御されるＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成された二段
のインバータと、ＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成さ
れるトランスファーゲートとプルアップ用ＰｃｈＦＥＴ
とからなるレベル変換制御部を用いて、上記センスアン
プの出力を該トランスファーゲートの入力部へ接続し、
該トランスファーゲートの出力をプルアップ用ＰｃｈＦ
ＥＴ及び回路閾値電圧調整用のＰｃｈＦＥＴの入力と接
続させ、異なる電源電圧の変化によって変わる基準電圧
の変化に従い、上記制御インバータの制御信号によって
センスアンプの出力信号を入力するか、プルアップ用Ｐ
ｃｈＦＥＴによってレベルクリップされた信号を入力と
するかを決定させることにより、ＰｃｈＦＥＴ、Ｎｃｈ
ＦＥＴのゲート幅の比が選択され、異なる電源電圧の選
択に対し、回路閾値電圧の調整を行うようにしたことを
特徴とするバッファ回路。 - 【請求項２】 メモリより出力された信号と基準電圧発
生回路より出力される基準電圧とをセンスアンプによっ
て比較し、出力されたセンスアンプの出力信号を増幅す
るための初段のバッファ回路において、基準電圧発生回
路より出力される基準電圧を制御信号として、異なる電
源電圧を基準電圧によって判別するために設けられたＰ
ｃｈＦＥＴ、ＮｃｈＦＥＴで構成された制御インバータ
のゲート幅の比を、各電源電圧の基準電圧に従う回路閾
値電圧に対応する値に設定し、その出力結果によって制
御されるＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成されたイン
バータと、ＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成されるト
ランスファーゲートとプルダウン用ＮｃｈＦＥＴとから
なるレベル変換制御部を用いて、上記センスアンプの出
力を該トランスファーゲートの入力部へ接続し、該トラ
ンスファーゲートの出力をプルダウン用ＮｃｈＦＥＴ及
び回路閾値電圧調整用のＮｃｈＦＥＴの入力と接続さ
せ、異なる電源電圧の変化によって変わる基準電圧の変
化に従い、上記制御インバータの制御信号によってセン
スアンプの出力信号を入力するか、プルダウン用Ｎｃｈ
ＦＥＴによってレベルクリップされた信号を入力とする
かを決定させることにより、ＰｃｈＦＥＴ、ＮｃｈＦＥ
Ｔのゲート幅の比が選択され、異なる電源電圧の選択に
対し、回路閾値電圧の調整を行うようにしたことを特徴
とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05169903A JP3091602B2 (ja) | 1993-06-08 | 1993-07-09 | バッファ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722093 | 1993-06-08 | ||
| JP5-137220 | 1993-06-08 | ||
| JP05169903A JP3091602B2 (ja) | 1993-06-08 | 1993-07-09 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778475A true JPH0778475A (ja) | 1995-03-20 |
| JP3091602B2 JP3091602B2 (ja) | 2000-09-25 |
Family
ID=26470611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05169903A Expired - Fee Related JP3091602B2 (ja) | 1993-06-08 | 1993-07-09 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091602B2 (ja) |
-
1993
- 1993-07-09 JP JP05169903A patent/JP3091602B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3091602B2 (ja) | 2000-09-25 |
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