JP3091601B2 - バッファ回路 - Google Patents
バッファ回路Info
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- JP3091601B2 JP3091601B2 JP05165809A JP16580993A JP3091601B2 JP 3091601 B2 JP3091601 B2 JP 3091601B2 JP 05165809 A JP05165809 A JP 05165809A JP 16580993 A JP16580993 A JP 16580993A JP 3091601 B2 JP3091601 B2 JP 3091601B2
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- Japan
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- output
- power supply
- sense amplifier
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路のメ
モリに関する。
モリに関する。
【０００２】
【従来の技術】図２に従来例を示す。メモリセル２６よ
り出力された信号ＭＯは、メモリの出力とセンスアンプ
のバランスによって決められた基準電圧Ｖｒｅｆを基準
電圧発生回路２７より出力し、センスアンプ２８によっ
て、信号ＭＯが基準電圧Ｖｒｅｆよりも高電位または低
電位であれば、このセンスアンプ出力信号ＳＯはレベル
を反転して低電位または高電位の信号が出力される。Ｓ
Ｏの信号レベルによって決められた増幅用インバータ２
５であるＰｃｈＦＥＴ２０とＮｃｈＦＥＴ２１によっ
て、低電位または高電位の信号は、ＰｃｈＦＥＴ２０に
よってＨレベルまたはＮｃｈＦＥＴ２１によってＬレベ
ルを出力する。ここで、電流制御用ＮｃｈＦＥＴ２２
は、ＳＯの信号出力に対し、貫通電流防止のために設け
られたＦＥＴである。２９は出力バッファ回路である。
り出力された信号ＭＯは、メモリの出力とセンスアンプ
のバランスによって決められた基準電圧Ｖｒｅｆを基準
電圧発生回路２７より出力し、センスアンプ２８によっ
て、信号ＭＯが基準電圧Ｖｒｅｆよりも高電位または低
電位であれば、このセンスアンプ出力信号ＳＯはレベル
を反転して低電位または高電位の信号が出力される。Ｓ
Ｏの信号レベルによって決められた増幅用インバータ２
５であるＰｃｈＦＥＴ２０とＮｃｈＦＥＴ２１によっ
て、低電位または高電位の信号は、ＰｃｈＦＥＴ２０に
よってＨレベルまたはＮｃｈＦＥＴ２１によってＬレベ
ルを出力する。ここで、電流制御用ＮｃｈＦＥＴ２２
は、ＳＯの信号出力に対し、貫通電流防止のために設け
られたＦＥＴである。２９は出力バッファ回路である。
【０００３】例えば、従来の回路において、各回路内部
で電源配線路２３を３Ｖおよび接地配線路２４をＧＮＤ
とし、各ＦＥＴのバランス調整を行った場合、図３に示
す様に、個々の出力信号は上記の通りとなり、バランス
の出力信号ＹＯが出力される。
で電源配線路２３を３Ｖおよび接地配線路２４をＧＮＤ
とし、各ＦＥＴのバランス調整を行った場合、図３に示
す様に、個々の出力信号は上記の通りとなり、バランス
の出力信号ＹＯが出力される。
【０００４】
【発明が解決しようとする課題】近年、デバイス加工技
術の発展に伴い、微細化、高集積化、低消費電力化等の
技術が著しく発展したために、使用する電源電圧は低下
する傾向にあり、現在、使用されている電源電圧とこれ
から発展に伴った低電圧の電源電圧が混在する状況にあ
る。集積回路内部でもこれら上記のニーズにあった論理
閾値レベルの選択が必要となる。
術の発展に伴い、微細化、高集積化、低消費電力化等の
技術が著しく発展したために、使用する電源電圧は低下
する傾向にあり、現在、使用されている電源電圧とこれ
から発展に伴った低電圧の電源電圧が混在する状況にあ
る。集積回路内部でもこれら上記のニーズにあった論理
閾値レベルの選択が必要となる。
【０００５】一方、図２の同条件にて電源配線路２３を
３Ｖから５Ｖに設定した場合、センスアンプ直後の増幅
インバータ２５の回路閾値電圧が電源電圧によって異な
ってしまうため、３Ｖで該増幅インバータ２５の最適化
をはかると、センスアンプの出力の振幅が該増幅インバ
ータ２５の回路閾値電圧に達せず、図４の様に、ＹＯ出
力レベルが論理レベルまで上がらず、Ｌレベルのままの
状態になってしまう。
３Ｖから５Ｖに設定した場合、センスアンプ直後の増幅
インバータ２５の回路閾値電圧が電源電圧によって異な
ってしまうため、３Ｖで該増幅インバータ２５の最適化
をはかると、センスアンプの出力の振幅が該増幅インバ
ータ２５の回路閾値電圧に達せず、図４の様に、ＹＯ出
力レベルが論理レベルまで上がらず、Ｌレベルのままの
状態になってしまう。
【０００６】そこで本発明では、上記の問題を解決する
べく、幅広い電源電圧範囲で安定動作させることが可能
なメモリを提供することが目的である。
べく、幅広い電源電圧範囲で安定動作させることが可能
なメモリを提供することが目的である。
【０００７】
【課題を解決するための手段】メモリより出力された信
号と基準電圧発生回路より出力される基準電圧とをセン
スアンプによって比較し、出力された該センスアンプの
出力信号を増幅するための初段のバッファにおいて、上
記センスアンプの出力信号を入力とするＰｃｈＦＥＴ及
びＮｃｈＦＥＴと、外部入力端子とＰｃｈＦＥＴ、Ｎｃ
ｈＦＥＴで構成された二段のインバータにより制御され
るＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成されるトランスフ
ァーゲートとプルアップ用ＰｃｈＦＥＴからなり、上記
センスアンプの出力信号を該トランスファーゲートの入
力に接続し、該トランスファーゲートの出力を上記プル
アップ用ＰｃｈＦＥＴの出力と接続させたレベル変換制
御部の出力信号を入力とする閾値変換用ＰｃｈＦＥＴと
で構成され、動作電源電圧の変化に従い、上記外部入力
端子の入力レベルを変えることにより、高電源電圧動作
時には、該閾値変換用ＰｃｈＦＥＴの入力に上記センス
アンプの出力信号を入力し、低電源電圧動作時には、該
閾値変換用ＰｃｈＦＥＴの入力にオフ信号を入力するこ
とにより、高電源電圧動作時には、高い閾値電圧とし、
低電源電圧動作時には、低い閾値電圧として成ることに
より、幅広い電源電圧動作範囲において安定動作させる
ことが可能となり、上述の課題を解決できるものであ
る。
号と基準電圧発生回路より出力される基準電圧とをセン
スアンプによって比較し、出力された該センスアンプの
出力信号を増幅するための初段のバッファにおいて、上
記センスアンプの出力信号を入力とするＰｃｈＦＥＴ及
びＮｃｈＦＥＴと、外部入力端子とＰｃｈＦＥＴ、Ｎｃ
ｈＦＥＴで構成された二段のインバータにより制御され
るＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成されるトランスフ
ァーゲートとプルアップ用ＰｃｈＦＥＴからなり、上記
センスアンプの出力信号を該トランスファーゲートの入
力に接続し、該トランスファーゲートの出力を上記プル
アップ用ＰｃｈＦＥＴの出力と接続させたレベル変換制
御部の出力信号を入力とする閾値変換用ＰｃｈＦＥＴと
で構成され、動作電源電圧の変化に従い、上記外部入力
端子の入力レベルを変えることにより、高電源電圧動作
時には、該閾値変換用ＰｃｈＦＥＴの入力に上記センス
アンプの出力信号を入力し、低電源電圧動作時には、該
閾値変換用ＰｃｈＦＥＴの入力にオフ信号を入力するこ
とにより、高電源電圧動作時には、高い閾値電圧とし、
低電源電圧動作時には、低い閾値電圧として成ることに
より、幅広い電源電圧動作範囲において安定動作させる
ことが可能となり、上述の課題を解決できるものであ
る。
【０００８】また、メモリより出力された信号と基準電
圧発生回路より出力される基準電圧とをセンスアンプに
よって比較し、出力された該センスアンプの出力信号を
増幅するための初段のバッファにおいて、上記センスア
ンプの出力信号を入力とするＰｃｈＦＥＴ及びＮｃｈＦ
ＥＴと、外部入力端子とＰｃｈＦＥＴ、ＮｃｈＦＥＴで
構成されたインバータにより制御されるＰｃｈＦＥＴ、
ＮｃｈＦＥＴで構成されるトランスファーゲートとプル
ダウン用ＮｃｈＦＥＴからなり、上記センスアンプの出
力信号を該トランスファーゲートの入力に接続し、該ト
ランスファーゲートの出力を上記プルダウン用ＮｃｈＦ
ＥＴの出力と接続させたレベル変換制御部の出力信号を
入力とする閾値変換用ＮｃｈＦＥＴとで構成され、動作
電源電圧の変化に従い、上記外部入力端子の入力レベル
を変えることにより、低電源電圧動作時には、該閾値変
換用ＮｃｈＦＥＴの入力に上記センスアンプの出力信号
を入力し、高電源電圧動作時には、該閾値変換用Ｎｃｈ
ＦＥＴの入力にオフ信号を入力することにより、低電源
電圧動作時には、低い閾値電圧とし、高電源電圧動作時
には、高い閾値電圧として成ることにより、幅広い電源
電圧動作範囲において安定動作させることが可能とな
り、上述の課題を解決できるものである。
圧発生回路より出力される基準電圧とをセンスアンプに
よって比較し、出力された該センスアンプの出力信号を
増幅するための初段のバッファにおいて、上記センスア
ンプの出力信号を入力とするＰｃｈＦＥＴ及びＮｃｈＦ
ＥＴと、外部入力端子とＰｃｈＦＥＴ、ＮｃｈＦＥＴで
構成されたインバータにより制御されるＰｃｈＦＥＴ、
ＮｃｈＦＥＴで構成されるトランスファーゲートとプル
ダウン用ＮｃｈＦＥＴからなり、上記センスアンプの出
力信号を該トランスファーゲートの入力に接続し、該ト
ランスファーゲートの出力を上記プルダウン用ＮｃｈＦ
ＥＴの出力と接続させたレベル変換制御部の出力信号を
入力とする閾値変換用ＮｃｈＦＥＴとで構成され、動作
電源電圧の変化に従い、上記外部入力端子の入力レベル
を変えることにより、低電源電圧動作時には、該閾値変
換用ＮｃｈＦＥＴの入力に上記センスアンプの出力信号
を入力し、高電源電圧動作時には、該閾値変換用Ｎｃｈ
ＦＥＴの入力にオフ信号を入力することにより、低電源
電圧動作時には、低い閾値電圧とし、高電源電圧動作時
には、高い閾値電圧として成ることにより、幅広い電源
電圧動作範囲において安定動作させることが可能とな
り、上述の課題を解決できるものである。
【０００９】
【作用】センスアンプより出力される信号の閾値レベル
は、電源電圧とＦＥＴのゲート幅の比に依存するので、
外部より制御端子を設けることにより、電源電圧が異な
る電源電圧値で使用したとしても、制御端子からの信号
により、論理閾値レベルの設定が容易にでき、将来、本
発明における回路を含む集積回路の動作電源電圧が変更
になったとしても、論理閾値レベルを変更することによ
り、安定動作させることが可能となる。
は、電源電圧とＦＥＴのゲート幅の比に依存するので、
外部より制御端子を設けることにより、電源電圧が異な
る電源電圧値で使用したとしても、制御端子からの信号
により、論理閾値レベルの設定が容易にでき、将来、本
発明における回路を含む集積回路の動作電源電圧が変更
になったとしても、論理閾値レベルを変更することによ
り、安定動作させることが可能となる。
【００１０】
【実施例】以下、図面を参照し、この発明の実施例につ
いて説明する。
いて説明する。
【００１１】図１は、本発明による実施例を示した図で
ある。
ある。
【００１２】この回路は、低電圧動作時と通常動作電源
電圧とで、センスアンプ直後のインバータの回路閾値電
圧を調整するためのレベル変換制御部３１と、メモリセ
ル１８より出力された信号と基準電圧を比較するセンス
アンプ３０及び上記構成を考慮に入れた出力部３３によ
って構成されている。
電圧とで、センスアンプ直後のインバータの回路閾値電
圧を調整するためのレベル変換制御部３１と、メモリセ
ル１８より出力された信号と基準電圧を比較するセンス
アンプ３０及び上記構成を考慮に入れた出力部３３によ
って構成されている。
【００１３】一例として、センスアンプ直後の増幅イン
バータ１７は、低電圧動作時に増幅インバータとなるＰ
ｃｈＦＥＴ１とＮｃｈＦＥＴ２のゲート幅の比を３Ｖ用
に設定し、通常動作電源電圧において上記のＰｃｈＦＥ
Ｔ１及びＮｃｈＦＥＴ２を補うために設けたＰｃｈＦＥ
Ｔ６によって増幅インバータの回路閾値電圧を変化さ
せ、５Ｖでも同様に使用できるメモリ回路について以下
に説明を行う。なお、接地配線路４はＧＮＤ、電源配線
路３は各動作時の電源電圧である。
バータ１７は、低電圧動作時に増幅インバータとなるＰ
ｃｈＦＥＴ１とＮｃｈＦＥＴ２のゲート幅の比を３Ｖ用
に設定し、通常動作電源電圧において上記のＰｃｈＦＥ
Ｔ１及びＮｃｈＦＥＴ２を補うために設けたＰｃｈＦＥ
Ｔ６によって増幅インバータの回路閾値電圧を変化さ
せ、５Ｖでも同様に使用できるメモリ回路について以下
に説明を行う。なお、接地配線路４はＧＮＤ、電源配線
路３は各動作時の電源電圧である。
【００１４】また、回路閾値電圧はＰｃｈＦＥＴとＮｃ
ｈＦＥＴのオン状態の抵抗比によって決まり、ゲート幅
を大きくすることにより、各ＦＥＴのオン状態の抵抗値
は小さくなり、また、ゲート幅を小さくすることにより
オン状態の抵抗値は大きくなる。また、電源電圧を変え
ることにより各ＦＥＴの抵抗値にも影響を及ぼす。その
ため各ＦＥＴの抵抗値の変化量をゲート幅の比によって
修正することにより回路閾値電圧を修正することが可能
となる。
ｈＦＥＴのオン状態の抵抗比によって決まり、ゲート幅
を大きくすることにより、各ＦＥＴのオン状態の抵抗値
は小さくなり、また、ゲート幅を小さくすることにより
オン状態の抵抗値は大きくなる。また、電源電圧を変え
ることにより各ＦＥＴの抵抗値にも影響を及ぼす。その
ため各ＦＥＴの抵抗値の変化量をゲート幅の比によって
修正することにより回路閾値電圧を修正することが可能
となる。
【００１５】図１に示されるレベル変換制御部３１で
は、外部入力端子であるＶＳ端子３２によって上記二種
の電源電圧の選択を行い、３Ｖ時のＶＳ端子をＬレベル
とした場合、ＰｃｈＦＥＴ７及びＮｃｈＦＥＴ８によっ
て構成されたインバータ９の出力は、Ｈレベルとなり、
ＰｃｈＦＥＴ１０及びＮｃｈＦＥＴ１１によって構成さ
れたインバータ１２の出力レベルは、Ｌレベルとなる。
この関係によって、ＰｃｈＦＥＴ１３及びＮｃｈＦＥＴ
１４で構成されたトランスファーゲート１５は、閉鎖し
た状態になり、ＶＳＯの信号は、インバータ１２の出力
がＬレベルであるため、インバータ１２の出力をゲート
に接続しているプルアップ用ＰｃｈＦＥＴ１６によって
Ｈレベルの状態となり、増幅インバータ１７の補助とな
るＰｃｈＦＥＴ６はオフ状態になる。このため、増幅イ
ンバータ回路閾値電圧は、ＰｃｈＦＥＴ１及びＮｃｈＦ
ＥＴ２のゲートの幅の比によって、３Ｖ用に設定され
る。
は、外部入力端子であるＶＳ端子３２によって上記二種
の電源電圧の選択を行い、３Ｖ時のＶＳ端子をＬレベル
とした場合、ＰｃｈＦＥＴ７及びＮｃｈＦＥＴ８によっ
て構成されたインバータ９の出力は、Ｈレベルとなり、
ＰｃｈＦＥＴ１０及びＮｃｈＦＥＴ１１によって構成さ
れたインバータ１２の出力レベルは、Ｌレベルとなる。
この関係によって、ＰｃｈＦＥＴ１３及びＮｃｈＦＥＴ
１４で構成されたトランスファーゲート１５は、閉鎖し
た状態になり、ＶＳＯの信号は、インバータ１２の出力
がＬレベルであるため、インバータ１２の出力をゲート
に接続しているプルアップ用ＰｃｈＦＥＴ１６によって
Ｈレベルの状態となり、増幅インバータ１７の補助とな
るＰｃｈＦＥＴ６はオフ状態になる。このため、増幅イ
ンバータ回路閾値電圧は、ＰｃｈＦＥＴ１及びＮｃｈＦ
ＥＴ２のゲートの幅の比によって、３Ｖ用に設定され
る。
【００１６】メモリセル１８より出力された出力信号Ｍ
Ｏは、センスアンプ３０のバランスによって決められた
基準電圧発生回路１９より出力される基準電圧Ｖｒｅｆ
とセンスアンプ３０によって比較され、反転電位となっ
て出力された信号ＳＯは、トランスファーゲート１５が
閉鎖されているため、出力部３３のＰｃｈＦＥＴ１とＮ
ｃｈＦＥＴ２によって構成された増幅用インバータによ
ってＨレベル及びＬレベルの信号をＹＯＳへ出力し、図
３と同様に、図５に示すような波形となり、出力バッフ
ァ回路３４によってＯＵＴＳへ出力する。
Ｏは、センスアンプ３０のバランスによって決められた
基準電圧発生回路１９より出力される基準電圧Ｖｒｅｆ
とセンスアンプ３０によって比較され、反転電位となっ
て出力された信号ＳＯは、トランスファーゲート１５が
閉鎖されているため、出力部３３のＰｃｈＦＥＴ１とＮ
ｃｈＦＥＴ２によって構成された増幅用インバータによ
ってＨレベル及びＬレベルの信号をＹＯＳへ出力し、図
３と同様に、図５に示すような波形となり、出力バッフ
ァ回路３４によってＯＵＴＳへ出力する。
【００１７】一方、５Ｖ時のＶＳ端子３２をＨレベルと
した場合を考えると、インバータ９の出力がＬレベル、
インバータ１２の出力がＨレベルとなり、トランスファ
ーゲート１５は解放状態で、しかも、インバータ１２の
出力がＨレベルであることから、プルアップ用ＰｃｈＦ
ＥＴ１６はオフ状態となるので、ＶＳＯの信号が、セン
スアンプ３０の出力信号であるＳＯとなる。上記に示し
た通り、センスアンプ直後の増幅インバータ１７は、低
電圧電源電圧（この場合３Ｖ）で各ＦＥＴのバランスを
取っているため、メモリセル１８の出力信号ＭＯ及び基
準電圧Ｖｒｅｆは、３Ｖ時に比べ高電位であり、そのた
め、センスアンプの出力ＳＯは、図４のように出力され
るが、トランスファーゲート１５は解放状態であるため
に、ＰｃｈＦＥＴ６はセンスアンプの出力信号によって
オンまたはオフ状態となる。該インバータ１７は、Ｐｃ
ｈＦＥＴ６、ＰｃｈＦＥＴ１そしてＮｃｈＦＥＴ２のゲ
ート幅の比によって回路閾値電圧が決まり、このときＰ
ｃｈＦＥＴ６とＰｃｈＦＥＴ１は並列であることから、
ＰｃｈＦＥＴのオン抵抗が下がるため、回路閾値電圧が
上がり、ＹＯＳは３Ｖ時の動作と同様にＳＯの信号を反
転増幅した信号になり、出力バッファ回路３４に入力さ
れ、該出力バッファ回路により、Ｌレベル、Ｈレベルの
フルスイングした信号がＯＵＴＳへ出力されるので、図
４に示されるＯＵＴのようにならずに、図６に示される
様に出力される。また、５Ｖ動作用にセンスアンプ直後
の増幅インバータ（ＰｃｈＦＥＴ１及びＮｃｈＦＥＴ
２）のゲート幅の比を設定したとしても、同様な方法
で、３Ｖ時の増幅用インバータのゲート幅の比のバラン
スを直すことにより、同様の動作を行うことが可能であ
る。図７は、本発明による他の実施例を示した図であ
る。
した場合を考えると、インバータ９の出力がＬレベル、
インバータ１２の出力がＨレベルとなり、トランスファ
ーゲート１５は解放状態で、しかも、インバータ１２の
出力がＨレベルであることから、プルアップ用ＰｃｈＦ
ＥＴ１６はオフ状態となるので、ＶＳＯの信号が、セン
スアンプ３０の出力信号であるＳＯとなる。上記に示し
た通り、センスアンプ直後の増幅インバータ１７は、低
電圧電源電圧（この場合３Ｖ）で各ＦＥＴのバランスを
取っているため、メモリセル１８の出力信号ＭＯ及び基
準電圧Ｖｒｅｆは、３Ｖ時に比べ高電位であり、そのた
め、センスアンプの出力ＳＯは、図４のように出力され
るが、トランスファーゲート１５は解放状態であるため
に、ＰｃｈＦＥＴ６はセンスアンプの出力信号によって
オンまたはオフ状態となる。該インバータ１７は、Ｐｃ
ｈＦＥＴ６、ＰｃｈＦＥＴ１そしてＮｃｈＦＥＴ２のゲ
ート幅の比によって回路閾値電圧が決まり、このときＰ
ｃｈＦＥＴ６とＰｃｈＦＥＴ１は並列であることから、
ＰｃｈＦＥＴのオン抵抗が下がるため、回路閾値電圧が
上がり、ＹＯＳは３Ｖ時の動作と同様にＳＯの信号を反
転増幅した信号になり、出力バッファ回路３４に入力さ
れ、該出力バッファ回路により、Ｌレベル、Ｈレベルの
フルスイングした信号がＯＵＴＳへ出力されるので、図
４に示されるＯＵＴのようにならずに、図６に示される
様に出力される。また、５Ｖ動作用にセンスアンプ直後
の増幅インバータ（ＰｃｈＦＥＴ１及びＮｃｈＦＥＴ
２）のゲート幅の比を設定したとしても、同様な方法
で、３Ｖ時の増幅用インバータのゲート幅の比のバラン
スを直すことにより、同様の動作を行うことが可能であ
る。図７は、本発明による他の実施例を示した図であ
る。
【００１８】この回路は、低電圧動作時と通常動作電源
電圧とで、センスアンプ直後のインバータの回路閾値電
圧を調整するためのレベル変換制御部３１と、メモリセ
ル１８より出力された信号と基準電圧を比較するセンス
アンプ３０及び上記構成を考慮に入れた出力部３３によ
って構成されている。
電圧とで、センスアンプ直後のインバータの回路閾値電
圧を調整するためのレベル変換制御部３１と、メモリセ
ル１８より出力された信号と基準電圧を比較するセンス
アンプ３０及び上記構成を考慮に入れた出力部３３によ
って構成されている。
【００１９】一例として、センスアンプ直後の増幅イン
バータ１７は、通常電圧動作時に増幅インバータとなる
ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２のゲート幅の比を５Ｖ
用に設定し、低電圧動作において上記のＰｃｈＦＥＴ１
及びＮｃｈＦＥＴ２を補うために設けたＮｃｈＦＥＴ
６′によって増幅インバータの回路閾値電圧を変化さ
せ、３Ｖでも同様に使用できるメモリ回路について以下
に説明を行う。なお、接地配線路４はＧＮＤ、電源配線
路３は各動作時の電源電圧である。
バータ１７は、通常電圧動作時に増幅インバータとなる
ＰｃｈＦＥＴ１とＮｃｈＦＥＴ２のゲート幅の比を５Ｖ
用に設定し、低電圧動作において上記のＰｃｈＦＥＴ１
及びＮｃｈＦＥＴ２を補うために設けたＮｃｈＦＥＴ
６′によって増幅インバータの回路閾値電圧を変化さ
せ、３Ｖでも同様に使用できるメモリ回路について以下
に説明を行う。なお、接地配線路４はＧＮＤ、電源配線
路３は各動作時の電源電圧である。
【００２０】また、回路閾値電圧はＰｃｈＦＥＴとＮｃ
ｈＦＥＴのオン状態の抵抗比によって決まり、ゲート幅
を大きくすることにより、各ＦＥＴのオン状態の抵抗値
は小さくなり、また、ゲート幅を小さくすることにより
オン状態の抵抗値は大きくなる。また、電源電圧を変え
ることにより各ＦＥＴの抵抗値にも影響を及ぼす。その
ため各ＦＥＴの抵抗値の変化量をゲート幅の比によって
修正することにより回路閾値電圧を修正することが可能
となる。
ｈＦＥＴのオン状態の抵抗比によって決まり、ゲート幅
を大きくすることにより、各ＦＥＴのオン状態の抵抗値
は小さくなり、また、ゲート幅を小さくすることにより
オン状態の抵抗値は大きくなる。また、電源電圧を変え
ることにより各ＦＥＴの抵抗値にも影響を及ぼす。その
ため各ＦＥＴの抵抗値の変化量をゲート幅の比によって
修正することにより回路閾値電圧を修正することが可能
となる。
【００２１】図７に示されるレベル変換制御部３１で
は、外部入力端子であるＶＳ端子３２によって上記二種
の電源電圧の選択を行い、５Ｖ時のＶＳ端子をＨレベル
とした場合、ＰｃｈＦＥＴ７及びＮｃｈＦＥＴ８によっ
て構成されたインバータ９の出力は、Ｌレベルとなる。
この関係によって、ＰｃｈＦＥＴ１３及びＮｃｈＦＥＴ
１４で構成されたトランスファーゲート１５は、閉鎖し
た状態になり、ＶＳＯの信号は、ＶＳ端子がＨレベルで
あるため、ＶＳ端子をゲートに接続しているプルダウン
用ＮｃｈＦＥＴ１６′によってＬレベルの状態となり、
増幅インバータ１７の補助となるＮｃｈＦＥＴ６′はオ
フ状態になる。このため、増幅インバータの回路閾値電
圧は、ＰｃｈＦＥＴ１及びＮｃｈＦＥＴ２のゲートの幅
の比によって、５Ｖ用に設定される。
は、外部入力端子であるＶＳ端子３２によって上記二種
の電源電圧の選択を行い、５Ｖ時のＶＳ端子をＨレベル
とした場合、ＰｃｈＦＥＴ７及びＮｃｈＦＥＴ８によっ
て構成されたインバータ９の出力は、Ｌレベルとなる。
この関係によって、ＰｃｈＦＥＴ１３及びＮｃｈＦＥＴ
１４で構成されたトランスファーゲート１５は、閉鎖し
た状態になり、ＶＳＯの信号は、ＶＳ端子がＨレベルで
あるため、ＶＳ端子をゲートに接続しているプルダウン
用ＮｃｈＦＥＴ１６′によってＬレベルの状態となり、
増幅インバータ１７の補助となるＮｃｈＦＥＴ６′はオ
フ状態になる。このため、増幅インバータの回路閾値電
圧は、ＰｃｈＦＥＴ１及びＮｃｈＦＥＴ２のゲートの幅
の比によって、５Ｖ用に設定される。
【００２２】メモリセル１８より出力された出力信号Ｍ
Ｏは、センスアンプ３０のバランスによって決められた
基準電圧発生回路１９より出力される基準電圧Ｖｒｅｆ
とセンスアンプ３０によって比較され、反転電位となっ
て出力された信号ＳＯは、トランスファーゲート１５が
閉鎖されているため、出力部３３のＰｃｈＦＥＴ１とＮ
ｃｈＦＥＴ２によって構成された増幅用インバータによ
ってＨレベル及びＬレベルの信号をＹＯＳへ出力し、出
力バッファ回路３４によってＯＵＴＳへ出力する。
Ｏは、センスアンプ３０のバランスによって決められた
基準電圧発生回路１９より出力される基準電圧Ｖｒｅｆ
とセンスアンプ３０によって比較され、反転電位となっ
て出力された信号ＳＯは、トランスファーゲート１５が
閉鎖されているため、出力部３３のＰｃｈＦＥＴ１とＮ
ｃｈＦＥＴ２によって構成された増幅用インバータによ
ってＨレベル及びＬレベルの信号をＹＯＳへ出力し、出
力バッファ回路３４によってＯＵＴＳへ出力する。
【００２３】一方、３Ｖ時のＶＳ端子３２をＬレベルと
した場合を考えると、インバータ９の出力がＨレベルと
なり、トランスファーゲート１５は解放状態で、しか
も、ＶＳ端子がＬレベルであることから、プルダウン用
ＮｃｈＦＥＴ１６′はオフ状態となるので、ＶＳＯの信
号が、センスアンプ３０の出力信号であるＳＯとなる。
上記に示した通り、センスアンプ直後の増幅インバータ
１７は、通常電源電圧（この場合５Ｖ）で各ＦＥＴのバ
ランスを取っているため、メモリセル１８の出力信号Ｍ
Ｏ及び基準電圧Ｖｒｅｆは、５Ｖ時に比べ低電位である
が、トランスファーゲート１５は解放状態であるため
に、ＮｃｈＦＥＴ６′はセンスアンプの出力信号によっ
てオンまたはオフ状態となる。該インバータ１７は、Ｎ
ｃｈＦＥＴ６′，ＰｃｈＦＥＴ１そしてＮｃｈＦＥＴ２
のゲート幅の比によって回路閾値電圧が決まり、このと
きＮｃｈＦＥＴ６′とＮｃｈＦＥＴ２は並列であること
から、ＮｃｈＦＥＴのオン抵抗が下がるため、回路閾値
電圧が下がり、ＹＯＳは５Ｖ時の動作と同様にＳＯの信
号を反転増幅した信号になり、出力バッファ回路３４に
入力され、該出力バッファ回路により、Ｌレベル、Ｈレ
ベルのフルスイングした信号がＯＵＴＳへ出力される。
また、３Ｖ動作用にセンスアンプ直後の増幅インバータ
（ＰｃｈＦＥＴ１及びＮｃｈＦＥＴ２）のゲート幅の比
を設定したとしても、同様な方法で、５Ｖ時の増幅用イ
ンバータのゲート幅の比のバランスを直すことにより、
同様の動作を行うことが可能である。
した場合を考えると、インバータ９の出力がＨレベルと
なり、トランスファーゲート１５は解放状態で、しか
も、ＶＳ端子がＬレベルであることから、プルダウン用
ＮｃｈＦＥＴ１６′はオフ状態となるので、ＶＳＯの信
号が、センスアンプ３０の出力信号であるＳＯとなる。
上記に示した通り、センスアンプ直後の増幅インバータ
１７は、通常電源電圧（この場合５Ｖ）で各ＦＥＴのバ
ランスを取っているため、メモリセル１８の出力信号Ｍ
Ｏ及び基準電圧Ｖｒｅｆは、５Ｖ時に比べ低電位である
が、トランスファーゲート１５は解放状態であるため
に、ＮｃｈＦＥＴ６′はセンスアンプの出力信号によっ
てオンまたはオフ状態となる。該インバータ１７は、Ｎ
ｃｈＦＥＴ６′，ＰｃｈＦＥＴ１そしてＮｃｈＦＥＴ２
のゲート幅の比によって回路閾値電圧が決まり、このと
きＮｃｈＦＥＴ６′とＮｃｈＦＥＴ２は並列であること
から、ＮｃｈＦＥＴのオン抵抗が下がるため、回路閾値
電圧が下がり、ＹＯＳは５Ｖ時の動作と同様にＳＯの信
号を反転増幅した信号になり、出力バッファ回路３４に
入力され、該出力バッファ回路により、Ｌレベル、Ｈレ
ベルのフルスイングした信号がＯＵＴＳへ出力される。
また、３Ｖ動作用にセンスアンプ直後の増幅インバータ
（ＰｃｈＦＥＴ１及びＮｃｈＦＥＴ２）のゲート幅の比
を設定したとしても、同様な方法で、５Ｖ時の増幅用イ
ンバータのゲート幅の比のバランスを直すことにより、
同様の動作を行うことが可能である。
【００２４】
【発明の効果】本発明によれば、上記のように外部端子
であるＶＳ端子を設け、レベル変換制御回路部を制御す
ることにより、異なる電源電圧において論理閾値を調整
することによって動作させることが可能となる。また、
論理閾値変換用ＰｃｈＦＥＴまたはＮｃｈＦＥＴの大き
さを変えることにより、幅広い電源電圧動作を行うこと
が可能となる。また、将来、本発明を含む集積回路の動
作電源電圧が、低電圧あるいは高電圧化されたとして
も、電源配線路と論理閾値変換することにより、そのま
ま使用することが可能となる。
であるＶＳ端子を設け、レベル変換制御回路部を制御す
ることにより、異なる電源電圧において論理閾値を調整
することによって動作させることが可能となる。また、
論理閾値変換用ＰｃｈＦＥＴまたはＮｃｈＦＥＴの大き
さを変えることにより、幅広い電源電圧動作を行うこと
が可能となる。また、将来、本発明を含む集積回路の動
作電源電圧が、低電圧あるいは高電圧化されたとして
も、電源配線路と論理閾値変換することにより、そのま
ま使用することが可能となる。
【図１】この発明の実施例を示すメモリ回路の電気回路
図である。
図である。
【図２】従来例を示すメモリ回路の電気回路図である。
【図３】従来例における３Ｖ動作時の波形図である。
【図４】従来例における５Ｖ動作時の波形図である。
【図５】本発明における３Ｖ動作時の波形図である。
【図６】本発明における５Ｖ動作時の波形図である。
【図７】この発明の他の実施例を示すメモリ回路の電気
回路図である。
回路図である。
１ ＰｃｈＦＥＴ ２ ＮｃｈＦＥＴ ３ 電源配線路 ４ 接地配線路 ５ 電流制御用ＮｃｈＦＥＴ ６ 論理閾値変換用ＰｃｈＦＥＴ ６' 論理閾値変換用ＮｃｈＦＥＴ ７，１０ ＰｃｈＦＥＴ ８，１１ ＮｃｈＦＥＴ ９，１２ インバータ １５ トランスファーゲート １６ プルアップ用ＰｃｈＦＥＴ １６' プルダウン用ＮｃｈＦＥＴ １７ 増幅用インバータ １８ メモリセル １９ 基準電圧発生回路 ３０ センスアンプ ３１ レベル変換制御部 ３２ ＶＳ端子 ３３ 出力部 ３４ 出力バッファ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−99615（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409
Claims (2)
- 【請求項１】 メモリより出力された信号と基準電圧発
生回路より出力される基準電圧とをセンスアンプによっ
て比較し、出力された該センスアンプの出力信号を増幅
するための初段のバッファにおいて、上記センスアンプ
の出力信号を入力とするＰｃｈＦＥＴ及びＮｃｈＦＥＴ
と、外部入力端子とＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成
された二段のインバータにより制御されるＰｃｈＦＥ
Ｔ、ＮｃｈＦＥＴで構成されるトランスファーゲートと
プルアップ用ＰｃｈＦＥＴからなり、上記センスアンプ
の出力信号を該トランスファーゲートの入力に接続し、
該トランスファーゲートの出力を上記プルアップ用Ｐｃ
ｈＦＥＴの出力と接続させたレベル変換制御部の出力信
号を入力とする閾値変換用ＰｃｈＦＥＴとで構成され、
動作電源電圧の変化に従い、上記外部入力端子の入力レ
ベルを変えることにより、高電源電圧動作時には、該閾
値変換用ＰｃｈＦＥＴの入力に上記センスアンプの出力
信号を入力し、低電源電圧動作時には、該閾値変換用Ｐ
ｃｈＦＥＴの入力にオフ信号を入力することにより、高
電源電圧動作時には、高い閾値電圧とし、低電源電圧動
作時には、低い閾値電圧として成ることを特徴とするバ
ッファ回路。 - 【請求項２】 メモリより出力された信号と基準電圧発
生回路より出力される基準電圧とをセンスアンプによっ
て比較し、出力された該センスアンプの出力信号を増幅
するための初段のバッファにおいて、上記センスアンプ
の出力信号を入力とするＰｃｈＦＥＴ及びＮｃｈＦＥＴ
と、外部入力端子とＰｃｈＦＥＴ、ＮｃｈＦＥＴで構成
されたインバータにより制御されるＰｃｈＦＥＴ、Ｎｃ
ｈＦＥＴで構成されるトランスファーゲートとプルダウ
ン用ＮｃｈＦＥＴからなり、上記センスアンプの出力信
号を該トランスファーゲートの入力に接続し、該トラン
スファーゲートの出力を上記プルダウン用ＮｃｈＦＥＴ
の出力と接続させたレベル変換制御部の出力信号を入力
とする閾値変換用ＮｃｈＦＥＴとで構成され、動作電源
電圧の変化に従い、上記外部入力端子の入力レベルを変
えることにより、低電源電圧動作時には、該閾値変換用
ＮｃｈＦＥＴの入力に上記センスアンプの出力信号を入
力し、高電源電圧動作時には、該閾値変換用ＮｃｈＦＥ
Ｔの入力にオフ信号を入力することにより、低電源電圧
動作時には、低い閾値電圧とし、高 電源電圧動作時に
は、高い閾値電圧として成ることを特徴とするバッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05165809A JP3091601B2 (ja) | 1993-06-01 | 1993-07-06 | バッファ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-130400 | 1993-06-01 | ||
| JP13040093 | 1993-06-01 | ||
| JP05165809A JP3091601B2 (ja) | 1993-06-01 | 1993-07-06 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773671A JPH0773671A (ja) | 1995-03-17 |
| JP3091601B2 true JP3091601B2 (ja) | 2000-09-25 |
Family
ID=26465537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05165809A Expired - Fee Related JP3091601B2 (ja) | 1993-06-01 | 1993-07-06 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091601B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037499A (ja) * | 2001-07-23 | 2003-02-07 | Murata Mfg Co Ltd | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
-
1993
- 1993-07-06 JP JP05165809A patent/JP3091601B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0773671A (ja) | 1995-03-17 |
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