JPH0778422A

JPH0778422A - クロック抽出回路

Info

Publication number: JPH0778422A
Application number: JP5226243A
Authority: JP
Inventors: Masakazu Taguchi; 雅一田口; Haruhiko Izumi; 晴彦和泉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-10
Filing date: 1993-09-10
Publication date: 1995-03-20

Abstract

(57)【要約】【目的】記録媒体からの再生信号より復調用のクロッ
ク信号を抽出するクロック抽出回路に関し、入力再生信
号より確実にクロックの抽出が行なえると共にＬＳＩ化
が容易に行ない得るクロック抽出回路を提供することを
目的とする。【構成】Ａ／Ｄ変換器３０からのＡ／Ｄ変換後のディ
ジタル信号が供給され、データに応じてゼロクロス点を
検出すると共にディレイ設定値を演算するゼロクロス検
出演算部３４と、ゼロクロス演算部３４により演算され
たディレイ設定値に応じてサンプルクロックを遅延させ
るディジタルディレイライン３５と、ゼロクロス時のデ
ィジタルディレイライン３５により遅延されたサンプル
クロックを抽出するアンドゲート３６と、アンドゲート
３６により抽出された信号に応じて出力クロック信号の
位相を制御するディジタルＰＬＬ回路３３とより構成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック抽出回路に係
り、特に、記録媒体からの再生信号より復調用のクロッ
クを抽出するクロック抽出回路に関する。

【０００２】光磁気ディスク装置は大容量、可換性、高
信頼性等の理由によりイメージ情報の記録再生からコン
ピュータ用のファイル装置などとして市場が急速に拡大
している。

【０００３】このような、光磁気ディスク装置では情報
を高密度で、かつ、信頼性高く記録再生するためにパー
シャルレスポンス方式と最尤復号方式とを組み合わせた
信号処理が実行されている。これらの信号処理ではクロ
ックの同期が重要な課題とされていた。

【０００４】

【従来の技術】図１１に光ディスク装置の記録系のブロ
ック図を示す。ディスクに記録しようとする記録データ
Ｄ_Rはまず走長制限変調器１１に供給される。走長制限
変調器１１は記録データＤ_Rを例えば１／７変調により
走長制限されたデータとして出力し、ＰＲ（Ｐａｒｔｉ
ａｌＲｅｓｐｏｎｓｅ）変調プリコーダ１２に供給す
る。

【０００５】ＰＲ変調プリコーダ１２は走長制限変調器
１１から供給されデータにさらにＰＲ方式による変調を
かける。ＰＲ変調プリコーダ１２で変調がかけられたデ
ータはＬＤ駆動器１３に供給される。

【０００６】ＬＤ駆動器１３はＰＲ変調プリコーダ１２
からのデータに応じた駆動信号を生成し、光学ヘッド１
４に供給する。光学ヘッド１４はＬＤ駆動器１３からの
駆動信号に応じて内蔵されたレーザダイオードが発光
し、発光された駆動信号に応じたレーザ光を光ディスク
１５に記録光として照射する。

【０００７】光ディスク１５はスピンドルモータ１６に
より回転し、また、光学ヘッド１４は矢印Ａ方向に移動
しつつ、光ディスク１５に記録光を照射する。このた
め、光ディスク１５には記録光により回転軸を中心とし
た同心円又はらせん状に配列された記録ピットが形成さ
れる。この記録ピットは追記型光ディスクや相変化光デ
ィスクではエンボスピットとして形成され、光磁気ディ
スクでは磁区でピットが形成される。

【０００８】図１２に記録系の動作説明図を示す。図１
２（Ａ）に記録しようとするデータの配列を２値（０，
１）で示している。データＤ_Rは走長制限変調器１１に
より同一の値が一定数以上連続しないように走長制限さ
れた図１２（Ｂ）に示すような２値のデータ配列に変調
される。走長制限変調されたデータはさらにＰＲ変調プ
リコーダ１２でコーディングされ、図１２（Ｃ）に示す
ような２値のデータ配列とされる。

【０００９】ＰＲ変調されたデータはＬＤ駆動器１３に
より２値データが‘０’のときロー、‘１’のときハイ
レベルとなる図１２（Ｄ）に示すような駆動パルス信号
とされる。駆動パルス信号は光学ヘッド１４に供給さ
れ、光学ヘッド１４は駆動パルス信号がハイレベルのと
きに光ディスク１５に記録光を照射し、ローレベルのと
きには記録光の照射をオフする。

【００１０】光ディスク１５には記録光が照射されたと
きにピットが形成されるため、図１２（Ｄ）に示す駆動
パルス信号により図１２（Ｅ）に示すようなピットが形
成される。

【００１１】図１３に従来の光ディスクの再生系のブロ
ック構成図を示す。光ディスク１５は記録系による情報
記録時と同様にスピンドルモータ１６により回転され
る。光ディスク１５には光学ヘッド１７より再生光が照
射される。

【００１２】光学ヘッド１７は再生光発生用のレーザダ
イオード及び光ディスク１５からの反射光を検出するた
めのフォトディテクタが内蔵されており、光ディスク１
５からの反射光により光ディスク１５に再生光の焦点を
合わせるためのフォーカスサーボ動作及び光ディスク１
５に形成されたピット列に再生光をトレースさせるため
のトラッキングサーボ動作を行ないつつ、反射光を検出
する。反射光はピットの有無により位相が変移される。
光学ヘッドは反射光と再生光とを重ね合わせることによ
りピットの有無に応じて明るさが変わる光を得、フォト
ディテクタにより電気信号に変換する。

【００１３】光学ヘッド１７で得られたピットに応じた
再生信号はアンプ回路１８に供給される。アンプ回路１
８は光学ヘッド１７から供給された再生信号を増幅し、
波形整形回路１９に供給する。波形整形回路１９はロー
パスフィルタ、イコライザ等よりなりアンプ回路１８か
らの信号を波形整形して出力する。

【００１４】波形整形回路１９の出力信号はＡ／Ｄ（ア
ナログ／ディジタル）変換器２０に供給される。Ａ／Ｄ
変換器２０は波形整形回路１９の出力信号をディジタル
信号に変換する。

【００１５】このとき、Ａ／Ｄ変換器２０は異なる２値
のスライスレベルにより変換を行ない、波形整形回路１
９の出力信号が第１のスライスレベルより大きい場合に
は１０進表示で‘２’とされ、第１のスライスレベルと
第２のスライスレベルとの間のときには１０進表示で
‘１’、第２のスライスレベルより小さい場合には１０
進表示で‘０’に変換する。

【００１６】Ａ／Ｄ変換器２０で変換されたディジタル
信号は最尤復号器２１に供給される。最尤復号器２１は
供給されたディジタル信号をＰＲ変調前のデータに復号
する。

【００１７】最尤復号器２１では復号信号をクロック毎
に一定数ずつ蓄積しつつ、クロック毎に順次復号してい
く。

【００１８】このため、Ａ／Ｄ変換器２０の出力ディジ
タル信号との同期が特に重要とされている。最尤復号器
２１で復号されたデータは記録系で走長制限変調されて
いるため、元のデータに復元するためにさらに走長制限
復調器２２に供給され、復調される。

【００１９】このとき、Ａ／Ｄ変換器２０、最尤復号器
２１、走長制限復調器２２は互いに同期して動作させる
必要があり、また、再生信号に同期して動作させる必要
がある。このため、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄ
Ｌｏｏｐ）回路を用いたクロック発生手段２３により
クロック信号を生成し、Ａ／Ｄ変換器２０、最尤復号器
２１、走長制限復調器２２等に供給している。

【００２０】クロック発生手段２３はスライス検出器２
４及びＰＬＬ回路２５よりなる。スライス検出器２４は
波形整形回路１９の出力信号をスライスレベルと比較
し、出力復号レベルがスライスレベル以上にあるときは
ハイレベル、以下のレベルときにはローレベルとなる検
出信号を出力する。図１４にスライス検出器２４の動作
波形図を示す。図１４に示すように波形整形回路の出力
信号ａのレベルがスライスレベルより小さいとき検出信
号はローレベルとなり、また、出力信号ａのレベルがス
ライスレベルより大きいときには検出信号はハイレベル
となり、ローレベルからハイレベルまたはハイレベルか
らローレベルへの変化点を検出信号とするスライス検出
器２４で検出された検出信号はＰＬＬ回路２５に比較用
信号として供給される。

【００２１】ＰＬＬ回路２５は位相比較器２６、ローパ
スフィルタ２７、電圧制御発振器（ＶＣＯ）２８より構
成されている。スライス検出器２４の出力検出信号は位
相比較器２６に供給される。位相比較器２６にはスライ
ス検出器２４の出力検出信号とＡ／Ｄ変換器２０、最尤
復号器２１、走長制限復調器２２に供給されるクロック
信号とが供給され、その位相を比較し、位相差に応じた
レベルの信号を出力する。

【００２２】位相比較器２６の出力信号はローパスフィ
ルタ２７を介して不要成分が除去された後、電圧制御発
振器２８に供給される。電圧制御発振器２８は位相比較
器２６から供給される信号に応じた発振周波数の発振信
号を出力する。電圧制御発振器２８の出力発振信号はク
ロック信号として、Ａ／Ｄ変換器２０、最尤復号器２
１、走長制限復調器２２等に供給されると共に、同期を
とるために位相比較器２６に供給される。Ａ／Ｄ変換器
２０、最尤復号器２１、走長制限復調器２２等は供給さ
れたクロック信号に応じて同期して動作する。

【００２３】図１５に再生系の動作説明図を示す。光デ
ィスク１５上に図１５（Ａ）に示すようなピットが前述
した記録系により形成されている場合、光学ヘッドによ
る信号ａのピットの再生波形は図１５（Ｂ）に示すよう
になる。

【００２４】図１５（Ｂ）に示す再生信号ａをＡ／Ｄ変
換器２０により図１５（Ｃ）に示すようにクロックに同
期してサンプリングしてＡ／Ｄ変換し、図１５（Ｄ）に
示すような３値（０，１，２）より変換データ配列を得
る。図１５（Ｄ）に示す３値よりなる変換データは最尤
復号器２１に供給され、２値のデータに復号され、図１
５（Ｅ）に示すような記録系でＰＲ変調をかける前のデ
ータ図１５（Ｂ）に復号される。このとき、最尤復号器
２１からは実際は図１５（Ｆ）に示すような立ち上がり
が‘１’に対応するパルス信号よりなるローデータが出
力される。

【００２５】ローデータは復調器２２により図１５
（Ｇ）にＰＬＬ回路２５の出力発振信号となるクロック
信号により図１５（Ｈ）に示すようなクロック信号に同
期し、立ち上がり及び立ち下がりが‘１’に対応する同
期データとされた後、１／７復調され、図１５（Ｉ）に
示すような記録前のデータに復元され、出力される。

【００２６】

【発明が解決しようとする課題】しかるに、従来のこの
種の信号処理で用いられるクロック抽出回路ではＡ／Ｄ
変換前の信号をスライスレベルでスライス検出し、位相
比較用の信号としてＰＬＬに供給しているため、高記録
密度化に伴い、記録時の熱干渉や再生時の波形干渉によ
り再生信号の振幅が小さくなった場合、スライスレベル
での検出が困難となってしまい、また、クロック抽出の
ためにアナログ信号処理が必要となるため、他の回路と
共に１つのＬＳＩに搭載することが困難である等の問題
点があった。

【００２７】本発明は上記の点に鑑みてなされたもの
で、入力信号より確実にクロックの抽出が行なえると共
にＬＳＩ化が容易に行ない得るクロック抽出回路を提供
することを目的とする。

【００２８】

【課題を解決するための手段】図１に本発明の原理図を
示す。ディジタル−アナログ変換手段１は入力アナログ
信号Ａ_inをディジタル信号Ｄに変換する。

【００２９】クロック発生手段２はクロック信号を発生
する。制御手段３はアナログ−ディジタル変換手段によ
り変換されたディジタル信号とクロック発生手段２で発
生したクロック信号とが供給され、供給されたディジタ
ル信号とクロック信号との位相差を比較し、その比較結
果に応じて前記クロック発生手段２の発生クロックがア
ナログ−ディジタル変換手段の変換ディジタル信号に同
期するようにクロック発生手段２を制御する。

【００３０】

【作用】本発明によれば、アナログ−ディジタル変換手
段により変換されたディジタル信号に基づいて、ディジ
タル信号に同期したクロック信号を得ているため、ディ
ジタル信号に同期したクロックが確実に得られる。

【００３１】また、ディジタル信号に基づいてクロック
発生を制御できるため、ディジタル化が行ないやすく他
のディジタル処理回路と共にＬＳＩ化が行ない得る。

【００３２】

【実施例】図２に本発明の第１実施例のブロック構成図
を示す。同図中、図１３と同一構成部分には同一符号を
付し、その説明は省略する。

【００３３】本実施例は図１３とはクロック発生手段２
３の構成が異なるものである。本実施例のＡ／Ｄ変換器
３０は波形整形回路１９から供給された再生信号をその
レベルに応じたディジタル信号ｄ_nに変換する。クロッ
ク発生手段３１はクロック抽出回路３２、及びディジタ
ルＰＬＬ回路３３より構成され、Ａ／Ｄ変換器２０の変
換信号によりクロックの同期がとられる。

【００３４】図３にクロック抽出回路３２の構成図を示
す。クロック抽出回路３２はゼロクロス検出演算部３
４、ディジタルディレイライン３５、アンドゲート３６
より構成される。ゼロクロス検出演算部３４にはＡ／Ｄ
変換器３０の変換信号ｄ_nが供給される。ゼロクロス検
出演算部３４Ａ／Ｄ変換器３０から供給された変換信号
に基づいて後述する処理を行ない、ディレイ設定値及び
ゼロクロス検出信号を生成する。

【００３５】図４にゼロクロス検出演算部３４の動作説
明図を示す。ゼロクロス検出演算部３４ではまず、Ａ／
Ｄ変換器２０より今回の変換データｄ_nを取り込むと共
に、内部に保持されていた前回の変換データｄ_n-1を取
り込む（ステップＳ１−１）。

【００３６】次に、ｄ_nとｄ_n-1との和Ｃｎ＝ｄ_n＋ｄ
_n-1を求める（ステップＳ１−２）次にステップＳ１−
２で求めたＣ_nとステップＳ１−１で取り込んだｄ_n及
びｄ _n-1とから、（｜Ｃ_n｜＜｜ｄ_n｜）ａｎｄ（｜Ｃ_n｜＜ｄ_n-1｜）・・・（１）を求める（ステップＳ１−３）。

【００３７】ステップＳ１−３で式（１）を満足すれば
ハイレベルを出力し、満足しなければローレベルを出力
する（ステップＳ１−４）。ステップＳ１−１〜Ｓ１−
４をくり返すことによりゼロクロス検出信号が生成され
る。

【００３８】ステップＳ１−２，Ｓ１−３ではデータｄ
_n，ｄ_n-1がゼロ点をクロスしていれば、データｄ_n，
ｄ_n-1は互いに正負が反対になり、その和Ｃ_nは小さい
値になるであろうから、式（１）を満足すればゼロクロ
スが行なわれたとしてハイレベル信号を出力する。ゼロ
クロス検出信号はゼロクロス点を含むサンプリング期間
ハイレベルとなる信号でゼロクロス点検出に用いられ
る。

【００３９】また、ステップＳ１−１で取り込まれたデ
ータｄ_n−ｄ_n-1はディレイ設定値算出用ステップＳ１
−５に供給され、ディレイ設定値算出に用いられる。

【００４０】ディレイ設定値算出用ステップＳ１−５で
はまず、ｆ_n＝｜ｄ_n−ｄ_n-1｜を求める（ステップＳ
１−６）。次に｜ｄ_n-1／ｆ_n｜を求め、この値をディ
レイ設定値とする（ステップＳ１−７）。

【００４１】なお、ゼロクロス検出信号及びディレイ設
定値は他の演算方法によっても求めることができる。

【００４２】図５に、ゼロクロス検出演算部３４の変形
例の動作説明図を示す。

【００４３】まず、Ａ／Ｄ変換器３０より今回のデータ
ｄ_nを取り込むと共に、ゼロクロス検出演算部３４の内
部に保持された前回のデータｄ_n-1を取り込む（ステッ
プＳ２−１）。次にｅ_n＝ｄ_n×ｄ_n-1を求める（ステ
ップＳ２−２）。

【００４４】次にステップＳ２−２で求めたｅ_nがｅ_n
≦０の条件を満たすか否かが判断される（ステップＳ２
−３）。ステップＳ２−３でｅ_n≦０のときはハイレベ
ルを出力し、ｅ_n＞０のときはローレベルを出力し、ゼ
ロクロス検出信号を生成する（ステップＳ２−４）。

【００４５】本変形例ではステップＳ２−２，Ｓ２−３
によりｄ_n×ｄ_n-1を求め、その値が正か負かを判断す
ることによりゼロクロスを検出している。つまり、ゼロ
クロスした場合、ｄ_n，ｄ_n-1のどちらか一方が負、他
方が正となるため、その積が負であれば、ゼロクロスし
たと判断できる。

【００４６】また、ディレイ設定値は図４と同様にｆ_n
＝ｄ_n−ｄ_n-1を求め（ステップＳ２−６）、ｆ_n及び
ｄ_n-1より｜ｄ_n-1／ｆ_n｜を求め（ステップＳ２−
７）、ディレイ設定値としている。

【００４７】図４又は図５に示す演算により、ゼロクロ
ス検出演算部３４で生成されたディレイ設定値はディジ
タルディレイライン３５に供給される。ゼロクロス検出
信号はアンドゲート３６に供給され、ディジタルディレ
イライン３５にはゼロクロス検出演算部３４からのディ
レイ設定値の他にＡ／Ｄ変換器３０、最尤復号器２１、
復調器２２等に供給されるクロックがサンプルクロック
として供給され、ディレイ設定値に応じてサンプルクロ
ックを遅延させて、アンドゲート３６に供給する。

【００４８】図６にディジタルディレイライン３５の構
成図を示す。ディジタルディレイライン３５は複数のデ
ィレイラインＤＬ₁〜ＤＬ_n及びマルチプレクサ３７等
よりなる。ディレイラインＤＬ₁〜ＤＬ_nは夫々偶数個
のインバータ３８より構成される。ディレイラインＤＬ
₁はインバータ３８が２個直列に接続され、ディレイラ
インＤＬ₂はインバータ３８が４個直列に接続され、デ
ィレイラインＤＬ₃はインバータ３８が６個直列に接続
され、ディレイラインＤＬ_nはインバータ３８が２ｎ個
直列に接続されている。

【００４９】ディレイラインＤＬ₁〜ＤＬ_nには夫々サ
ンプルクロックが供給され、サンプルクロックをインバ
ータ３８の個数に応じた遅延量だけ遅延させる。ディレ
イラインＤＬ₁〜ＤＬ_nの出力はマルチプレクサ３７に
接続されている。マルチプレクサ３７にはディレイ設定
値が供給され、ディレイ設定値に応じて複数のディレイ
ラインＤＬ₁〜ＤＬ_nより一のディレイラインを選択
し、選択されたディレイラインにより遅延されたサンプ
ルクロックを出力する。

【００５０】なお、ディジタルディレイラインは他の方
法によっても形成することができる。

【００５１】ディジタルディレイライン３５によりディ
レイ設定値に応じて遅延されたサンプルクロックが得ら
れる。ディジタルディレイライン３５の出力はアンドゲ
ート３６に供給される。

【００５２】アンドゲート３６はディジタルディレイラ
イン３５の出力サンプルクロックをゼロクロス検出演算
部３４で生成されたゼロクロス検出信号に応じて出力制
御する。ゼロクロス検出信号がハイレベルのとき、つま
り、ゼロクロス点を含むタイミングで、サンプルクロッ
クを出力する。

【００５３】アンドゲート３６の出力はＰＬＬ引き込み
用（同期用）信号としてディジタルＰＬＬ回路３３に供
給される。

【００５４】図７に本発明の第１実施例の動作説明図を
示す。図７（Ａ）に波形整形回路１９の出力再生信号
ａ、図７（Ｂ）にサンプルクロック、図７（Ｃ）にゼロ
クロス検出信号、図７（Ｄ）にディレイ信号、図７
（Ｅ）にＰＬＬ同期用信号波形図を示す。

【００５５】図７（Ａ）に示す波形整形回路１９の出力
再生信号ａはＡ／Ｄ変換器３０により図７（Ｂ）に示す
サンプルクロックの立ち上がり毎（時刻ｔ_n-1〜
ｔ_n+5）にサンプリングされ、Ａ／Ｄ変換される。Ａ／
Ｄ変換器３０は基準レベル‘０’を中心レベルとして、
基準レベル‘０’より大きいときには正、小さいときに
は負となるようにディジタル値を決める。このとき、時
刻ｔ_n-1〜ｔ_n+5でサンプリングし、変換されたディジ
タル値をｄ_n-1〜ｄ_n+5とする。

【００５６】時刻ｔ_nにおいて取り込まれたディジタル
値ｄ_nは正、前回のサンプリング期間で取り込まれたデ
ィジタル値ｄ_n-1は負であるため、図４のステップＳ１
−３の条件を満たさなくなるため、ローレベルとなり、
時刻ｔ_n+1ではｄ_n、ｄ_n+1は共に正となりその差も殆
どないため、ステップＳ１−３の条件が満たされ、ハイ
レベルとなり、図７（Ｃ）に示すようなゼロクロス検出
信号を得ることができる。

【００５７】また、このとき、図４のステップＳ１−５
で求められるディレイ設定値は図７（Ａ）において（Ｃ
ｌ₁／（ｌ₁＋ｌ₂））に相当しており、これは、図７
（Ａ）からも明らかなようにサンプリング時間（ｘ＋
ｙ）中の時間ｘの占める割合に相当しており、時間ｘだ
け図７（Ｂ）のサンプリングクロックをディレイさせ
る。

【００５８】各サンプリング時刻ｔ_n-1〜ｔ_n+5で以上
の演算を行なうことにより図７（Ｄ）に示すようなディ
レイ信号を得る。これを図７（Ｃ）に示すゼロクロス検
出信号でゲートをかけることにより図７（Ｅ）に示すよ
うなＰＬＬ同期用信号を得る。

【００５９】ディジタルＰＬＬ回路３３は図７（Ｂ）に
示すＰＬＬ同期用信号に基づいてクロック信号を制御
し、図７（Ａ）でｌ₁＝ｌ₂、ｘ＝ｙとなるようにクロ
ック信号を制御する。

【００６０】本実施例によれば、Ａ／Ｄ変換後のディジ
タル信号に基づいて同期を取ることができるため、Ａ／
Ｄ変換器３０以降の信号処理をすべてディジタル信号処
理とすることができ、したがって、クロック発生手段３
１を含めたＡ／Ｄ変換器３０、最尤復号器２１、復調器
２２を１つのＬＳＩで構成することができる。

【００６１】また、再生信号の振幅が情報の高密度化に
より小さくなっても、ゼロクロス点の検出に基づいてク
ロックの抽出を行なうことにより確実にクロック信号の
抽出が行なえる。

【００６２】図８に本発明の第２実施例のブロック図を
示す。同図中、図２と同一構成部分には同一符号を付
し、その説明は省略する。

【００６３】本実施例は記録系にＰＲを用いることな
く、図２の最尤復号器２１をディジタルスライス検出器
４０で構成したものである。

【００６４】図９にディジタルスライス検出器４０の動
作説明図を示す。ディジタルスライス検出器４０はまず
Ａ／Ｄ変換器３０よりデータｄ_inを取り込む（ステップ
Ｓ３−１）。次に入力データｄ_inの符号判定を行なう
（ステップＳ３−２）。

【００６５】ステップＳ３−２で、入力データｄ_inが正
なら２進値‘１’、負なら２進値‘０’をｄ₁に記憶さ
せる（ステップＳ３−３）。

【００６６】ステップＳ３−３で記憶されたデータｄ₁
及び前回のデータｄ₀より出力データｄ_outを次の式に
基づいて求める（ステップＳ３−４）。

【００６７】

【数１】

【００６８】出力データｄ_outを求めた後、ｄ₁を前回
のデータとしてｄ₀に代入する（ステップＳ３−５）。

【００６９】式（２）により図９（Ｂ）に示すような出
力ｄ_outの真理値が得られる。

【００７０】以上により光ディスクの再生信号のゼロク
ロス点が得られ、再生データが求められる。

【００７１】図１０は本発明の第３実施例のブロック図
を示す。同図中、図９と同一構成部分には同一符号を付
し、その説明は省略する。

【００７２】本実施例は図９の第２実施例においてＡ／
Ｄ変換器３０の後にディジタルフィルタやディジタルイ
コライザ等のディジタル処理部４１を設けて、ノイズ等
が除去されたディジタル処理部４１の出力ディジタルデ
ータをクロック抽出用の信号として用いる。

【００７３】本実施例によれば、より正確なクロックの
抽出が可能となる。

【００７４】なお、図２に示す第１実施例のＡ／Ｄ変換
器３０の後に本実施例の如く、ディジタルフィルタやデ
ィジタルイコライザ等のディジタル処理回路を挿入し、
ディジタル処理回路の出力に基づいてクロック抽出を行
ってもよい。

【００７５】

【発明の効果】上述の如く、本発明によれば、Ａ／Ｄ変
換後の処理すべき波形に整形された信号を基にクロック
信号の同期を得ているため、処理のための同期が取りや
すく、正確な処理を行ない得、また、ディジタル信号で
の処理が行えるため、他の回路と共にＬＳＩ化が行える
等の特長を有する。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の第１実施例のブロック図である。

【図３】本発明の第１実施例のクロック抽出回路の構成
図である。

【図４】本発明の第１実施例のゼロクロス検出演算部の
動作説明図である。

【図５】本発明の第１実施例のゼロクロス検出部の変形
例の動作説明図である。

【図６】本発明の第１実施例のディジタルディレイライ
ンの構成図である。

【図７】本発明の第１実施例の動作説明図である。

【図８】本発明の第２実施例のブロック図である。

【図９】本発明の第２実施例のディジタルスライス検出
器の動作説明図である。

【図１０】本発明の第３実施例のブロック図である。

【図１１】光ディスクの記録系のブロック図である。

【図１２】光ディスクの記録系の動作説明図である。

【図１３】従来の光ディスクの再生系のブロック図であ
る。

【図１４】スライスレベル検出器の動作説明図である。

【図１５】従来の光ディスク再生系のブロック図であ
る。

【符号の説明】

１アナログディジタル変換手段２クロック発生手段３制御手段３４ゼロクロス検出演算部３５ディジタルディレイライン３６アンドゲート

Claims

【特許請求の範囲】

【請求項１】入力アナログ信号をアナログ−ディジタ
ル変換手段（１）を用いて変換したディジタル信号に同
期したクロック信号を抽出するクロック抽出回路におい
て、クロック信号を発生するクロック発生手段（２）と、前記アナログ−ディジタル変換手段（１）により変換さ
れた前記ディジタル信号と前記クロック発生手段（２）
で発生された前記クロック信号とが供給され、前記ディ
ジタル信号と前記クロック信号とを比較し、その比較結
果に応じて前記クロック発生手段（２）の発生クロック
信号が前記アナログ−ディジタル変換手段（１）の変換
ディジタル信号に同期すべく前記クロック発生手段
（２）を制御する制御手段（３）とを有することを特徴
とするクロック抽出回路。
【請求項２】前記制御手段（３）は前記アナログ−デ
ィジタル変換手段（１）により変換されたディジタル信
号に基づいてディレイ設定値を算出する演算手段（３
４）と、前記演算手段（３４）で算出されたディレイ設定値に応
じて前記クロック発生手段（３３）から発生されたクロ
ック信号を遅延させる遅延手段（３８，３７）とを有
し、該遅延手段（３８，３７）により遅延されたクロッ
ク信号に応じて前記クロック発生手段（３３）を制御す
ることを特徴とする請求項１記載のクロック抽出回路。
【請求項３】前記制御手段（３）は前記ディジタル信
号に基づいてゼロクロス点を検出し、クロック抽出期間
を抽出するゼロクロス点検出手段（Ｓ１−２〜Ｓ１−
４，Ｓ２−２〜Ｓ２−４）と、前記ゼロクロス点検出手
段（Ｓ１−２〜Ｓ１−４，Ｓ２−２〜Ｓ２−４）で抽出
されたクロック抽出期間に前記遅延手段（３７，３８）
で遅延されたクロック信号を抽出するクロック抽出手段
（３６）とを有することを特徴とする請求項２記載のク
ロック抽出回路。
【請求項４】前記クロック発生手段（２）及び前記制
御手段（３）はディジタル処理回路よりなることを特徴
とする請求項１乃至３記載のクロック抽出回路。
【請求項５】前記ゼロクロス点検出手段（Ｓ１−２〜
Ｓ１−４）は異なる時刻の２値のディジタル値の和とそ
の２値のディジタル値の大小関係から検出することを特
徴とする請求項３記載のクロック抽出回路。
【請求項６】前記ゼロクロス点検出手段（Ｓ２−２〜
Ｓ２−４）は異なる時刻のディジタル値の積と基準値
（原点）の大小関係から検出することを特徴とする請求
項３記載のクロック抽出回路。