JPH0777458B2 - ディジタル信号切替装置 - Google Patents
ディジタル信号切替装置Info
- Publication number
- JPH0777458B2 JPH0777458B2 JP30417787A JP30417787A JPH0777458B2 JP H0777458 B2 JPH0777458 B2 JP H0777458B2 JP 30417787 A JP30417787 A JP 30417787A JP 30417787 A JP30417787 A JP 30417787A JP H0777458 B2 JPH0777458 B2 JP H0777458B2
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- JP
- Japan
- Prior art keywords
- output
- input
- line
- memory
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重されたディジタル信号を切替える
ディジタル信号切替装置に利用する。特に、時分割多重
されたディジタル信号を各チャンネル単位で再編成し異
なるクロックレートで出力する信号切替装置に関するも
のである。
ディジタル信号切替装置に利用する。特に、時分割多重
されたディジタル信号を各チャンネル単位で再編成し異
なるクロックレートで出力する信号切替装置に関するも
のである。
本発明はディジタル信号切替装置において、 各入力線と各出力線との交点にそれぞれメモリ回路を設
け、各入力線上の時分割多重化信号をその入力クロック
に同期してそれぞれ各入力線に接続されたメモリ回路に
書込み、各出力線に接続されているメモリ回路から各出
力線に出力すべきデータをその出力クロックに同期して
読出すことにより、 各入力線上の時分割多重化信号を再編成し入力線と異な
るクロックレートの出力線を介して出力できるようにし
たものである。
け、各入力線上の時分割多重化信号をその入力クロック
に同期してそれぞれ各入力線に接続されたメモリ回路に
書込み、各出力線に接続されているメモリ回路から各出
力線に出力すべきデータをその出力クロックに同期して
読出すことにより、 各入力線上の時分割多重化信号を再編成し入力線と異な
るクロックレートの出力線を介して出力できるようにし
たものである。
第５図は従来例のディジタル信号切替装置のブロック構
成図である。第６図は従来例のディジタル信号切替装置
のオンオフスイッチのオンオフ状態と入出力データとの
関係を示す表である。第５図において、21はオンオフス
イッチ、22はスイッチ制御回路、I1〜IMは入力線および
O1〜ONは出力線を示す。第６図において、T1〜TLは期間
を示し、「・」印はオンオフスイッチがオン状態である
ことを示す。
成図である。第６図は従来例のディジタル信号切替装置
のオンオフスイッチのオンオフ状態と入出力データとの
関係を示す表である。第５図において、21はオンオフス
イッチ、22はスイッチ制御回路、I1〜IMは入力線および
O1〜ONは出力線を示す。第６図において、T1〜TLは期間
を示し、「・」印はオンオフスイッチがオン状態である
ことを示す。
従来、ディジタル信号切替装置は、第５図に示すように
各入力線I1〜IMと各出力線O1〜ONの交点に置かれたオン
オフスイッチ21およびオンオフスイッチ21を制御するス
イッチ制御回路22で構成されていた。
各入力線I1〜IMと各出力線O1〜ONの交点に置かれたオン
オフスイッチ21およびオンオフスイッチ21を制御するス
イッチ制御回路22で構成されていた。
この装置では、第６図に示すように、入力データに同期
した期間T1〜TLごとにオンオフスイッチ状態が、スイッ
チ制御回路22で設定された、たとえば、期間T1において
各オンオフスイッチ21のオンオフ状態に従い、入力線I1
のデータD11は出力線O1へ、入力線I2のデータD21は出力
線O3へ、入力線I3のデータD31は出力線O2へそれぞれ同
時に出力される。
した期間T1〜TLごとにオンオフスイッチ状態が、スイッ
チ制御回路22で設定された、たとえば、期間T1において
各オンオフスイッチ21のオンオフ状態に従い、入力線I1
のデータD11は出力線O1へ、入力線I2のデータD21は出力
線O3へ、入力線I3のデータD31は出力線O2へそれぞれ同
時に出力される。
次の期間T2においても各入力データはオンオフスイッチ
21の状態に応じて各出力線O1〜ONへ出力される。
21の状態に応じて各出力線O1〜ONへ出力される。
しかし、このような従来例のディジタル信号切替装置で
は、入力データと同期をとって切替えるオンオフスイッ
チ21で構成されているために、入出力信号のクロックレ
ートは一定であり、異なるクロックレート間の信号の切
替ができない欠点があった。
は、入力データと同期をとって切替えるオンオフスイッ
チ21で構成されているために、入出力信号のクロックレ
ートは一定であり、異なるクロックレート間の信号の切
替ができない欠点があった。
本発明は上記の欠点を解決するもので、各入力線上の時
分割多重化信号を再編成し入力線と異なるクロックレー
トの出力線を介して出力できるディジタル信号切替装置
を提供することを目的とする。
分割多重化信号を再編成し入力線と異なるクロックレー
トの出力線を介して出力できるディジタル信号切替装置
を提供することを目的とする。
本発明は、時分割多重化信号を入力するＭ個（Ｍは１以
上の整数）の入力線と、前記入力線と格子状に時分割多
重化信号を出力するＮ個（Ｎは１以上）の出力線が接続
された入出力の経路を切り替えるディジタル信号切替装
置において、 前記各格子点に設けられ、各入出力線毎に接続され前記
入力線から入力された信号を格納するＭ×Ｎ個のメモリ
回路と、入力線毎に設けられ、前記メモリ回路が接続さ
れている入力線の入力クロックに同期して前記メモリ回
路に書込まれる信号のアドレスを発生するアドレスカウ
ンタと、出力線毎に設けられ、出力線の出力クロックに
同期して、該クロックに時分割多重して出力する信号を
前記メモリ回路から読出すためのアドレスを発生するア
ドレスジェネレータと、前記アドレスジェネレータに前
記出力クロックを与え、時分割多重して出力する出力信
号が書込まれているメモリ回路を指定するためのメモリ
制御信号を発生するタイミング制御回路とを備えたこと
を特徴とする。
上の整数）の入力線と、前記入力線と格子状に時分割多
重化信号を出力するＮ個（Ｎは１以上）の出力線が接続
された入出力の経路を切り替えるディジタル信号切替装
置において、 前記各格子点に設けられ、各入出力線毎に接続され前記
入力線から入力された信号を格納するＭ×Ｎ個のメモリ
回路と、入力線毎に設けられ、前記メモリ回路が接続さ
れている入力線の入力クロックに同期して前記メモリ回
路に書込まれる信号のアドレスを発生するアドレスカウ
ンタと、出力線毎に設けられ、出力線の出力クロックに
同期して、該クロックに時分割多重して出力する信号を
前記メモリ回路から読出すためのアドレスを発生するア
ドレスジェネレータと、前記アドレスジェネレータに前
記出力クロックを与え、時分割多重して出力する出力信
号が書込まれているメモリ回路を指定するためのメモリ
制御信号を発生するタイミング制御回路とを備えたこと
を特徴とする。
アドレスカウンタでメモリ回路にこのメモリ回路が接続
されている入力線の入力クロックに同期して書込用アド
レスを与えてその入力線上の時分割多重化信号を格納す
る。アドレスジェネレータでメモリ回路にこのメモリ回
路が接続されている出力クロックに同期して読出用アド
レスを与える。タイミング制御回路でこの出力クロック
をアドレスジェネレータに与え、各出力線に再編成され
た時分割多重化信号を与えるようにメモリ回路にメモリ
制御信号を与える。以上の動作により各入力線から入力
された時分割多重信号は、アドレスジェネレータが発生
する出力クロックに同期した時分割多重信号として出力
（再編成）される。
されている入力線の入力クロックに同期して書込用アド
レスを与えてその入力線上の時分割多重化信号を格納す
る。アドレスジェネレータでメモリ回路にこのメモリ回
路が接続されている出力クロックに同期して読出用アド
レスを与える。タイミング制御回路でこの出力クロック
をアドレスジェネレータに与え、各出力線に再編成され
た時分割多重化信号を与えるようにメモリ回路にメモリ
制御信号を与える。以上の動作により各入力線から入力
された時分割多重信号は、アドレスジェネレータが発生
する出力クロックに同期した時分割多重信号として出力
（再編成）される。
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例ディジタル信号切替装置のブロック
構成図である。第１図において、ディジタル信号切替装
置は、時分割多重化信号を入力するＭ個（Ｍは１以上の
整数）の入力線I1〜IMと、この入力線Ｉとマトリクス状
に配置され、時分割多重化信号が再編成された時分割多
重化信号を出力するＮ個（Ｎは１以上の整数）の出力線
O1〜ONとを備える。
図は本発明一実施例ディジタル信号切替装置のブロック
構成図である。第１図において、ディジタル信号切替装
置は、時分割多重化信号を入力するＭ個（Ｍは１以上の
整数）の入力線I1〜IMと、この入力線Ｉとマトリクス状
に配置され、時分割多重化信号が再編成された時分割多
重化信号を出力するＮ個（Ｎは１以上の整数）の出力線
O1〜ONとを備える。
ここで本発明の特徴とするところは、各入力線１と各出
力線Ｏとの交点にそれぞれ接続されたＭ×Ｎ個のメモリ
回路111〜1MNと、このメモリ回路１が接続されている入
力線の入力クロックに同期してこのメモリ回路１に書込
用アドレスを与えるアドレスカウンタ21〜2Mと、メモリ
回路１が接続されている出力線Ｏの出力クロックに同期
してこのメモリ回路１に読出用アドレスを与えるアドレ
スジェネレータ31〜3Nと、アドレスジェネレータ31〜3N
にこの出力クロックを与え、上記入力する時分割多重化
信号を再編成して各出力線Ｏに与えるようにメモリ回路
１にメモリ制御信号を与えるタイミング制御回路４とを
備えたことにある。
力線Ｏとの交点にそれぞれ接続されたＭ×Ｎ個のメモリ
回路111〜1MNと、このメモリ回路１が接続されている入
力線の入力クロックに同期してこのメモリ回路１に書込
用アドレスを与えるアドレスカウンタ21〜2Mと、メモリ
回路１が接続されている出力線Ｏの出力クロックに同期
してこのメモリ回路１に読出用アドレスを与えるアドレ
スジェネレータ31〜3Nと、アドレスジェネレータ31〜3N
にこの出力クロックを与え、上記入力する時分割多重化
信号を再編成して各出力線Ｏに与えるようにメモリ回路
１にメモリ制御信号を与えるタイミング制御回路４とを
備えたことにある。
第２図は本発明のディジタル信号切替装置のメモリ回路
のブロック構成図である。第２図において、メモリ回路
１は、図外のタイミング制御回路４からメモリ制御信号
を入力するメモリ11と、メモリ制御信号に従って入力線
Ｉから入力データを入力してメモリ11に与えメモリ11か
ら読出したデータを出力するデータ切替スイッチ12と、
入力用アドレス信号を一方の入力に入力し、出力用アド
レス信号を他方の入力に入力しメモリ制御信号に従って
切替えてメモリ11に与えるアドレス切替スイッチ13と、
メモリ制御信号に従ってデータ切替スイッチ12の出力を
出力線Ｏに与えるラッチ・出力線切離回路14とを含む。
のブロック構成図である。第２図において、メモリ回路
１は、図外のタイミング制御回路４からメモリ制御信号
を入力するメモリ11と、メモリ制御信号に従って入力線
Ｉから入力データを入力してメモリ11に与えメモリ11か
ら読出したデータを出力するデータ切替スイッチ12と、
入力用アドレス信号を一方の入力に入力し、出力用アド
レス信号を他方の入力に入力しメモリ制御信号に従って
切替えてメモリ11に与えるアドレス切替スイッチ13と、
メモリ制御信号に従ってデータ切替スイッチ12の出力を
出力線Ｏに与えるラッチ・出力線切離回路14とを含む。
このような構成のディジタル信号切替装置の動作につい
て説明する。第３図は本発明のディジタル信号切替装置
のメモリの内容を示す図である。第４図は本発明のディ
ジタル信号切替装置のアドレスジェネレータおよびタイ
ミング制御回路の出力を示す図である。表は本発明のデ
ィジタル信号切替装置の入出力データの関係を示す表で
ある。
て説明する。第３図は本発明のディジタル信号切替装置
のメモリの内容を示す図である。第４図は本発明のディ
ジタル信号切替装置のアドレスジェネレータおよびタイ
ミング制御回路の出力を示す図である。表は本発明のデ
ィジタル信号切替装置の入出力データの関係を示す表で
ある。
第１図において、たとえば、入力線I1より入力されたデ
ータは、同時に入力線I1に接続されているＮ個のメモリ
回路111〜11Nに順に記憶される。ここで、データを記憶
するメモリ回路111〜11Nのアドレスは、入力データと対
で入力されるクロックによりアドレスカウンタ21で生成
される。
ータは、同時に入力線I1に接続されているＮ個のメモリ
回路111〜11Nに順に記憶される。ここで、データを記憶
するメモリ回路111〜11Nのアドレスは、入力データと対
で入力されるクロックによりアドレスカウンタ21で生成
される。
一方、出力線O1からは、出力線O1に接続されているＭ個
のメモリ回路111〜1M1の中で、タイミング制御回路４で
指定されたメモリ回路I11〜IM1から指定されたタイミン
グで、あらかじめきめられたクロックにより発生される
アドレスジェネレータ３からのアドレス出力の順にデー
タが出力される。
のメモリ回路111〜1M1の中で、タイミング制御回路４で
指定されたメモリ回路I11〜IM1から指定されたタイミン
グで、あらかじめきめられたクロックにより発生される
アドレスジェネレータ３からのアドレス出力の順にデー
タが出力される。
第２図において、メモリ回路１では、タイミング制御回
路４からのメモリ制御信号により指定されたタイミング
で入出力データ切替スイッチ12、および入出力用アドレ
ス切替スイッチ13を切替え、さらにラッチ・出力線切離
回路14で必要な時間出力データを保持した後に出力線Ｏ
の切離しを行う。
路４からのメモリ制御信号により指定されたタイミング
で入出力データ切替スイッチ12、および入出力用アドレ
ス切替スイッチ13を切替え、さらにラッチ・出力線切離
回路14で必要な時間出力データを保持した後に出力線Ｏ
の切離しを行う。
この場合に、メモリ11の内容の例を第３図に示す。アド
レスジェネレータ３の出力およびタイミング制御回路４
のメモリ制御信号の一つであるメモリ指定の出力例を第
４図に示す。また入力データ、出力データの関係例を表
に示す。第３図および表において、Cij-kは入力線Iiに
おけるｊチャンネルのｋ番目のデータを表す。すなわ
ち、入力線I1のデータはチャンネル１から８で構成され
た例である。出力線O1、O2のデータは入力線I1のデータ
のチャンネル２（C12-i）と入力線I2データのチャンネ
ル４（C24-i）を交換した例であり、出力線OMのデータ
は、入力線IMのデータおよび入力線Iiのデータのチャン
ネル１を多重した例である。
レスジェネレータ３の出力およびタイミング制御回路４
のメモリ制御信号の一つであるメモリ指定の出力例を第
４図に示す。また入力データ、出力データの関係例を表
に示す。第３図および表において、Cij-kは入力線Iiに
おけるｊチャンネルのｋ番目のデータを表す。すなわ
ち、入力線I1のデータはチャンネル１から８で構成され
た例である。出力線O1、O2のデータは入力線I1のデータ
のチャンネル２（C12-i）と入力線I2データのチャンネ
ル４（C24-i）を交換した例であり、出力線OMのデータ
は、入力線IMのデータおよび入力線Iiのデータのチャン
ネル１を多重した例である。
また、ここでは示していないが、ひとつの入力線Ｉに接
続されているメモリ回路１の同じデータを各出力線Ｏご
とに置かれたアドレスジェネレータ３で指定することに
より各出力線Ｏに同じデータを出力することができる。
続されているメモリ回路１の同じデータを各出力線Ｏご
とに置かれたアドレスジェネレータ３で指定することに
より各出力線Ｏに同じデータを出力することができる。
なお以上の実施例では、メモリ回路１にラッチ・出力線
切離回路14をもたせているが、メモリ回路１には出力線
切離回路のみとし、ラッチは出力端に設ける構成でもよ
い。
切離回路14をもたせているが、メモリ回路１には出力線
切離回路のみとし、ラッチは出力端に設ける構成でもよ
い。
以上説明したように、本発明は、各入力線上の時分割多
重化信号を再編成しクロックレートを変更して出力線に
出力できる優れた効果がある。
重化信号を再編成しクロックレートを変更して出力線に
出力できる優れた効果がある。
第１図は本発明一実施例ディジタル信号切替装置のブロ
ック構成図。 第２図は本発明のディジタル信号切替装置のメモリ回路
のブロック構成図。 第３図は本発明のディジタル信号切替装置のメモリの内
容を示す図。 第４図は本発明のディジタル信号切替装置のアドレスジ
ェネレータおよびタイミング制御回路の出力を示す図。 第５図は従来例のディジタル信号切替装置のブロック構
成図。 第６図は従来例のディジタル信号切替装置のオンオフス
イッチのオンオフ状態と入出力データとの関係を示す
図。 111〜1MN……メモリ回路、21〜2M……アドレスカウン
タ、31〜3N……アドレスジェネレータ、４……タイミン
グ制御回路、11、1111〜11MN……メモリ、12……データ
切替スイッチ、13……アドレス切替スイッチ、14……ラ
ッチ・出力線切離回路、21……オンオフスイッチ、22…
…スイッチ制御回路、A1〜An……アドレス、Cij-k……
データ、I1〜IM……入力線、O1〜OM……出力線。
ック構成図。 第２図は本発明のディジタル信号切替装置のメモリ回路
のブロック構成図。 第３図は本発明のディジタル信号切替装置のメモリの内
容を示す図。 第４図は本発明のディジタル信号切替装置のアドレスジ
ェネレータおよびタイミング制御回路の出力を示す図。 第５図は従来例のディジタル信号切替装置のブロック構
成図。 第６図は従来例のディジタル信号切替装置のオンオフス
イッチのオンオフ状態と入出力データとの関係を示す
図。 111〜1MN……メモリ回路、21〜2M……アドレスカウン
タ、31〜3N……アドレスジェネレータ、４……タイミン
グ制御回路、11、1111〜11MN……メモリ、12……データ
切替スイッチ、13……アドレス切替スイッチ、14……ラ
ッチ・出力線切離回路、21……オンオフスイッチ、22…
…スイッチ制御回路、A1〜An……アドレス、Cij-k……
データ、I1〜IM……入力線、O1〜OM……出力線。
Claims (1)
- 【請求項１】時分割多重化信号を入力するＭ個（Ｍは１
以上の整数）の入力線と、前記入力線と格子状に時分割
多重化信号を出力するＮ個（Ｎは１以上）の出力線が接
続された入出力の経路を切り替えるディジタル信号切替
装置において、 前記各格子点に設けられ、各入出力線毎に接続され前記
入力線から入力された信号を格納するＭ×Ｎ個のメモリ
回路と、 入力線毎に設けられ、前記メモリ回路が接続されている
入力線の入力クロックに同期して前記メモリ回路に書込
まれる信号のアドレスを発生するアドレスカウンタと、 出力線毎に設けられ、出力線の出力クロックに同期し
て、該クロックに時分割多重して出力する信号を前記メ
モリ回路から読出すためのアドレスを発生するアドレス
ジェネレータと、 前記アドレスジェネレータに前記出力クロックを与え、
時分割多重して出力する出力信号が書込まれているメモ
リ回路を指定するためのメモリ制御信号を発生するタイ
ミング制御回路と を備えたことを特徴とするディジタル信号切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30417787A JPH0777458B2 (ja) | 1987-11-30 | 1987-11-30 | ディジタル信号切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30417787A JPH0777458B2 (ja) | 1987-11-30 | 1987-11-30 | ディジタル信号切替装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144798A JPH01144798A (ja) | 1989-06-07 |
| JPH0777458B2 true JPH0777458B2 (ja) | 1995-08-16 |
Family
ID=17929964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30417787A Expired - Lifetime JPH0777458B2 (ja) | 1987-11-30 | 1987-11-30 | ディジタル信号切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777458B2 (ja) |
-
1987
- 1987-11-30 JP JP30417787A patent/JPH0777458B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01144798A (ja) | 1989-06-07 |
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